JP2001085600A - 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器 - Google Patents
半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器Info
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- JP2001085600A JP2001085600A JP26272999A JP26272999A JP2001085600A JP 2001085600 A JP2001085600 A JP 2001085600A JP 26272999 A JP26272999 A JP 26272999A JP 26272999 A JP26272999 A JP 26272999A JP 2001085600 A JP2001085600 A JP 2001085600A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Abstract
(57)【要約】
【課題】 積層される半導体チップの電極と層間接続を
なすスルーホールに設定される導通手段との電気的接続
を確実に実現できるとともに、積層してマルチチップ化
する場合の接合作業を効率よく実現する。 【解決手段】 信号入出力用の電極パッドが形成された
半導体チップである。電極パッド部分にて上下にチップ
基板を貫通するスルーホールを設ける。このスルーホー
ル部分には前記電極パッドに接合する頭部とスルーホー
ルに挿通され先端をチップ裏面から突出させたシャフト
部からなる導通ピンを装着する。この半導体チップを積
層することによりマルチチップパッケージを形成し、お
よびこれを用いた半導体装置、並びに電子機器を得る。
なすスルーホールに設定される導通手段との電気的接続
を確実に実現できるとともに、積層してマルチチップ化
する場合の接合作業を効率よく実現する。 【解決手段】 信号入出力用の電極パッドが形成された
半導体チップである。電極パッド部分にて上下にチップ
基板を貫通するスルーホールを設ける。このスルーホー
ル部分には前記電極パッドに接合する頭部とスルーホー
ルに挿通され先端をチップ裏面から突出させたシャフト
部からなる導通ピンを装着する。この半導体チップを積
層することによりマルチチップパッケージを形成し、お
よびこれを用いた半導体装置、並びに電子機器を得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体チップ、およ
び当該半導体チップを積層一体化して形成されるマルチ
チップパッケージ、ならびにマルチチップパッケージを
実装して製造される半導体装置、並びに電子機器に関す
る。
び当該半導体チップを積層一体化して形成されるマルチ
チップパッケージ、ならびにマルチチップパッケージを
実装して製造される半導体装置、並びに電子機器に関す
る。
【０００２】
【従来の技術】近年、電子機器の高性能化、小型化に伴
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージ(Multi Chip Package)とする
ことにより、半導体装置の高機能化と小型化とが図られ
ている。そして、マルチチップパッケージには、複数の
半導体チップを平面的に並べたものと、複数の半導体チ
ップを厚み方向に積層したものとがある。半導体チップ
を平面的に並べたマルチチップパッケージは、広い実装
面積を必要とするため、電子機器の小型化への寄与が小
さい。このため、半導体チップを積層したスタックドＭ
ＣＰの開発が盛んに行われている。
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージ(Multi Chip Package)とする
ことにより、半導体装置の高機能化と小型化とが図られ
ている。そして、マルチチップパッケージには、複数の
半導体チップを平面的に並べたものと、複数の半導体チ
ップを厚み方向に積層したものとがある。半導体チップ
を平面的に並べたマルチチップパッケージは、広い実装
面積を必要とするため、電子機器の小型化への寄与が小
さい。このため、半導体チップを積層したスタックドＭ
ＣＰの開発が盛んに行われている。
【０００３】この種のパッケージ構造としては、特許第
２８７０５３０号公報に開示されているように、半導体
チップをインターポーザに実装したモジュールを形成
し、これらモジュール同士を互いにハンダバンプにより
電気的接続を図って積層する構造のものが一般的であ
る。また、インターポーザを用いない構成例として特許
第２８７１６３６号公報に開示しているものがある。こ
れはチップを絶縁樹脂を介在させて積層し、この積層体
の電極部分にレーザ照射により開孔を形成し、導電性樹
脂で孔を埋め込み、最下層のチップ部分でハンダバンプ
によりプリント基板に実装するような構造としている。
２８７０５３０号公報に開示されているように、半導体
チップをインターポーザに実装したモジュールを形成
し、これらモジュール同士を互いにハンダバンプにより
電気的接続を図って積層する構造のものが一般的であ
る。また、インターポーザを用いない構成例として特許
第２８７１６３６号公報に開示しているものがある。こ
れはチップを絶縁樹脂を介在させて積層し、この積層体
の電極部分にレーザ照射により開孔を形成し、導電性樹
脂で孔を埋め込み、最下層のチップ部分でハンダバンプ
によりプリント基板に実装するような構造としている。
【０００４】
【発明が解決しようとする課題】ところが、上記いずれ
の場合も、マザーボードに対してハンダバンプにより直
に実装しているため、チップの温度サイクルによる熱膨
張でマザーボードとパッケージ間の熱膨張率の差で相対
的な位置変位を生じて断線する可能性が高い。その対策
としてボードとチップパッケージとの間にアンダーフィ
ルによって樹脂を埋めて応力を吸収させる必要がある
が、実装後にアンダーフィルを行なうことは極めて困難
であり、パッケージとしては一般的ではない。したがっ
て、前者のようにチップサイズパッケージ（ＣＳＰ）で
は必ずインターポーザを介在させて、アンダーフィルと
同様な役割を持たせて初めてハンダバンプを用いた実装
方法が実現できるものとなっている。後者のようなチッ
プを直接接合したパッケージの場合は、依然としてボー
ドへの実装が極めて困難となっており、実現性の問題を
抱えているのである。
の場合も、マザーボードに対してハンダバンプにより直
に実装しているため、チップの温度サイクルによる熱膨
張でマザーボードとパッケージ間の熱膨張率の差で相対
的な位置変位を生じて断線する可能性が高い。その対策
としてボードとチップパッケージとの間にアンダーフィ
ルによって樹脂を埋めて応力を吸収させる必要がある
が、実装後にアンダーフィルを行なうことは極めて困難
であり、パッケージとしては一般的ではない。したがっ
て、前者のようにチップサイズパッケージ（ＣＳＰ）で
は必ずインターポーザを介在させて、アンダーフィルと
同様な役割を持たせて初めてハンダバンプを用いた実装
方法が実現できるものとなっている。後者のようなチッ
プを直接接合したパッケージの場合は、依然としてボー
ドへの実装が極めて困難となっており、実現性の問題を
抱えているのである。
【０００５】また、特に、後者のようにチップを直接接
合するタイプでは、各層のチップ電極相互を接続するの
に導電性樹脂をスルーホールに注入する構成となってい
るが、層間でチップ電極と導電性樹脂との電気的接続を
確実になすことは困難で、特に数十μｍの間に樹脂を的
確に充填せず、接続不良を発生するおそれがあった。
合するタイプでは、各層のチップ電極相互を接続するの
に導電性樹脂をスルーホールに注入する構成となってい
るが、層間でチップ電極と導電性樹脂との電気的接続を
確実になすことは困難で、特に数十μｍの間に樹脂を的
確に充填せず、接続不良を発生するおそれがあった。
【０００６】本発明は、上記従来の問題点に着目してな
されたもので、積層される半導体チップの電極と層間接
続をなすスルーホールに設定される導通手段との電気的
接続を確実に実現できるとともに、積層してマルチチッ
プ化する場合の接合作業を効率よく実現できるようにし
た半導体チップ、ならびにこれを利用したマルチチップ
パッケージ、半導体装置、および電子機器を提供するこ
とを目的とする。また、マルチチップパッケージをマザ
ーボードに実装する場合の配線距離を短くすることがで
き、これにより電気的特性が良好な半導体装置や電子機
器を提供することを目的とする。
されたもので、積層される半導体チップの電極と層間接
続をなすスルーホールに設定される導通手段との電気的
接続を確実に実現できるとともに、積層してマルチチッ
プ化する場合の接合作業を効率よく実現できるようにし
た半導体チップ、ならびにこれを利用したマルチチップ
パッケージ、半導体装置、および電子機器を提供するこ
とを目的とする。また、マルチチップパッケージをマザ
ーボードに実装する場合の配線距離を短くすることがで
き、これにより電気的特性が良好な半導体装置や電子機
器を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体チップは、信号入出力用の電極
パッドが形成された半導体チップであって、前記電極パ
ッド部分にて上下にチップ基板を貫通するスルーホール
を有し、このスルーホール部分には前記電極パッドに接
合する頭部とスルーホールに挿通され先端をチップ裏面
から突出させたシャフト部からなる導通ピンを装着して
なることを特徴としている。この場合において、前記導
通ピンはシャフト部本体を絶縁体により形成するととも
に、前記頭部とシャフト部突出先端部と導電材料により
形成し、シャフト部本体内には前記頭部とシャフト部突
出先端部との導電路を形成するようにすればよい。ま
た、前記導通ピンは絶縁体により形成されるとともにシ
ャフト部本体内に通路を形成し、頭部とシャフト部先
端、並びに前記通路に導電金属層を形成して構成すれば
よく、あるいは導通ピンを導体により形成し、シャフト
部本体外周に絶縁層を形成した構成とすることができ
る。また、前記導通ピンは頭部にシャフト部先端の差込
凹部を形成することが好ましい。
に、本発明に係る半導体チップは、信号入出力用の電極
パッドが形成された半導体チップであって、前記電極パ
ッド部分にて上下にチップ基板を貫通するスルーホール
を有し、このスルーホール部分には前記電極パッドに接
合する頭部とスルーホールに挿通され先端をチップ裏面
から突出させたシャフト部からなる導通ピンを装着して
なることを特徴としている。この場合において、前記導
通ピンはシャフト部本体を絶縁体により形成するととも
に、前記頭部とシャフト部突出先端部と導電材料により
形成し、シャフト部本体内には前記頭部とシャフト部突
出先端部との導電路を形成するようにすればよい。ま
た、前記導通ピンは絶縁体により形成されるとともにシ
ャフト部本体内に通路を形成し、頭部とシャフト部先
端、並びに前記通路に導電金属層を形成して構成すれば
よく、あるいは導通ピンを導体により形成し、シャフト
部本体外周に絶縁層を形成した構成とすることができ
る。また、前記導通ピンは頭部にシャフト部先端の差込
凹部を形成することが好ましい。
【０００８】また、本発明に係るマルチチップパッケー
ジは、信号入出力用の電極パッド部分にて上下にチップ
基板を貫通するスルーホールを有し、このスルーホール
部分には前記電極パッドに接合する頭部とスルーホール
に挿通され先端をチップ裏面から突出させたシャフト部
からなる導通ピンを装着してなる半導体チップを複数積
層し、積層された半導体チップの一直線上に配列された
スルーホールに装着された前記導通ピン同士を連結する
ことにより積層された半導体チップの共通する電極パッ
ド間の導通をなしたことを特徴としている。このような
構成において、前記半導体チップを絶縁層を介して接合
し、上位の導通ピンのシャフト部先端を下位の導通ピン
頭部に差込連結するようにすればよい。また、最下層の
半導体チップの裏面から突出する導通ピンのシャフト部
を外部接続端子として利用するようにすればよい。
ジは、信号入出力用の電極パッド部分にて上下にチップ
基板を貫通するスルーホールを有し、このスルーホール
部分には前記電極パッドに接合する頭部とスルーホール
に挿通され先端をチップ裏面から突出させたシャフト部
からなる導通ピンを装着してなる半導体チップを複数積
層し、積層された半導体チップの一直線上に配列された
スルーホールに装着された前記導通ピン同士を連結する
ことにより積層された半導体チップの共通する電極パッ
ド間の導通をなしたことを特徴としている。このような
構成において、前記半導体チップを絶縁層を介して接合
し、上位の導通ピンのシャフト部先端を下位の導通ピン
頭部に差込連結するようにすればよい。また、最下層の
半導体チップの裏面から突出する導通ピンのシャフト部
を外部接続端子として利用するようにすればよい。
【０００９】更に、本発明に係る半導体装置は、信号入
出力用の電極パッド部分にて上下にチップ基板を貫通す
るスルーホールを有し、このスルーホール部分には前記
電極パッドに接合する頭部とスルーホールに挿通され先
端をチップ裏面から突出させたシャフト部からなる導通
ピンを装着してなる半導体チップを複数積層し、積層さ
れた半導体チップの一直線上に配列されたスルーホール
に装着された前記導通ピン同士を連結することにより積
層された半導体チップの共通する電極パッド間の導通を
なしてマルチチップパッケージを形成し、このマルチチ
ップパッケージにおける最下層の半導体チップの裏面か
ら突出する導通ピンのシャフト部を外部接続端子として
なし、この導通ピンを前記積層された複数の半導体チッ
プの共通電極と同一の配列パターンにてマザーボードに
形成された外部電極に接続することにより、マザーボー
ドに前記マルチチップパッケージを実装して構成され
る。
出力用の電極パッド部分にて上下にチップ基板を貫通す
るスルーホールを有し、このスルーホール部分には前記
電極パッドに接合する頭部とスルーホールに挿通され先
端をチップ裏面から突出させたシャフト部からなる導通
ピンを装着してなる半導体チップを複数積層し、積層さ
れた半導体チップの一直線上に配列されたスルーホール
に装着された前記導通ピン同士を連結することにより積
層された半導体チップの共通する電極パッド間の導通を
なしてマルチチップパッケージを形成し、このマルチチ
ップパッケージにおける最下層の半導体チップの裏面か
ら突出する導通ピンのシャフト部を外部接続端子として
なし、この導通ピンを前記積層された複数の半導体チッ
プの共通電極と同一の配列パターンにてマザーボードに
形成された外部電極に接続することにより、マザーボー
ドに前記マルチチップパッケージを実装して構成され
る。
【００１０】更に、本発明に係る電子機器は、上記マル
チチップパッケージあるいは半導体装置を備えた構成と
したものである。
チチップパッケージあるいは半導体装置を備えた構成と
したものである。
【００１１】
【発明の実施の形態】以下に、本発明に係る半導体チッ
プ、マルチチップパッケージ、半導体装置、並びに電子
機器の具体的実施の形態について図面を参照して詳細に
説明する。
プ、マルチチップパッケージ、半導体装置、並びに電子
機器の具体的実施の形態について図面を参照して詳細に
説明する。
【００１２】図１は実施形態に係る半導体マルチチップ
パッケージ１０を実装した半導体装置１２の模式図であ
る。半導体マルチチップパッケージ１０を構成する半導
体チップ１４は複数枚（図示の例では４枚）を積層一体
化して構成される。各チップ１４はメモリ素子として構
成した場合、電源ライン、データライン、アドレスライ
ンの各電極あるいはライトイネーブルなどの制御端子を
共通にすることができる。したがって、これらのチップ
電極は共通配置とすることができるので、チップ１４を
積層することで垂直方向に共通の電極が配置され、上下
間のチップ電極の導通を図ることで、実装密度をチップ
積層枚数分まで増大することができる。
パッケージ１０を実装した半導体装置１２の模式図であ
る。半導体マルチチップパッケージ１０を構成する半導
体チップ１４は複数枚（図示の例では４枚）を積層一体
化して構成される。各チップ１４はメモリ素子として構
成した場合、電源ライン、データライン、アドレスライ
ンの各電極あるいはライトイネーブルなどの制御端子を
共通にすることができる。したがって、これらのチップ
電極は共通配置とすることができるので、チップ１４を
積層することで垂直方向に共通の電極が配置され、上下
間のチップ電極の導通を図ることで、実装密度をチップ
積層枚数分まで増大することができる。
【００１３】この実施形態では共通配置されたチップ電
極を有する各半導体チップ１４に対し、各電極部分を上
下に貫通するスルーホール１６を形成する。これは図３
に示すように、トランジスタ、抵抗素子、配線などの各
種素子が形成されている面方位が（１００）面のシリコ
ン単結晶基板１８には、アルミニウム膜からなる電極パ
ッド２０が形成されている。この電極パッド２０の上に
耐Ｓｉエッチング膜となる酸化シリコン膜２２をＣＶＤ
法などにより形成する（図３（ａ））。シリコン単結晶
基板１８の裏面にも同様にして酸化シリコン膜２４を形
成する（同図（ｂ））。この状態で、レーザ光を照射し
て電極パッド２０を貫通する先行孔２６を形成する（同
図（ｃ））。次いで、異方性エッチングを行なって先行
孔２６を拡径する（同図（ｄ））。このとき、アルミニ
ウムからなる電極パッド２０もエッチングにより拡径さ
れてスルーホール１６が形成される。この異方性エッチ
ングでは、シリコン単結晶基板１８が傾斜角度が５４．
７度となる方位面（１１１）面でエッチングが止まり、
さらにエッチングが進むと基板表面と垂直な面が内奥部
に後退し、電極パッド２０の下層にある層間絶縁膜とし
ての酸化シリコン膜２１および裏面側酸化シリコン膜２
４はスルーホール１６の開口部分でオーバハング状態と
なる。エッチング時間を調整する事で、まずストレート
部分が形成され、さらに時間が進むと紡錘形が形成され
るため、図３に（ｄ）に示すような端部から順次拡径さ
れ、中間部分では一定の口径となるような紡錘形のスル
ーホール１６が形成される。異方性エッチングにより拡
径されたスルーホール１６の内壁面およびパッド内周縁
部分に酸化シリコン膜２８をＣＶＤ法などにより形成す
るとともに、電極パッド２０の表面を露出させる（同図
（ｅ））。
極を有する各半導体チップ１４に対し、各電極部分を上
下に貫通するスルーホール１６を形成する。これは図３
に示すように、トランジスタ、抵抗素子、配線などの各
種素子が形成されている面方位が（１００）面のシリコ
ン単結晶基板１８には、アルミニウム膜からなる電極パ
ッド２０が形成されている。この電極パッド２０の上に
耐Ｓｉエッチング膜となる酸化シリコン膜２２をＣＶＤ
法などにより形成する（図３（ａ））。シリコン単結晶
基板１８の裏面にも同様にして酸化シリコン膜２４を形
成する（同図（ｂ））。この状態で、レーザ光を照射し
て電極パッド２０を貫通する先行孔２６を形成する（同
図（ｃ））。次いで、異方性エッチングを行なって先行
孔２６を拡径する（同図（ｄ））。このとき、アルミニ
ウムからなる電極パッド２０もエッチングにより拡径さ
れてスルーホール１６が形成される。この異方性エッチ
ングでは、シリコン単結晶基板１８が傾斜角度が５４．
７度となる方位面（１１１）面でエッチングが止まり、
さらにエッチングが進むと基板表面と垂直な面が内奥部
に後退し、電極パッド２０の下層にある層間絶縁膜とし
ての酸化シリコン膜２１および裏面側酸化シリコン膜２
４はスルーホール１６の開口部分でオーバハング状態と
なる。エッチング時間を調整する事で、まずストレート
部分が形成され、さらに時間が進むと紡錘形が形成され
るため、図３に（ｄ）に示すような端部から順次拡径さ
れ、中間部分では一定の口径となるような紡錘形のスル
ーホール１６が形成される。異方性エッチングにより拡
径されたスルーホール１６の内壁面およびパッド内周縁
部分に酸化シリコン膜２８をＣＶＤ法などにより形成す
るとともに、電極パッド２０の表面を露出させる（同図
（ｅ））。
【００１４】このようにして各チップ電極パッド２０部
分にスルーホール１６が形成されるため、ダイシングし
た半導体チップ１４同士を重ね合わせると、共通電極部
分でスルーホール１６が一直線に配列することになる。
そこで、チップ１４のスルーホール１６に対して、導通
ピン３０を装着し、電極パッド２０の信号入出力導電路
をチップ裏面側に導くようにしている。この導通ピン３
０の構成例を図２に示す。
分にスルーホール１６が形成されるため、ダイシングし
た半導体チップ１４同士を重ね合わせると、共通電極部
分でスルーホール１６が一直線に配列することになる。
そこで、チップ１４のスルーホール１６に対して、導通
ピン３０を装着し、電極パッド２０の信号入出力導電路
をチップ裏面側に導くようにしている。この導通ピン３
０の構成例を図２に示す。
【００１５】図２（１）は基材を絶縁材により形成し、
導電皮膜を周囲に形成した例を示し、同図（２）は機材
を導電材により形成し、絶縁皮膜を周囲に形成した例を
示している。まず、導通ピン３０は前記チップ電極パッ
ド２０に接合可能な頭部３２を有するとともに、前記ス
ルーホール１６に挿通可能な外径を有するシャフト部３
４とから構成されている。実施形態では、シャフト部３
４は、頭部３２側の基端を太くし、先端に至るにしたが
って順次縮径させて形成されている。
導電皮膜を周囲に形成した例を示し、同図（２）は機材
を導電材により形成し、絶縁皮膜を周囲に形成した例を
示している。まず、導通ピン３０は前記チップ電極パッ
ド２０に接合可能な頭部３２を有するとともに、前記ス
ルーホール１６に挿通可能な外径を有するシャフト部３
４とから構成されている。実施形態では、シャフト部３
４は、頭部３２側の基端を太くし、先端に至るにしたが
って順次縮径させて形成されている。
【００１６】図２（１）の例では、頭部３２とシャフト
部３４とからなる断面Ｔ字形のピン本体をセラミックス
材料などの非金属絶縁材や、金属絶縁材で形成してい
る。そして、頭部３２の外周面部とシャフト部先端とに
導電金属皮膜を形成することにより頭部電極３６Ｈとシ
ャフト電極３６Ｆを形成している。そして、頭部３２か
らシャフト部先端に至るシャフト本体部分の中心部に細
孔３８を形成し、この細孔３８に導電金属を充填もしく
は内層にＣＶＤ法などにより付着形成してこれを導電路
４０とし、頭部電極３６Ｈとシャフト電極３６Ｆとの電
気的接続を図っている。
部３４とからなる断面Ｔ字形のピン本体をセラミックス
材料などの非金属絶縁材や、金属絶縁材で形成してい
る。そして、頭部３２の外周面部とシャフト部先端とに
導電金属皮膜を形成することにより頭部電極３６Ｈとシ
ャフト電極３６Ｆを形成している。そして、頭部３２か
らシャフト部先端に至るシャフト本体部分の中心部に細
孔３８を形成し、この細孔３８に導電金属を充填もしく
は内層にＣＶＤ法などにより付着形成してこれを導電路
４０とし、頭部電極３６Ｈとシャフト電極３６Ｆとの電
気的接続を図っている。
【００１７】また、図２（２）の例では、頭部３２とシ
ャフト部３４とからなる断面Ｔ字形のピン本体を導電材
料によって形成している。この材料としては、アルミニ
ウム、タングステン、銅などの他、金、銀、錫、あるい
はハンダ材料なども用いることができる。そして、シャ
フト部３４の先端部を除く本体部分の外周に絶縁皮膜４
１を形成することにより導通ピン３０がチップ基板のシ
リコンなどと導通状態になることを阻止している。
ャフト部３４とからなる断面Ｔ字形のピン本体を導電材
料によって形成している。この材料としては、アルミニ
ウム、タングステン、銅などの他、金、銀、錫、あるい
はハンダ材料なども用いることができる。そして、シャ
フト部３４の先端部を除く本体部分の外周に絶縁皮膜４
１を形成することにより導通ピン３０がチップ基板のシ
リコンなどと導通状態になることを阻止している。
【００１８】また、いずれの場合も、頭部３２の上面部
にはシャフト部３４内に食い込む凹部４２が形成され、
マルチチップ化する場合に上位導通ピン３０のシャフト
電極部を差込接合して電気的導通ができるようにしてい
る。
にはシャフト部３４内に食い込む凹部４２が形成され、
マルチチップ化する場合に上位導通ピン３０のシャフト
電極部を差込接合して電気的導通ができるようにしてい
る。
【００１９】このような導通ピン３０は、頭部３２がチ
ップ電極パッド２０に接合できるサイズを有するととも
に、シャフト部３４がスルーホール１６の開口から挿入
できる外径寸法を有するように設定されている。通常ス
ルーホール１６の開口は５０〜１００μｍであり、本実
施例におけるチップ厚さは５００μｍ前後の厚みを有す
るので、シャフト部３４の最大直径は開口寸法よりやや
小さくし、シャフト長さは頭部３２をチップ能動面に係
合させた状態で、チップ裏面から１００μｍ以上突出す
るようなサイズに設定すればよい。
ップ電極パッド２０に接合できるサイズを有するととも
に、シャフト部３４がスルーホール１６の開口から挿入
できる外径寸法を有するように設定されている。通常ス
ルーホール１６の開口は５０〜１００μｍであり、本実
施例におけるチップ厚さは５００μｍ前後の厚みを有す
るので、シャフト部３４の最大直径は開口寸法よりやや
小さくし、シャフト長さは頭部３２をチップ能動面に係
合させた状態で、チップ裏面から１００μｍ以上突出す
るようなサイズに設定すればよい。
【００２０】上記導通ピン３０は半導体チップ１４に形
成されているスルーホール１６の各々に予め装着され
る。この状態を図４〜図５に示す。半導体チップ１４に
形成されたスルーホール１６に対して電極パッド２０が
形成されている能動面側から導通ピン３０のシャフト部
３４側から差込装着する。通常一つの半導体チップ１４
には電源ライン、データ・アドレスラインが存在するの
で、その電極ライン数に応じた数のスルーホール１６が
形成される。そこで、図５に示しているように、電極パ
ッド２０の配列パターンに対応して配列され、導通ピン
３０の頭部３２を把持可能な複数のロボットハンド４４
を有するマルチハンドリング装置４６を設けておき、各
半導体チップ１４の全てのスルーホール１６に対して一
括装着するようにしている。もちろん、区分されたゾー
ン単位に分けて装着してもよい。
成されているスルーホール１６の各々に予め装着され
る。この状態を図４〜図５に示す。半導体チップ１４に
形成されたスルーホール１６に対して電極パッド２０が
形成されている能動面側から導通ピン３０のシャフト部
３４側から差込装着する。通常一つの半導体チップ１４
には電源ライン、データ・アドレスラインが存在するの
で、その電極ライン数に応じた数のスルーホール１６が
形成される。そこで、図５に示しているように、電極パ
ッド２０の配列パターンに対応して配列され、導通ピン
３０の頭部３２を把持可能な複数のロボットハンド４４
を有するマルチハンドリング装置４６を設けておき、各
半導体チップ１４の全てのスルーホール１６に対して一
括装着するようにしている。もちろん、区分されたゾー
ン単位に分けて装着してもよい。
【００２１】導通ピン３０が半導体チップ１４のスルー
ホール１６に装着された状態では、図４に示されるよう
に、頭部３２の電極３６Ｈがチップ電極パッド２０に接
触され、シャフト部３４の先端電極３６Ｆがチップ裏面
から突出した状態となる。この装着状態で、導通ピン３
０の頭部３２を圧着することで、チップ電極パッド２０
と導通ピン３０とが強固に接着される。
ホール１６に装着された状態では、図４に示されるよう
に、頭部３２の電極３６Ｈがチップ電極パッド２０に接
触され、シャフト部３４の先端電極３６Ｆがチップ裏面
から突出した状態となる。この装着状態で、導通ピン３
０の頭部３２を圧着することで、チップ電極パッド２０
と導通ピン３０とが強固に接着される。
【００２２】なお、半導体チップ１４の薄膜化を図る場
合には、導通ピン３０を装着する前に、チップ裏面側を
ラッピング処理すればよい。このバックラッピングを行
なうことにより、スルーホール１６の裏面開口径は若干
広がる。スルーホール１６と導通ピン３０のシャフト部
３４との間には、空隙部４８が存在するので、この空隙
部４８内に樹脂などの絶縁剤を充填して封入するように
することも可能である。この封入するには上記バックラ
ッピングすることで、開口が大きくなるので封入処理が
容易になる。
合には、導通ピン３０を装着する前に、チップ裏面側を
ラッピング処理すればよい。このバックラッピングを行
なうことにより、スルーホール１６の裏面開口径は若干
広がる。スルーホール１６と導通ピン３０のシャフト部
３４との間には、空隙部４８が存在するので、この空隙
部４８内に樹脂などの絶縁剤を充填して封入するように
することも可能である。この封入するには上記バックラ
ッピングすることで、開口が大きくなるので封入処理が
容易になる。
【００２３】このようにして、積層する半導体チップ１
４の各々に導通ピン３０を装着した状態で、当該半導体
チップ１４同士を積層一体化するのである。この状態は
図１に示される。半導体チップ１４同士の接合面にはポ
リイミド樹脂やエポキシ樹脂などの接着層５０を介在さ
せる。この接着層５０は当然ながらチップ電極パッド２
０部分を開口させたものとなる。半導体チップ１４に形
成されているスルーホール１６の位置は平面配置で同一
となっているので、積層した状態では、スルーホール１
６は一直線上に配列される。したがって、最下層の半導
体チップ１４上に接着層５０を積層させ、これを順次最
上層まで重ねることにより、上位の導通ピン３０のシャ
フト部３４の先端電極が下位の導通ピン３０の頭部３２
の凹部４２に差込連結して、導通ピン３０同士の導通が
とられる。導通ピン３０は各々装着されている半導体チ
ップ１４の電極パッド２０と導通状態にあるので、これ
によって積層された半導体チップ１４における共通電極
同士が一直線上に配列された導通ピン３０、３０………
によって電気的接続が図られることになる。この状態
で、必要に応じて、マルチチップパッケージ１０の外周
面を樹脂で被覆するようにしてもよい。
４の各々に導通ピン３０を装着した状態で、当該半導体
チップ１４同士を積層一体化するのである。この状態は
図１に示される。半導体チップ１４同士の接合面にはポ
リイミド樹脂やエポキシ樹脂などの接着層５０を介在さ
せる。この接着層５０は当然ながらチップ電極パッド２
０部分を開口させたものとなる。半導体チップ１４に形
成されているスルーホール１６の位置は平面配置で同一
となっているので、積層した状態では、スルーホール１
６は一直線上に配列される。したがって、最下層の半導
体チップ１４上に接着層５０を積層させ、これを順次最
上層まで重ねることにより、上位の導通ピン３０のシャ
フト部３４の先端電極が下位の導通ピン３０の頭部３２
の凹部４２に差込連結して、導通ピン３０同士の導通が
とられる。導通ピン３０は各々装着されている半導体チ
ップ１４の電極パッド２０と導通状態にあるので、これ
によって積層された半導体チップ１４における共通電極
同士が一直線上に配列された導通ピン３０、３０………
によって電気的接続が図られることになる。この状態
で、必要に応じて、マルチチップパッケージ１０の外周
面を樹脂で被覆するようにしてもよい。
【００２４】ところで、上記のように複数の半導体チッ
プ１４を積層一体化することによってマルチチップパッ
ケージ１０が形成されるが、最下層の半導体チップ１４
の裏面から導通ピン３０の先端電極が突出する。この導
通ピン３０のシャフト部３４の先端電極はパッケージと
しての外部接続端子３６Foutとなる。そこで、図１に示
しているように、マルチチップパッケージ１０を実装す
るマザーボード５２の外部電極パッド５４に対して外部
接続端子３６Foutを接続するようにしている。マザーボ
ード５２側には、半導体チップ１４の共通電極としての
電極パッド２０と同一の配列パターンにて外部電極パッ
ド５４が形成されいる。したがって、マルチチップパッ
ケージ１０をマザーボード５２に対して位置合わせする
ことによって外部接続端子３６Ｆoutと外部電極パッド
５４とのセンタリングが行われる。マザーボード５２側
ではハンダボール５６が実装されているので、このハン
ダボール５６に外部接続端子３６Ｆoutの先端を突き当
てて溶着することで、マルチチップパッケージ１０をマ
ザーボード５２上に実装することができる。
プ１４を積層一体化することによってマルチチップパッ
ケージ１０が形成されるが、最下層の半導体チップ１４
の裏面から導通ピン３０の先端電極が突出する。この導
通ピン３０のシャフト部３４の先端電極はパッケージと
しての外部接続端子３６Foutとなる。そこで、図１に示
しているように、マルチチップパッケージ１０を実装す
るマザーボード５２の外部電極パッド５４に対して外部
接続端子３６Foutを接続するようにしている。マザーボ
ード５２側には、半導体チップ１４の共通電極としての
電極パッド２０と同一の配列パターンにて外部電極パッ
ド５４が形成されいる。したがって、マルチチップパッ
ケージ１０をマザーボード５２に対して位置合わせする
ことによって外部接続端子３６Ｆoutと外部電極パッド
５４とのセンタリングが行われる。マザーボード５２側
ではハンダボール５６が実装されているので、このハン
ダボール５６に外部接続端子３６Ｆoutの先端を突き当
てて溶着することで、マルチチップパッケージ１０をマ
ザーボード５２上に実装することができる。
【００２５】このようにマザーボード５２にマルチチッ
プパッケージ１０を実装するが、上述したように、パッ
ケージ裏面から突出する外部接続端子３６Ｆoutを有す
る導通ピン３０をマザーボード５２への接続端子として
用い、外部接続端子３６Ｆoutの突出長さの分だけパッ
ケージ１０とマザーボード５２の間に空隙５８が形成さ
れる。この空隙５８によりマルチチップパッケージ１０
の熱履歴に伴って発生する応力の影響をマザーボー５２
４から切り離して応力緩和を図ることができる。
プパッケージ１０を実装するが、上述したように、パッ
ケージ裏面から突出する外部接続端子３６Ｆoutを有す
る導通ピン３０をマザーボード５２への接続端子として
用い、外部接続端子３６Ｆoutの突出長さの分だけパッ
ケージ１０とマザーボード５２の間に空隙５８が形成さ
れる。この空隙５８によりマルチチップパッケージ１０
の熱履歴に伴って発生する応力の影響をマザーボー５２
４から切り離して応力緩和を図ることができる。
【００２６】このような実施形態に依れば、予め半導体
チップ１４の各々に導通ピン３０を装着しておき、これ
を相互に積層一体化するようにしているので、マルチチ
ップパッケージ１０の製造を容易に実現することができ
る。そして、パッケージ１０の外部接続端子として下層
チップの裏面から突出した導通ピン３０を利用するた
め、マザーボード５２の外部電極パッド５４との接続配
線距離を最短に設定することができる。そして、パッケ
ージ１０の外部接続端子３６Ｆoutは所定の長さを有
し、マザーボード５２への実装に際して空隙５８を介在
させることができるので、マザーボード５２とマルチチ
ップパッケージ１０との間の熱応力緩和を実現でき、電
気的特性を劣化させることが防止される。
チップ１４の各々に導通ピン３０を装着しておき、これ
を相互に積層一体化するようにしているので、マルチチ
ップパッケージ１０の製造を容易に実現することができ
る。そして、パッケージ１０の外部接続端子として下層
チップの裏面から突出した導通ピン３０を利用するた
め、マザーボード５２の外部電極パッド５４との接続配
線距離を最短に設定することができる。そして、パッケ
ージ１０の外部接続端子３６Ｆoutは所定の長さを有
し、マザーボード５２への実装に際して空隙５８を介在
させることができるので、マザーボード５２とマルチチ
ップパッケージ１０との間の熱応力緩和を実現でき、電
気的特性を劣化させることが防止される。
【００２７】また、図６には、本発明の実施の形態に係
る半導体装置１１００を実装した回路基板１０００を示
している。回路基板１０００には、例えばガラスエポキ
シ基板等の有機系基板を用いることが一般的である。回
路基板１０００には、例えば銅からなるボンディング部
が所望の回路となるように形成されている。そして、ボ
ンディング部と半導体装置１１００の外部電極とを機械
的に接続することでそれらの電気的導通が図られる。
る半導体装置１１００を実装した回路基板１０００を示
している。回路基板１０００には、例えばガラスエポキ
シ基板等の有機系基板を用いることが一般的である。回
路基板１０００には、例えば銅からなるボンディング部
が所望の回路となるように形成されている。そして、ボ
ンディング部と半導体装置１１００の外部電極とを機械
的に接続することでそれらの電気的導通が図られる。
【００２８】なお、半導体装置１１００は、実装面積を
ベアチップにて実装する面積にまで小さくすることがで
きるので、この回路基板１０００を電子機器に用いれば
電気機器自体の小型化が図れる。また、同一面積内にお
いては、より実装スペースを確保することができ、高機
能化を図ることも可能である。
ベアチップにて実装する面積にまで小さくすることがで
きるので、この回路基板１０００を電子機器に用いれば
電気機器自体の小型化が図れる。また、同一面積内にお
いては、より実装スペースを確保することができ、高機
能化を図ることも可能である。
【００２９】そして、この回路基板１０００を備える電
子機器として、図７にノート型パーソナルコンピュータ
１２００を示している。前記ノート型パーソナルコンピ
ュータ１２００は、高機能化を図った回路基板１０００
を備えているため、性能を向上させることができる。
子機器として、図７にノート型パーソナルコンピュータ
１２００を示している。前記ノート型パーソナルコンピ
ュータ１２００は、高機能化を図った回路基板１０００
を備えているため、性能を向上させることができる。
【００３０】
【発明の効果】以上説明したように、本発明は、信号入
出力用の電極パッドが形成された半導体チップであっ
て、前記電極パッド部分にて上下にチップ基板を貫通す
るスルーホールを有し、このスルーホール部分には前記
電極パッドに接合する頭部とスルーホールに挿通され先
端をチップ裏面から突出させたシャフト部からなる導通
ピンを装着してなる半導体チップとし、これを積層する
ことによりマルチチップパッケージを形成し、およびこ
れを用いた半導体装置、並びに電子機器の構成としたの
で、積層される半導体チップの電極と層間接続をなすス
ルーホールに設定される導通手段との電気的接続を確実
に実現できるとともに、積層してマルチチップ化する場
合の接合作業を効率よく実現できる効果が得られる。
出力用の電極パッドが形成された半導体チップであっ
て、前記電極パッド部分にて上下にチップ基板を貫通す
るスルーホールを有し、このスルーホール部分には前記
電極パッドに接合する頭部とスルーホールに挿通され先
端をチップ裏面から突出させたシャフト部からなる導通
ピンを装着してなる半導体チップとし、これを積層する
ことによりマルチチップパッケージを形成し、およびこ
れを用いた半導体装置、並びに電子機器の構成としたの
で、積層される半導体チップの電極と層間接続をなすス
ルーホールに設定される導通手段との電気的接続を確実
に実現できるとともに、積層してマルチチップ化する場
合の接合作業を効率よく実現できる効果が得られる。
【図１】実施形態に係る半導体チップを積層したマルチ
チップパッケージの構成を示す断面図である。
チップパッケージの構成を示す断面図である。
【図２】実施形態に係る半導体チップに用いる導通ピン
の構成例を示す断面図である。
の構成例を示す断面図である。
【図３】半導体チップへのスルーホール形成工程の説明
図である。
図である。
【図４】実施形態に係る半導体チップの要部断面図であ
る。
る。
【図５】導通ピンの装着例を示す説明図である。
【図６】実施形態に係るマルチチップパッケージの回路
基板への適用例の説明図である。
基板への適用例の説明図である。
【図７】実施形態に係るマルチチップパッケージの電子
機器への適用例の説明図である。
機器への適用例の説明図である。
１０ 半導体マルチパッケージ １２ 半導体装置 １４ 半導体チップ（メモリチップ） １６ スルーホール １８ シリコン単結晶基板 ２０ 電極パッド（チップ電極） ２２、２４ 酸化シリコン膜 ２６ 先行孔 ２８ 酸化シリコン膜 ３０ 導通ピン ３２ 頭部 ３４ シャフト部 ３６Ｈ 頭部電極 ３６Ｆ シャフト電極 ３６Ｆout 外部接続端子 ３８ 細孔 ４０ 導電路 ４１ 絶縁皮膜 ４２ 凹部 ４４ ロボットハンド ４６ マルチハンドリング装置 ４８ 空隙部 ５０ 接着層 ５２ マザーボード ５４ 外部電極パッド ５６ ハンダボール ５８ 空隙
Claims (10)
- 【請求項１】 信号入出力用の電極パッドが形成された
半導体チップであって、前記電極パッド部分にて上下に
チップ基板を貫通するスルーホールを有し、このスルー
ホール部分には前記電極パッドに接合する頭部とスルー
ホールに挿通され先端をチップ裏面から突出させたシャ
フト部からなる導通ピンを装着してなることを特徴とす
る半導体チップ。 - 【請求項２】 前記導通ピンはシャフト部本体を絶縁体
により形成するとともに、前記頭部とシャフト部突出先
端部と導電材料により形成し、シャフト部本体内には前
記頭部とシャフト部突出先端部との導電路を形成してな
ることを特徴とする請求項１に記載の半導体チップ。 - 【請求項３】 前記導通ピンは絶縁体により形成される
とともにシャフト部本体内に通路を形成し、頭部とシャ
フト部先端、並びに前記通路に導電金属層を形成してな
ることを特徴とする請求項１に記載の半導体チップ。 - 【請求項４】 前記導通ピンは導体により形成されると
ともにシャフト部本体外周に絶縁層を形成したことを特
徴とする請求項１に記載の半導体チップ。 - 【請求項５】 前記導通ピンは頭部にシャフト部先端の
差込凹部を形成してなることを特徴とする請求項１乃至
４のいずれかに記載の半導体チップ。 - 【請求項６】 信号入出力用の電極パッド部分にて上下
にチップ基板を貫通するスルーホールを有し、このスル
ーホール部分には前記電極パッドに接合する頭部とスル
ーホールに挿通され先端をチップ裏面から突出させたシ
ャフト部からなる導通ピンを装着してなる半導体チップ
を複数積層し、積層された半導体チップの一直線上に配
列されたスルーホールに装着された前記導通ピン同士を
連結することにより積層された半導体チップの共通する
電極パッド間の導通をなしたことを特徴とするマルチチ
ップパッケージ。 - 【請求項７】 前記半導体チップを絶縁層を介して接合
し、上位の導通ピンのシャフト部先端を下位の導通ピン
頭部に差込連結してなることを特徴とする請求項６に記
載のマルチチップパッケージ。 - 【請求項８】 最下層の半導体チップの裏面から突出す
る導通ピンのシャフト部を外部接続端子としてなること
を特徴とする請求項６乃至７のいずれかに記載のマルチ
チップパッケージ。 - 【請求項９】 信号入出力用の電極パッド部分にて上下
にチップ基板を貫通するスルーホールを有し、このスル
ーホール部分には前記電極パッドに接合する頭部とスル
ーホールに挿通され先端をチップ裏面から突出させたシ
ャフト部からなる導通ピンを装着してなる半導体チップ
を複数積層し、積層された半導体チップの一直線上に配
列されたスルーホールに装着された前記導通ピン同士を
連結することにより積層された半導体チップの共通する
電極パッド間の導通をなしてマルチチップパッケージを
形成し、このマルチチップパッケージにおける最下層の
半導体チップの裏面から突出する導通ピンのシャフト部
を外部接続端子としてなし、この導通ピンを前記積層さ
れた複数の半導体チップの共通電極と同一の配列パター
ンにてマザーボードに形成された外部電極に接続するこ
とにより、マザーボードに前記マルチチップパッケージ
を実装してなることを特徴とする半導体装置。 - 【請求項１０】 請求項６乃至９のいずれかに記載のマ
ルチチップパッケージまたは半導体装置を備えたことを
特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26272999A JP2001085600A (ja) | 1999-09-16 | 1999-09-16 | 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26272999A JP2001085600A (ja) | 1999-09-16 | 1999-09-16 | 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085600A true JP2001085600A (ja) | 2001-03-30 |
Family
ID=17379788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26272999A Withdrawn JP2001085600A (ja) | 1999-09-16 | 1999-09-16 | 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085600A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005279965A (ja) * | 2004-03-26 | 2005-10-13 | Fuji Photo Film Co Ltd | インクジェット記録ヘッド及びインクジェット記録装置 |
| KR100618838B1 (ko) | 2004-06-24 | 2006-09-01 | 삼성전자주식회사 | 상하 연결 능력을 개선할 수 있는 스택형 멀티칩 패키지 |
| JP2007019484A (ja) * | 2005-07-07 | 2007-01-25 | Hynix Semiconductor Inc | 積層型パッケージ |
| CN100452394C (zh) * | 2004-11-04 | 2009-01-14 | 天津大学 | 堆叠式双面电极封装与堆叠式多芯片组装 |
| JP4846062B1 (ja) * | 2010-08-20 | 2011-12-28 | キヤノン株式会社 | カートリッジ及び画像形成装置 |
| JP2012028802A (ja) * | 2005-06-14 | 2012-02-09 | Cufer Asset Ltd Llc | チップコネクタ |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
-
1999
- 1999-09-16 JP JP26272999A patent/JP2001085600A/ja not_active Withdrawn
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005279965A (ja) * | 2004-03-26 | 2005-10-13 | Fuji Photo Film Co Ltd | インクジェット記録ヘッド及びインクジェット記録装置 |
| US7387375B2 (en) | 2004-03-26 | 2008-06-17 | Fujifilm Corporation | Inkjet recording head and inkjet recording apparatus |
| KR100618838B1 (ko) | 2004-06-24 | 2006-09-01 | 삼성전자주식회사 | 상하 연결 능력을 개선할 수 있는 스택형 멀티칩 패키지 |
| CN100452394C (zh) * | 2004-11-04 | 2009-01-14 | 天津大学 | 堆叠式双面电极封装与堆叠式多芯片组装 |
| US9324629B2 (en) | 2005-06-14 | 2016-04-26 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| JP2012028802A (ja) * | 2005-06-14 | 2012-02-09 | Cufer Asset Ltd Llc | チップコネクタ |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US9147635B2 (en) | 2005-06-14 | 2015-09-29 | Cufer Asset Ltd. L.L.C. | Contact-based encapsulation |
| US9754907B2 (en) | 2005-06-14 | 2017-09-05 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| US10340239B2 (en) | 2005-06-14 | 2019-07-02 | Cufer Asset Ltd. L.L.C | Tooling for coupling multiple electronic chips |
| JP2007019484A (ja) * | 2005-07-07 | 2007-01-25 | Hynix Semiconductor Inc | 積層型パッケージ |
| JP4846062B1 (ja) * | 2010-08-20 | 2011-12-28 | キヤノン株式会社 | カートリッジ及び画像形成装置 |
| WO2012023633A1 (ja) * | 2010-08-20 | 2012-02-23 | キヤノン株式会社 | カートリッジ及び画像形成装置 |
| CN103069346A (zh) * | 2010-08-20 | 2013-04-24 | 佳能株式会社 | 盒和成像设备 |
| US8879944B2 (en) | 2010-08-20 | 2014-11-04 | Canon Kabushiki Kaisha | Cartridge having molded resin electrode |
| US9367025B2 (en) | 2010-08-20 | 2016-06-14 | Canon Kabushiki Kaisha | Cartridge including cartridge electrode integrally molded with frame |
| US9688008B2 (en) | 2010-08-20 | 2017-06-27 | Canon Kabushiki Kaisha | Manufacturing method for cartridge having a molded electrode |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |