JP2001177041A - マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 - Google Patents
マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法Info
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16108—Disposition the bump connector not being orthogonal to the surface
Abstract
(57)【要約】
【課題】 半導体チップの３次元実装が容易にできると
ともに、電気的特性の劣化を最小にする。 【解決手段】 信号入出力用の電極パッドを有し、この
電極パッドと導通される導電層をチップ側縁に形成した
傾斜面に延在させてなる半導体チップを互いに貼り合わ
せ接合し、この接合により端面に形成されたＶ字形凹部
に導電金属を溶着して前記凹部内に臨まれている導電層
同士の導通をなして貼り合わせた半導体チップの共通電
極接続を行なわせる。
ともに、電気的特性の劣化を最小にする。 【解決手段】 信号入出力用の電極パッドを有し、この
電極パッドと導通される導電層をチップ側縁に形成した
傾斜面に延在させてなる半導体チップを互いに貼り合わ
せ接合し、この接合により端面に形成されたＶ字形凹部
に導電金属を溶着して前記凹部内に臨まれている導電層
同士の導通をなして貼り合わせた半導体チップの共通電
極接続を行なわせる。
Description
【０００１】
【発明の属する技術分野】本発明はマルチチップパッケ
ージ、半導体装置、および電子機器、並びにそれらの製
造方法に関する。
ージ、半導体装置、および電子機器、並びにそれらの製
造方法に関する。
【０００２】
【従来の技術】近年、電子機器の高性能化、小型化に伴
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージ(Multi Chip Package)とする
ことにより、半導体装置の高機能化と小型化とが図られ
ている。そして、マルチチップパッケージには、複数の
半導体チップを平面的に並べたものと、複数の半導体チ
ップを厚み方向に積層したものとがある。半導体チップ
を平面的に並べたマルチチップパッケージは、広い実装
面積を必要とするため、電子機器の小型化への寄与が小
さい。このため、半導体チップを積層したスタックドＭ
ＣＰの開発が盛んに行われている。
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージ(Multi Chip Package)とする
ことにより、半導体装置の高機能化と小型化とが図られ
ている。そして、マルチチップパッケージには、複数の
半導体チップを平面的に並べたものと、複数の半導体チ
ップを厚み方向に積層したものとがある。半導体チップ
を平面的に並べたマルチチップパッケージは、広い実装
面積を必要とするため、電子機器の小型化への寄与が小
さい。このため、半導体チップを積層したスタックドＭ
ＣＰの開発が盛んに行われている。
【０００３】この種のパッケージ構造としては、実開昭
６２−１５８８４０号、特開平６−３７２５０号の公報
に開示されているように、複数の半導体チップを外形寸
法の大きさにしたがってピラミッド状に積層し、各半導
体チップの端子電極をワイヤボンディングによって接続
する構成となっているのが一般的である。
６２−１５８８４０号、特開平６−３７２５０号の公報
に開示されているように、複数の半導体チップを外形寸
法の大きさにしたがってピラミッド状に積層し、各半導
体チップの端子電極をワイヤボンディングによって接続
する構成となっているのが一般的である。
【０００４】
【発明が解決しようとする課題】ところが、上記従来構
造のマルチチップパッケージでは、積層する順位がチッ
プサイズによって規制されてしまい、積層の自由度が少
なく、また、チップ間の端子電極の接続にワイヤボンデ
ィングを利用して行なうが、ワイヤの寄生抵抗の存在
や、端子間距離が一定していないためにワイヤ長さが種
々にわたってしまい、ボンディング長さに起因する電気
的特性の劣化が生じてしまう問題がある。更に、積層す
るチップの下位チップは必ず上位チップよりは端子電極
の形成領域が露出している必要があり、チップサイズに
限定要件があるため、設計自由度が極めて小さいという
問題もある。
造のマルチチップパッケージでは、積層する順位がチッ
プサイズによって規制されてしまい、積層の自由度が少
なく、また、チップ間の端子電極の接続にワイヤボンデ
ィングを利用して行なうが、ワイヤの寄生抵抗の存在
や、端子間距離が一定していないためにワイヤ長さが種
々にわたってしまい、ボンディング長さに起因する電気
的特性の劣化が生じてしまう問題がある。更に、積層す
るチップの下位チップは必ず上位チップよりは端子電極
の形成領域が露出している必要があり、チップサイズに
限定要件があるため、設計自由度が極めて小さいという
問題もある。
【０００５】本発明は、上記従来の問題点に着目し、半
導体チップの３次元実装が容易にできるとともに、電気
的特性の劣化を最小にすることのできるマルチチップパ
ッケージ、半導体装置、および電子機器、並びにそれら
の製造方法を提供することを目的とする。また、第２に
はチップサイズに影響を受けずに３次元実装できるよう
にすることを目的とする。
導体チップの３次元実装が容易にできるとともに、電気
的特性の劣化を最小にすることのできるマルチチップパ
ッケージ、半導体装置、および電子機器、並びにそれら
の製造方法を提供することを目的とする。また、第２に
はチップサイズに影響を受けずに３次元実装できるよう
にすることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るマルチチップパッケージは、同一の配
列パターンに配列された共通の電極を有する半導体チッ
プを対面接合し、接合チップ端面部には各々の共通電極
部位に形成された凹部を有し、当該凹部壁面に各チップ
電極と導通される導電層を延設してなり、前記接合チッ
プ端面部における凹部に両チップ電極同士の導通をなす
共通バンプを備えたことを特徴とする。
に、本発明に係るマルチチップパッケージは、同一の配
列パターンに配列された共通の電極を有する半導体チッ
プを対面接合し、接合チップ端面部には各々の共通電極
部位に形成された凹部を有し、当該凹部壁面に各チップ
電極と導通される導電層を延設してなり、前記接合チッ
プ端面部における凹部に両チップ電極同士の導通をなす
共通バンプを備えたことを特徴とする。
【０００７】また、本発明に係るマルチチップパッケー
ジは、同一の配列パターンに配列された共通の電極を有
する半導体チップを対面接合し、接合チップ端面部には
各々の共通電極部位に形成された凹部を有し、当該凹部
壁面に各チップ電極と導通される導電層を延設してなる
チップモジュールを形成し、このチップモジュール同士
を前記凹部に共通バンプにより両チップ電極同士の導通
させて平面接合するとともに、前記チップモジュール同
士を上下接合しつつチップモジュールに形成したスルー
ホールを介してチップモジュール電極間の上下導通をな
すように構成することもできる。
ジは、同一の配列パターンに配列された共通の電極を有
する半導体チップを対面接合し、接合チップ端面部には
各々の共通電極部位に形成された凹部を有し、当該凹部
壁面に各チップ電極と導通される導電層を延設してなる
チップモジュールを形成し、このチップモジュール同士
を前記凹部に共通バンプにより両チップ電極同士の導通
させて平面接合するとともに、前記チップモジュール同
士を上下接合しつつチップモジュールに形成したスルー
ホールを介してチップモジュール電極間の上下導通をな
すように構成することもできる。
【０００８】本発明に係る半導体装置としては、同一の
配列パターンに配列された共通の電極を有する半導体チ
ップを対面接合し、接合チップ端面部には各々の共通電
極部位に形成された凹部を有し、当該凹部壁面に各チッ
プ電極と導通される導電層を延設してなり、前記接合チ
ップ端面部における凹部に両チップ電極同士の導通をな
す共通バンプを形成してなるマルチチップパッケージを
複数有し、当該マルチチップパッケージの共通バンプと
同一の配列パターンに配列された複数の外部電極列を有
する回路基板を設け、当該回路基板の各外部電極列に対
し各マルチチップパッケージを立設状態で導通接合して
なることを特徴としている。また、同一の配列パターン
に配列された共通の電極を有する半導体チップを対面接
合し、接合チップ端面部には各々の共通電極部位に形成
された凹部を有し、当該凹部壁面に各チップ電極と導通
される導電層を延設してなるチップモジュールを形成
し、このチップモジュール同士を前記チップ端面部にお
ける凹部に介在させた共通バンプの導通により平面接合
するとともに、前記チップモジュール同士を上下接合し
つつチップモジュールに形成したスルーホールを介して
チップモジュール電極間の上下導通をなしてキュービク
ルマルチチップパッケージと、当該キュービクルマルチ
チップパッケージの前記スルーホールと同一の配列パタ
ーンで形成された外部電極を有する回路基板を有し、こ
の回路基板に対し前記スルーホール部分で外部電極と導
通させてキュービクルマルチチップパッケージを実装し
た構成とすることもできる。
配列パターンに配列された共通の電極を有する半導体チ
ップを対面接合し、接合チップ端面部には各々の共通電
極部位に形成された凹部を有し、当該凹部壁面に各チッ
プ電極と導通される導電層を延設してなり、前記接合チ
ップ端面部における凹部に両チップ電極同士の導通をな
す共通バンプを形成してなるマルチチップパッケージを
複数有し、当該マルチチップパッケージの共通バンプと
同一の配列パターンに配列された複数の外部電極列を有
する回路基板を設け、当該回路基板の各外部電極列に対
し各マルチチップパッケージを立設状態で導通接合して
なることを特徴としている。また、同一の配列パターン
に配列された共通の電極を有する半導体チップを対面接
合し、接合チップ端面部には各々の共通電極部位に形成
された凹部を有し、当該凹部壁面に各チップ電極と導通
される導電層を延設してなるチップモジュールを形成
し、このチップモジュール同士を前記チップ端面部にお
ける凹部に介在させた共通バンプの導通により平面接合
するとともに、前記チップモジュール同士を上下接合し
つつチップモジュールに形成したスルーホールを介して
チップモジュール電極間の上下導通をなしてキュービク
ルマルチチップパッケージと、当該キュービクルマルチ
チップパッケージの前記スルーホールと同一の配列パタ
ーンで形成された外部電極を有する回路基板を有し、こ
の回路基板に対し前記スルーホール部分で外部電極と導
通させてキュービクルマルチチップパッケージを実装し
た構成とすることもできる。
【０００９】本発明に係る電子機器は上記構成のマルチ
チップパッケージ、あるいは、上記半導体装置を備えて
構成されることを特徴とするものである。
チップパッケージ、あるいは、上記半導体装置を備えて
構成されることを特徴とするものである。
【００１０】本発明に係るマルチチップパッケージの製
造方法は、信号入出力用の電極パッドを有し、この電極
パッドと導通される導電層をチップ側縁に形成した傾斜
面に延在させてなる半導体チップを互いに貼り合わせ接
合し、この接合により端面に形成されたＶ字形凹部に導
電金属を溶着して前記凹部内に臨まれている導電層同士
の導通をなすこと特徴とする。
造方法は、信号入出力用の電極パッドを有し、この電極
パッドと導通される導電層をチップ側縁に形成した傾斜
面に延在させてなる半導体チップを互いに貼り合わせ接
合し、この接合により端面に形成されたＶ字形凹部に導
電金属を溶着して前記凹部内に臨まれている導電層同士
の導通をなすこと特徴とする。
【００１１】より具体的には、ウェハの分割ライン上に
異方性エッチングにより個片チップの側縁部にＶ型断面
の電極形成用溝を形成し、当該電極形成用溝の斜面部に
延設されチップ電極と導通される導電層を形成した後、
ウェハをチップ個片に分割し、分割チップの能動面を貼
り合わせ接合することにより接合端面部に対の電極形成
用溝によりなる凹部を形成し、当該凹部に導電金属を溶
着して前記凹部内に臨まれている導電層同士の導通をな
すように構成すればよい。
異方性エッチングにより個片チップの側縁部にＶ型断面
の電極形成用溝を形成し、当該電極形成用溝の斜面部に
延設されチップ電極と導通される導電層を形成した後、
ウェハをチップ個片に分割し、分割チップの能動面を貼
り合わせ接合することにより接合端面部に対の電極形成
用溝によりなる凹部を形成し、当該凹部に導電金属を溶
着して前記凹部内に臨まれている導電層同士の導通をな
すように構成すればよい。
【００１２】更に、信号入出力用の電極パッドを有する
とともにこの電極パッドと導通される導電層をチップ側
縁に形成した傾斜面に延在させてなる半導体チップを互
いに貼り合わせ接合し、この接合端面に貼り合わせた半
導体チップの共通電極を臨ませた断面Ｖ字形凹部を形成
してなるマルチチップモジュールを形成し、予め回路基
板に前記共通電極に対応する外部電極列を形成してお
き、この外部電極列と前記凹部とを対応させて導通金属
を溶着させることによる前記マルチチップモジュールを
立設状態で回路基板に実装するように構成することも可
能である。この場合において、前記外部電極列にハンダ
ボールを搭載しておき、このハンダボールに前記マルチ
チップモジュールのＶ字形凹部を嵌合させることにより
セルフアライメント状態で溶融結合して実装させればよ
い。
とともにこの電極パッドと導通される導電層をチップ側
縁に形成した傾斜面に延在させてなる半導体チップを互
いに貼り合わせ接合し、この接合端面に貼り合わせた半
導体チップの共通電極を臨ませた断面Ｖ字形凹部を形成
してなるマルチチップモジュールを形成し、予め回路基
板に前記共通電極に対応する外部電極列を形成してお
き、この外部電極列と前記凹部とを対応させて導通金属
を溶着させることによる前記マルチチップモジュールを
立設状態で回路基板に実装するように構成することも可
能である。この場合において、前記外部電極列にハンダ
ボールを搭載しておき、このハンダボールに前記マルチ
チップモジュールのＶ字形凹部を嵌合させることにより
セルフアライメント状態で溶融結合して実装させればよ
い。
【００１３】更に、本発明のマルチチップパッケージの
製造方法として、信号入出力用の電極パッドを有すると
ともにこの電極パッドと導通される導電層をチップ側縁
に形成した傾斜面に延在させてなる半導体チップを互い
に貼り合わせ接合し、接合端面に断面Ｖ字形凹部を形成
し貼り合わせた半導体チップの共通電極接続を臨ませて
なるマルチチップモジュールを準備し、複数のマルチチ
ップモジュールの接合端面同士を突き合わせるとともに
前記Ｖ字形凹部に装填したハンダボールによりモージュ
ール間の共通電極の導通をなした平板モジュールユニッ
トを作製し、この平板モジュールユニットを多段に積層
するとともに、上下平板モジュールユニット同士の電極
パッドを半導体チップに形成したスルーホール内の導電
材を介して導通させる構成として、キュービクルマルチ
チップパッケージを製造する構成も含まれる。
製造方法として、信号入出力用の電極パッドを有すると
ともにこの電極パッドと導通される導電層をチップ側縁
に形成した傾斜面に延在させてなる半導体チップを互い
に貼り合わせ接合し、接合端面に断面Ｖ字形凹部を形成
し貼り合わせた半導体チップの共通電極接続を臨ませて
なるマルチチップモジュールを準備し、複数のマルチチ
ップモジュールの接合端面同士を突き合わせるとともに
前記Ｖ字形凹部に装填したハンダボールによりモージュ
ール間の共通電極の導通をなした平板モジュールユニッ
トを作製し、この平板モジュールユニットを多段に積層
するとともに、上下平板モジュールユニット同士の電極
パッドを半導体チップに形成したスルーホール内の導電
材を介して導通させる構成として、キュービクルマルチ
チップパッケージを製造する構成も含まれる。
【００１４】
【発明の実施の形態】以下に、本発明に係るマルチチッ
プパッケージ、半導体装置、および電子機器、並びにそ
れらの製造方法の具体的実施の形態を図面を参照して詳
細に説明する。
プパッケージ、半導体装置、および電子機器、並びにそ
れらの製造方法の具体的実施の形態を図面を参照して詳
細に説明する。
【００１５】図１は実施形態に係るマルチチップパッケ
ージの製造工程を示している。ウェハ１０には予めチッ
プ単位に回路素子が作り込まれており、チップ個片１２
に分割するための分割ラインＬが設定されている。この
分割ラインＬを挟んでチップ個片１２の縁部にはアルミ
などからなる信号入出力端子となる電極パッド１４を配
列させている。そこで、このウェハ１０の素子形成面に
て、分割ラインＬを挟んで対向している対の電極パッド
１４の間に矩形に開口させてなるエッチング保護膜１６
を形成する。このとき、同時にウェハ１０の裏面にもエ
ッチング保護膜１８を形成しておく。すなわち、トラン
ジスタ、抵抗素子、配線、電極パッドなどの各種素子が
形成されている方位面が（１００）面のウェハ１０に対
し、酸化シリコン膜からなるエッチング保護膜１６、１
８をＣＶＤ法などにより形成するが、能動面側の分割ラ
インＬを挟む電極パッド１４同士の間にエッチング開口
部２０を形成し、このエッチング開口部２０を通じてエ
ッチングするようにしている（図１（１））。この状態
で、異方性ウェットエッチングを行なってエッチング保
護膜１６のエッチング開口部２０から露出されているシ
リコン単結晶基板をエッチング処理する。代表的なエッ
チング液として、ＴＭＡＨ（テトラメチルアンモニウム
ハドレート）を用いればよい。この異方性エッチングで
は、シリコン単結晶基板が傾斜角度が５４．７度となる
方位面（１１１）面のエッチングレートが非常に遅いた
め、断面がＶ字形の逆ピラミッド状の凹部２２が形成さ
れる（図１（２））。この凹部２２の深さはエッチング
保護膜１６のエッチング開口部２０の幅によって左右さ
れるため、ウェハ１０の厚みによって任意に調整すれば
よい。
ージの製造工程を示している。ウェハ１０には予めチッ
プ単位に回路素子が作り込まれており、チップ個片１２
に分割するための分割ラインＬが設定されている。この
分割ラインＬを挟んでチップ個片１２の縁部にはアルミ
などからなる信号入出力端子となる電極パッド１４を配
列させている。そこで、このウェハ１０の素子形成面に
て、分割ラインＬを挟んで対向している対の電極パッド
１４の間に矩形に開口させてなるエッチング保護膜１６
を形成する。このとき、同時にウェハ１０の裏面にもエ
ッチング保護膜１８を形成しておく。すなわち、トラン
ジスタ、抵抗素子、配線、電極パッドなどの各種素子が
形成されている方位面が（１００）面のウェハ１０に対
し、酸化シリコン膜からなるエッチング保護膜１６、１
８をＣＶＤ法などにより形成するが、能動面側の分割ラ
インＬを挟む電極パッド１４同士の間にエッチング開口
部２０を形成し、このエッチング開口部２０を通じてエ
ッチングするようにしている（図１（１））。この状態
で、異方性ウェットエッチングを行なってエッチング保
護膜１６のエッチング開口部２０から露出されているシ
リコン単結晶基板をエッチング処理する。代表的なエッ
チング液として、ＴＭＡＨ（テトラメチルアンモニウム
ハドレート）を用いればよい。この異方性エッチングで
は、シリコン単結晶基板が傾斜角度が５４．７度となる
方位面（１１１）面のエッチングレートが非常に遅いた
め、断面がＶ字形の逆ピラミッド状の凹部２２が形成さ
れる（図１（２））。この凹部２２の深さはエッチング
保護膜１６のエッチング開口部２０の幅によって左右さ
れるため、ウェハ１０の厚みによって任意に調整すれば
よい。
【００１６】しかる後、チップ個片１２の各縁部に形成
されている電極パッド１４上の絶縁膜（エッチング保護
膜１６）を除去して入出力端子となっている電極パッド
１４のみを露出させておき、この電極パッド１４と導通
される導電メタル層２４を、逆ピラミッド状に形成され
た前記凹部２２の傾斜面部まで延長形成する。この実施
形態では、分割ラインＬを挟んで対となっているチップ
個片１２の電極パッド１４，１４を対向させているの
で、両パッド１４，１４の両者に跨るように一括して導
電メタル層２４を形成するようにしている（図１
（３））。もちろん、チップ個片１２単位に個別にメタ
ル層２４を形成してもよい。
されている電極パッド１４上の絶縁膜（エッチング保護
膜１６）を除去して入出力端子となっている電極パッド
１４のみを露出させておき、この電極パッド１４と導通
される導電メタル層２４を、逆ピラミッド状に形成され
た前記凹部２２の傾斜面部まで延長形成する。この実施
形態では、分割ラインＬを挟んで対となっているチップ
個片１２の電極パッド１４，１４を対向させているの
で、両パッド１４，１４の両者に跨るように一括して導
電メタル層２４を形成するようにしている（図１
（３））。もちろん、チップ個片１２単位に個別にメタ
ル層２４を形成してもよい。
【００１７】このような電極パッド１４と導通される導
電メタル層２４を凹部２２に形成した後、ウェハ１０を
分割ラインＬに沿ってダイシングソーなどの分割手段に
よりチップ化することにより、個片に分割された半導体
チップ２６が形成される（図１（４））。この状態では
半導体チップ２６の側端縁に、図２に示されるように、
逆ピラミッド状凹部２２を半裁した切欠２８が電極パッ
ド１４に対応して形成され、その傾斜面に導電メタル層
２４が延在したものとなる。
電メタル層２４を凹部２２に形成した後、ウェハ１０を
分割ラインＬに沿ってダイシングソーなどの分割手段に
よりチップ化することにより、個片に分割された半導体
チップ２６が形成される（図１（４））。この状態では
半導体チップ２６の側端縁に、図２に示されるように、
逆ピラミッド状凹部２２を半裁した切欠２８が電極パッ
ド１４に対応して形成され、その傾斜面に導電メタル層
２４が延在したものとなる。
【００１８】なお、凹部２２を形成した後にダイシング
を行なうと、シリコンの切断面がむき出しになるため、
この切断面に絶縁膜を形成する。ダイシングを省略する
ためには、凹部２２をウェハ１０の裏面に達するように
して貫通させ、しかる後にＣＶＤ法などにより絶縁膜を
形成し、その後に電極パッド１４と導通される導電メタ
ル層２４を形成するようにすればよい。また、前記凹部
２２を形成する際に、ウェハ１０の裏面側からも異方性
エッチングによりＶ溝を形成するようにすれば、開口部
のサイズを小さくすることができる。
を行なうと、シリコンの切断面がむき出しになるため、
この切断面に絶縁膜を形成する。ダイシングを省略する
ためには、凹部２２をウェハ１０の裏面に達するように
して貫通させ、しかる後にＣＶＤ法などにより絶縁膜を
形成し、その後に電極パッド１４と導通される導電メタ
ル層２４を形成するようにすればよい。また、前記凹部
２２を形成する際に、ウェハ１０の裏面側からも異方性
エッチングによりＶ溝を形成するようにすれば、開口部
のサイズを小さくすることができる。
【００１９】このようにして形成された半導体チップ２
６を、電極パッド１４の形成面である能動面が互いに接
するように、絶縁接着層２７を介して対面接合すること
により、図３に示したようなマルチチップモジュール３
０を作成する。いま、両半導体チップ２６を記号Ａ，Ｂ
を付して区別すると（図１（５）、図３参照）、一方の
半導体チップ２６Ａと他方の半導体チップ２６Ｂを接合
したとき、共通の電極パッド１４Ａ、１４Ｂに対応する
切欠２８が対面して新たな凹部２２Ｎを形成するように
している。例えば、両半導体チップ２６をメモリ素子と
して構成した場合、電源ライン、データライン、アドレ
スラインなどの電極端子、あるいはライトイネーブルな
どの制御端子を共通にすることができる。したがって、
このような共通にすることができる電極パッド１４を各
半導体チップ２６における縁辺部分に配列し、各半導体
チップ２６Ａ、２６Ｂの共通の電極パッド１４Ａ、１４
Ｂの配列パターンが、チップを対面接合したとき、一致
するように設定しておく。各パッド１４と導通されてい
るメタル層２４が臨まれている切欠２８同士の接合によ
って凹部２２Ｎが形成され、ここに両チップ２６Ａ、２
６Ｂへの共通信号をメタル層２４Ａ、２４Ｂを通じて供
給することにより、対の半導体チップ２６Ａ、２６Ｂを
一つのチップのようにして使用することができる。信号
にチップセレクト信号を付加することにより、対象の半
導体チップ２６Ａ、２６Ｂのいずれかを選択させること
ができる。
６を、電極パッド１４の形成面である能動面が互いに接
するように、絶縁接着層２７を介して対面接合すること
により、図３に示したようなマルチチップモジュール３
０を作成する。いま、両半導体チップ２６を記号Ａ，Ｂ
を付して区別すると（図１（５）、図３参照）、一方の
半導体チップ２６Ａと他方の半導体チップ２６Ｂを接合
したとき、共通の電極パッド１４Ａ、１４Ｂに対応する
切欠２８が対面して新たな凹部２２Ｎを形成するように
している。例えば、両半導体チップ２６をメモリ素子と
して構成した場合、電源ライン、データライン、アドレ
スラインなどの電極端子、あるいはライトイネーブルな
どの制御端子を共通にすることができる。したがって、
このような共通にすることができる電極パッド１４を各
半導体チップ２６における縁辺部分に配列し、各半導体
チップ２６Ａ、２６Ｂの共通の電極パッド１４Ａ、１４
Ｂの配列パターンが、チップを対面接合したとき、一致
するように設定しておく。各パッド１４と導通されてい
るメタル層２４が臨まれている切欠２８同士の接合によ
って凹部２２Ｎが形成され、ここに両チップ２６Ａ、２
６Ｂへの共通信号をメタル層２４Ａ、２４Ｂを通じて供
給することにより、対の半導体チップ２６Ａ、２６Ｂを
一つのチップのようにして使用することができる。信号
にチップセレクト信号を付加することにより、対象の半
導体チップ２６Ａ、２６Ｂのいずれかを選択させること
ができる。
【００２０】上述したマルチチップモジュール３０の新
たな凹部２２Ｎに臨んでいるメタル層２４Ａ、２４Ｂの
導通をハンダボールなどの導電金属からなる共通バンプ
３２を取り付けることにより一つのマルチチップパッケ
ージ３４となる（図１（５））。したがって、上記共通
バンプ３２はマルチチップパッケージ３４の外部端子と
なる。
たな凹部２２Ｎに臨んでいるメタル層２４Ａ、２４Ｂの
導通をハンダボールなどの導電金属からなる共通バンプ
３２を取り付けることにより一つのマルチチップパッケ
ージ３４となる（図１（５））。したがって、上記共通
バンプ３２はマルチチップパッケージ３４の外部端子と
なる。
【００２１】このようなマルチチップパッケージ３４を
プリント回路基板３６（図１（５）想像線）に実装する
ことによって半導体装置３８が構成されるが、このた
め、プリント回路基板３６には、マルチチップパッケー
ジ３４の共通バンプ３２と同一の配列パターンにて外部
電極パッド４０が形成させている。したがって、マルチ
チップパッケージ３４をプリント回路基板３６に対して
位置合わせすることによって実装し、ハンダボールのリ
フロー処理を行なわせることによって、簡単に実装する
ことができる。共通バンプ３２はマルチチップパッケー
ジ３４における接合チップ端面に配列しているので、実
装形態は、プリント回路基板３６に立設した形態とな
る。そこで、プリント回路基板３６における外部電極パ
ッド４０を複数列形成しておき、各列にマルチチップパ
ッケージ３４を並列配置することにより、図４（１）に
示されるように、複数のマルチチップパッケージ３４を
同一の基板３６に実装したマルチスタック構造の半導体
装置３８を構築できるのである。
プリント回路基板３６（図１（５）想像線）に実装する
ことによって半導体装置３８が構成されるが、このた
め、プリント回路基板３６には、マルチチップパッケー
ジ３４の共通バンプ３２と同一の配列パターンにて外部
電極パッド４０が形成させている。したがって、マルチ
チップパッケージ３４をプリント回路基板３６に対して
位置合わせすることによって実装し、ハンダボールのリ
フロー処理を行なわせることによって、簡単に実装する
ことができる。共通バンプ３２はマルチチップパッケー
ジ３４における接合チップ端面に配列しているので、実
装形態は、プリント回路基板３６に立設した形態とな
る。そこで、プリント回路基板３６における外部電極パ
ッド４０を複数列形成しておき、各列にマルチチップパ
ッケージ３４を並列配置することにより、図４（１）に
示されるように、複数のマルチチップパッケージ３４を
同一の基板３６に実装したマルチスタック構造の半導体
装置３８を構築できるのである。
【００２２】マルチチップパッケージ３４の共通バンプ
３２をチップ積層端面の両側に配列させることにより、
プリント回路基板３６への実装形態で、各パッケージ３
４の上端面にも同様な共通バンプ３２Ｕを配列すること
ができる。このようにすれば２次的なプリント回路基板
３６Ｕを配設し（図４（１）想像線参照）、上下のプリ
ント回路基板３６Ｕ、３６で複数のマルチチップパッケ
ージ３４、３４………をサンドイッチした形態の半導体
装置を構成することもできる。また、図４（２）に示す
ように、マルチチップパッケージ３４の実装対象をドー
タボード３６Ｄとし、このドータボード３６Ｄをマザー
ボード３６Ｍに差込実装するように構成してもよい。
３２をチップ積層端面の両側に配列させることにより、
プリント回路基板３６への実装形態で、各パッケージ３
４の上端面にも同様な共通バンプ３２Ｕを配列すること
ができる。このようにすれば２次的なプリント回路基板
３６Ｕを配設し（図４（１）想像線参照）、上下のプリ
ント回路基板３６Ｕ、３６で複数のマルチチップパッケ
ージ３４、３４………をサンドイッチした形態の半導体
装置を構成することもできる。また、図４（２）に示す
ように、マルチチップパッケージ３４の実装対象をドー
タボード３６Ｄとし、このドータボード３６Ｄをマザー
ボード３６Ｍに差込実装するように構成してもよい。
【００２３】上記実施形態では、共通バンプ３２を設け
たマルチチップパッケージ３４をプリント回路基板３６
に実装する例について説明したが、プリント回路基板３
６の外部電極パッド３８に予めハンダボール４２を実装
しておき、これに図３に示したマルチチップモジュール
３０を実装するようにしてもよい。このようにすること
で、このハンダボール４２によりマルチチップモジュー
ル３０をセルフアライメント状態で実装位置に配列させ
ることができ、実装作業が簡易化される。
たマルチチップパッケージ３４をプリント回路基板３６
に実装する例について説明したが、プリント回路基板３
６の外部電極パッド３８に予めハンダボール４２を実装
しておき、これに図３に示したマルチチップモジュール
３０を実装するようにしてもよい。このようにすること
で、このハンダボール４２によりマルチチップモジュー
ル３０をセルフアライメント状態で実装位置に配列させ
ることができ、実装作業が簡易化される。
【００２４】このような実施形態に依れば、２枚の半導
体チップ２６を積層一体化したマルチチップモジュール
３０もしくはパッケージ３４をプリント回路基板３６に
垂直実装することができ、かつ並列に複数配列すること
ができる。もちろん並列構造とする必然性はなく、任意
の形態実装を取り得る。したがって簡単な構造で実装密
度を上げることができる。
体チップ２６を積層一体化したマルチチップモジュール
３０もしくはパッケージ３４をプリント回路基板３６に
垂直実装することができ、かつ並列に複数配列すること
ができる。もちろん並列構造とする必然性はなく、任意
の形態実装を取り得る。したがって簡単な構造で実装密
度を上げることができる。
【００２５】次に、図５〜図６に他の実施形態を示す。
この実施形態は３次元的にマルチチップモジュール３０
Ｑを結合したもので、これは次のように構成される。図
５に示すように、マルチチップモジュール３０Ｑを先の
実施形態の場合と同様に形成するが、マルチチップモジ
ュール３０Ｑ同士を水平に平面結合するとともに、上下
にも結合した構造のキュービクルマルチチップパッケー
ジ４４を構築してプリント基板３６に実装するようにし
たものである。
この実施形態は３次元的にマルチチップモジュール３０
Ｑを結合したもので、これは次のように構成される。図
５に示すように、マルチチップモジュール３０Ｑを先の
実施形態の場合と同様に形成するが、マルチチップモジ
ュール３０Ｑ同士を水平に平面結合するとともに、上下
にも結合した構造のキュービクルマルチチップパッケー
ジ４４を構築してプリント基板３６に実装するようにし
たものである。
【００２６】まず、図７にこのキュービクルマルチチッ
プパッケージ４４に適用する半導体チップ２６Ｑとマル
チチップモジュール３０Ｑ製造工程を示す。これは図１
（１）〜（４）に示した工程と同様の工程を経て、半導
体チップ２６Ｑの外側縁部に開口された切欠２８を形成
し、この切欠２８の傾斜面部に電極パッド１４と導通さ
れるメタル層２４を形成するようにし、併せて、半導体
チップ２６の他の側縁部に配列されている電極パッド１
４Ａ部分にチップを貫通するスルーホール４６を形成す
るようにしたものである。
プパッケージ４４に適用する半導体チップ２６Ｑとマル
チチップモジュール３０Ｑ製造工程を示す。これは図１
（１）〜（４）に示した工程と同様の工程を経て、半導
体チップ２６Ｑの外側縁部に開口された切欠２８を形成
し、この切欠２８の傾斜面部に電極パッド１４と導通さ
れるメタル層２４を形成するようにし、併せて、半導体
チップ２６の他の側縁部に配列されている電極パッド１
４Ａ部分にチップを貫通するスルーホール４６を形成す
るようにしたものである。
【００２７】すなわち、図３に示した対の半導体チップ
同士を接合したマルチチップモジュール３０を形成する
ために、分割ラインＬ部分を異方性エッチングして逆ピ
ラミッド状の凹部２２を形成し、ここに導電メタル層２
４を形成した後、ダイシングや凹部２２を貫通させるこ
となどによりチップ個片に分割するが、この工程は図１
（１）〜（４）と同様であり、この工程を図７（１）〜
（４）の左部分に示している。特にこの実施形態では、
上記工程に併せて、図７（１）〜（４）の右部分に示し
ているように、チップ個片１２の他方の側縁部に配列さ
れているチップ電極パッド１４Ｔに対し、レーザなどを
利用して当該パッド１４Ｔを貫通するスルーホール４６
を穿設する（図７（２）右部分）。次いでスルーホール
４６の内壁面に絶縁層４８を形成し（図７（３）右部
分）、その後に電極パッド１４Ｔと接続され、チップ裏
面に至る柱状の導電柱５０を導電樹脂などを埋め込んで
形成する（図７（４）右部分）。これにより、電極パッ
ド１４Ｔに対する信号の入出力をチップ裏面で行なわせ
ることができる。
同士を接合したマルチチップモジュール３０を形成する
ために、分割ラインＬ部分を異方性エッチングして逆ピ
ラミッド状の凹部２２を形成し、ここに導電メタル層２
４を形成した後、ダイシングや凹部２２を貫通させるこ
となどによりチップ個片に分割するが、この工程は図１
（１）〜（４）と同様であり、この工程を図７（１）〜
（４）の左部分に示している。特にこの実施形態では、
上記工程に併せて、図７（１）〜（４）の右部分に示し
ているように、チップ個片１２の他方の側縁部に配列さ
れているチップ電極パッド１４Ｔに対し、レーザなどを
利用して当該パッド１４Ｔを貫通するスルーホール４６
を穿設する（図７（２）右部分）。次いでスルーホール
４６の内壁面に絶縁層４８を形成し（図７（３）右部
分）、その後に電極パッド１４Ｔと接続され、チップ裏
面に至る柱状の導電柱５０を導電樹脂などを埋め込んで
形成する（図７（４）右部分）。これにより、電極パッ
ド１４Ｔに対する信号の入出力をチップ裏面で行なわせ
ることができる。
【００２８】このように形成された半導体チップ２６Ｑ
では、一方の側縁部の端面に露出する電極端子と、スル
ーホール４６に埋め込まれた導電柱５０を通じてチップ
裏面に導かれた電極端子が構成されることになる。この
ような半導体チップ２６Ｑ同士をその能動面が対面する
ように絶縁接着層５２を介して接合することにより、図
５に示された形態の複数のマルチチップモジュール３０
Ｑが形成される。このようなマルチチップモジュール３
０Ｑは平面接合と垂直接合を行なわせてキュービクル構
造とすることができる。すなわち、図６に示すように、
接合チップ端面に形成された同一パターンに配列された
凹部２２Ｎ同士をハンダボール５６を挟んで対面させ、
これをリフローすることにより一対のマルチチップモジ
ュール３０Ｑ，３０Ｑを平面接合して一体化させる。次
いで、この平面接合モジュール同士を上下に積層し、同
一パターンに設定されているスルーホール４６の導電柱
５０同士を導通接合することで、キュービクルマルチチ
ップパッケージ４４が形成される。
では、一方の側縁部の端面に露出する電極端子と、スル
ーホール４６に埋め込まれた導電柱５０を通じてチップ
裏面に導かれた電極端子が構成されることになる。この
ような半導体チップ２６Ｑ同士をその能動面が対面する
ように絶縁接着層５２を介して接合することにより、図
５に示された形態の複数のマルチチップモジュール３０
Ｑが形成される。このようなマルチチップモジュール３
０Ｑは平面接合と垂直接合を行なわせてキュービクル構
造とすることができる。すなわち、図６に示すように、
接合チップ端面に形成された同一パターンに配列された
凹部２２Ｎ同士をハンダボール５６を挟んで対面させ、
これをリフローすることにより一対のマルチチップモジ
ュール３０Ｑ，３０Ｑを平面接合して一体化させる。次
いで、この平面接合モジュール同士を上下に積層し、同
一パターンに設定されているスルーホール４６の導電柱
５０同士を導通接合することで、キュービクルマルチチ
ップパッケージ４４が形成される。
【００２９】このようなキュービクルマルチチップパッ
ケージ４４はプリント配線基板３６の外部電極パッド４
０に対し、底面に露出している導電柱５０の端面をハン
ダバンプ６２などにより導通実装させることで、従来に
ないキュービクル構造のマルチチップパッケージを搭載
した半導体装置とすることができる。
ケージ４４はプリント配線基板３６の外部電極パッド４
０に対し、底面に露出している導電柱５０の端面をハン
ダバンプ６２などにより導通実装させることで、従来に
ないキュービクル構造のマルチチップパッケージを搭載
した半導体装置とすることができる。
【００３０】なお、上記構成では、マルチチップモジュ
ール３０Ｑの一方の側端部にのみスルーホール４６を形
成しているが、回路設計により、スルーホール４６とチ
ップ接合端面への凹部２２Ｎとを任意に混在させること
ができ、水平方向への接続と垂直方向への接続とを無限
に拡張できる。
ール３０Ｑの一方の側端部にのみスルーホール４６を形
成しているが、回路設計により、スルーホール４６とチ
ップ接合端面への凹部２２Ｎとを任意に混在させること
ができ、水平方向への接続と垂直方向への接続とを無限
に拡張できる。
【００３１】上記実施形態によれば、キュービクルマル
チチップパッケージ４４が容易に構成することができ、
これを無限に拡張することができるので、従来にない高
密度実装が可能となる利点がある。
チチップパッケージ４４が容易に構成することができ、
これを無限に拡張することができるので、従来にない高
密度実装が可能となる利点がある。
【００３２】なお、上述した実施形態に係る半導体装置
は、実装面積を高密度でベアチップにて実装する面積に
まで小さくすることができるので、この半導体装置を実
装した回路基板を電子機器に用いれば電気機器自体の小
型化が図れる。また、同一面積内においては、より実装
スペースを確保することができ、高機能化を図ることも
可能である。そして、この回路基板を備える電子機器と
して、図８にノート型パーソナルコンピュータ１２００
を示している。前記ノート型パーソナルコンピュータ１
２００は、高機能化を図った回路基板を備えているた
め、性能を向上させることができる。
は、実装面積を高密度でベアチップにて実装する面積に
まで小さくすることができるので、この半導体装置を実
装した回路基板を電子機器に用いれば電気機器自体の小
型化が図れる。また、同一面積内においては、より実装
スペースを確保することができ、高機能化を図ることも
可能である。そして、この回路基板を備える電子機器と
して、図８にノート型パーソナルコンピュータ１２００
を示している。前記ノート型パーソナルコンピュータ１
２００は、高機能化を図った回路基板を備えているた
め、性能を向上させることができる。
【００３３】
【発明の効果】以上説明したように、本発明は、同一の
配列パターンに配列された共通の電極を有する半導体チ
ップを対面接合し、接合チップ端面部には各々の共通電
極部位に形成された凹部を有し、当該凹部壁面に各チッ
プ電極と導通される導電層を延設してなり、前記接合チ
ップ端面部における凹部に両チップ電極同士の導通をな
す共通バンプを形成する構成としたので、半導体チップ
の３次元実装が容易にできるとともに、電気的特性の劣
化を最小にすることのできる効果が得られる。
配列パターンに配列された共通の電極を有する半導体チ
ップを対面接合し、接合チップ端面部には各々の共通電
極部位に形成された凹部を有し、当該凹部壁面に各チッ
プ電極と導通される導電層を延設してなり、前記接合チ
ップ端面部における凹部に両チップ電極同士の導通をな
す共通バンプを形成する構成としたので、半導体チップ
の３次元実装が容易にできるとともに、電気的特性の劣
化を最小にすることのできる効果が得られる。
【図１】実施形態に係るマルチチップパッケージの製造
工程の説明図である。
工程の説明図である。
【図２】実施形態に用いられる半導体チップの部分斜視
図である。
図である。
【図３】実施形態に係るマルチチップパッケージのモジ
ュールの部分斜視図である。
ュールの部分斜視図である。
【図４】マルチチップパッケージが実装された半導体装
置の形態図である。
置の形態図である。
【図５】実施形態に係るキュービクルマルチチップパッ
ケージの分解斜視ずである。
ケージの分解斜視ずである。
【図６】同パッケージの実装断面図である。
【図７】実施形態に係るキュービクルマルチチップパッ
ケージの製造工程の一部を示す工程図である。
ケージの製造工程の一部を示す工程図である。
【図８】実施形態に係るマルチチップパッケージの電子
機器への適用例の説明図である。
機器への適用例の説明図である。
１０ ウェハ １２ チップ個片 １４ 電極パッド １６、１８ エッチング保護膜 ２０ 開口部 ２２ 凹部 ２４ 導電メタル層 ２６ 半導体チップ ２８ 切欠 ３０ マルチチップモジュール ３２ 共通バンプ ３４ マルチチップパッケージ ３６ プリント回路基板 ３８ 半導体装置 ４０ 外部電極パッド ４２ ハンダボール ４４ キュービクルマルチチップパッケージ ４６ スルーホール ４８ 絶縁層 ５０ 導電柱 ５２ 絶縁接着層 ５６ ハンダボール ５８ プリント配線基板 ６２ ハンダバンプ
Claims (10)
- 【請求項１】 同一の配列パターンに配列された共通の
電極を有する半導体チップを対面接合し、接合チップ端
面部には各々の共通電極部位に形成された凹部を有し、
当該凹部壁面に各チップ電極と導通される導電層を延設
してなり、前記接合チップ端面部における凹部に両チッ
プ電極同士の導通をなす共通バンプを備えたことを特徴
とするマルチチップパッケージ。 - 【請求項２】 同一の配列パターンに配列された共通の
電極を有する半導体チップを対面接合し、接合チップ端
面部には各々の共通電極部位に形成された凹部を有し、
当該凹部壁面に各チップ電極と導通される導電層を延設
してなるチップモジュールを形成し、このチップモジュ
ール同士を前記凹部に共通バンプにより両チップ電極同
士の導通させて平面接合するとともに、前記チップモジ
ュール同士を上下接合しつつチップモジュールに形成し
たスルーホールを介してチップモジュール電極間の上下
導通をなしたことを特徴とするキュービクルマルチチッ
プパッケージ。 - 【請求項３】 同一の配列パターンに配列された共通の
電極を有する半導体チップを対面接合し、接合チップ端
面部には各々の共通電極部位に形成された凹部を有し、
当該凹部壁面に各チップ電極と導通される導電層を延設
してなり、前記接合チップ端面部における凹部に両チッ
プ電極同士の導通をなす共通バンプを形成してなるマル
チチップパッケージを複数有し、当該マルチチップパッ
ケージの共通バンプと同一の配列パターンに配列された
複数の外部電極列を有する回路基板を設け、当該回路基
板の各外部電極列に対し各マルチチップパッケージを立
設状態で導通接合してなることを特徴とする半導体装
置。 - 【請求項４】 同一の配列パターンに配列された共通の
電極を有する半導体チップを対面接合し、接合チップ端
面部には各々の共通電極部位に形成された凹部を有し、
当該凹部壁面に各チップ電極と導通される導電層を延設
してなるチップモジュールを形成し、このチップモジュ
ール同士を前記チップ端面部における凹部に介在させた
共通バンプの導通により平面接合するとともに、前記チ
ップモジュール同士を上下接合しつつチップモジュール
に形成したスルーホールを介してチップモジュール電極
間の上下導通をなしてキュービクルマルチチップパッケ
ージと、当該キュービクルマルチチップパッケージの前
記スルーホールと同一の配列パターンで形成された外部
電極を有する回路基板を有し、この回路基板に対し前記
スルーホール部分で外部電極と導通させてキュービクル
マルチチップパッケージを実装してなる半導体装置。 - 【請求項５】 請求項３または４に記載の半導体装置を
備えたことを特徴とする電子機器。 - 【請求項６】 信号入出力用の電極パッドを有し、この
電極パッドと導通される導電層をチップ側縁に形成した
傾斜面に延在させてなる半導体チップを互いに貼り合わ
せ接合し、この接合により端面に形成されたＶ字形凹部
に導電金属を溶着して前記凹部内に臨まれている導電層
同士の導通をなすこと特徴とするマルチチップパッケー
ジの製造方法。 - 【請求項７】 ウェハの分割ライン上に異方性エッチン
グにより個片チップの側縁部にＶ型断面の電極形成用溝
を形成し、当該電極形成用溝の斜面部に延設されチップ
電極と導通される導電層を形成した後、ウェハをチップ
個片に分割し、分割チップの能動面を貼り合わせ接合す
ることにより接合端面部に対の電極形成用溝によりなる
凹部を形成し、当該凹部に導電金属を溶着して前記凹部
内に臨まれている導電層同士の導通をなすことを特徴と
するマルチチップパッケージの製造方法。 - 【請求項８】 信号入出力用の電極パッドを有するとと
もにこの電極パッドと導通される導電層をチップ側縁に
形成した傾斜面に延在させてなる半導体チップを互いに
貼り合わせ接合し、この接合端面に貼り合わせた半導体
チップの共通電極を臨ませた断面Ｖ字形凹部を形成して
なるマルチチップモジュールを形成し、予め回路基板に
前記共通電極に対応する外部電極列を形成しておき、こ
の外部電極列と前記凹部とを対応させて導通金属を溶着
させることによる前記マルチチップモジュールを立設状
態で回路基板に実装してなることを特徴とする半導体装
置の製造方法。 - 【請求項９】 前記外部電極列にハンダボールを搭載し
ておき、このハンダボールに前記マルチチップモジュー
ルのＶ字形凹部を嵌合させることによりセルフアライメ
ント状態で溶融結合して実装させることを特徴とする請
求項８に記載の半導体装置の製造方法。 - 【請求項１０】 信号入出力用の電極パッドを有すると
ともにこの電極パッドと導通される導電層をチップ側縁
に形成した傾斜面に延在させてなる半導体チップを互い
に貼り合わせ接合し、接合端面に断面Ｖ字形凹部を形成
し貼り合わせた半導体チップの共通電極接続を臨ませて
なるマルチチップモジュールを準備し、複数のマルチチ
ップモジュールの接合端面同士を突き合わせるとともに
前記Ｖ字形凹部に装填したハンダボールによりモージュ
ール間の共通電極の導通をなした平板モジュールユニッ
トを作製し、この平板モジュールユニットを多段に積層
するとともに、上下平板モジュールユニット同士の電極
パッドを半導体チップに形成したスルーホール内の導電
材を介して導通させることを特徴とするキュービクルマ
ルチチップパッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35649199A JP3804376B2 (ja) | 1999-12-15 | 1999-12-15 | マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35649199A JP3804376B2 (ja) | 1999-12-15 | 1999-12-15 | マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001177041A true JP2001177041A (ja) | 2001-06-29 |
| JP3804376B2 JP3804376B2 (ja) | 2006-08-02 |
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ID=18449289
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35649199A Expired - Fee Related JP3804376B2 (ja) | 1999-12-15 | 1999-12-15 | マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3804376B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080802A (ja) * | 2008-09-29 | 2010-04-08 | Hitachi Ltd | 半導体装置 |
-
1999
- 1999-12-15 JP JP35649199A patent/JP3804376B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080802A (ja) * | 2008-09-29 | 2010-04-08 | Hitachi Ltd | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3804376B2 (ja) | 2006-08-02 |
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