JP2001085603A

JP2001085603A - 半導体装置

Info

Publication number: JP2001085603A
Application number: JP25836099A
Authority: JP
Inventors: Takaharu Hosokawa; 隆治細川; Seiji Hirao; 清二平尾
Original assignee: Ibiden Co Ltd; Toshiba Corp
Current assignee: Ibiden Co Ltd; Toshiba Corp
Priority date: 1999-09-13
Filing date: 1999-09-13
Publication date: 2001-03-30
Anticipated expiration: 2019-09-13
Also published as: JP3776637B2

Abstract

(57)【要約】【課題】薄く密閉性、弾力性にすぐれ、放熱性の優れ
た積層型パッケージを用いた半導体装置を提供する。【解決手段】ビアに埋め込まれた複数の接続電極及び
この接続電極に電気的に接続された配線８を備えた複数
の配線基板３０と、前記配線基板に搭載された半導体素
子５と、半導体素子が収容される開口部１２を有し、ビ
アに埋め込み形成された接続電極を備えた複数の導電ビ
ア絶縁基板２０とを交互に積層し一体化して半導体素子
が収容可能な薄型半導体装置が形成される。積層された
前記配線基板導電ビア絶縁基板との間に放熱路を有する
絶縁スペーサを挿入してもよい。薄型の半導体素子をダ
メージを与えること無く縦方向に積層させることがで
き、小形化、薄型化が可能になる。半導体装置全体から
の均一な放熱が可能になるので半導体素子の破壊防止、
半導体素子の高速対応が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の半導体素子
を積層する積層型パッケージを使用した半導体装置に関
するものである。

【０００２】

【従来の技術】半導体装置は、高密度実装化を目的とし
て半導体素子を積層して用いることが多くなっている。
従来用いられている積層パッケージは、例えば、特開平
９−２１９４９０号公報、特開平１０−１３５２６７号
公報、特開平１０−１６３４１４号公報に記載されてい
る。これらの従来のパッケージではＴＳＯＰ(Thin Smal
l Outline Package)、ＴＣＰ(Tape Carrier Package)、
ＢＡＧ(Ball Grid Array) などのパッケージを組み立て
完成させた後、各パッケージに予め設けた外部接続端子
を個別に積み重ねることにより、各々を積層し、さらに
電気的接続を行っている。すなわち従来の積層型パッケ
ージは、各パッケージの組み立て工程に加え、各パッケ
ージ毎の積層加工工程が加わる。したがって、工程数が
積層個数分増加するシーケンシャル工法になり、この工
法による加工コストの増加、また個別に積層するスペー
サなどの部材を用いることによるコストが増加してい
る。また、従来半導体モジュールは、パッケージとして
個別に組み立てたものを積層し、これを組み立てたもの
を１つのモジュールとしている。

【０００３】図１１は、従来のモールドタイプのパッケ
ージを積層した半導体装置の断面図、図１２は、図１１
に記載のパッケージ搭載したモジュール基板の平面図で
ある。図１１は、樹脂モールドされたパッケージを積層
した半導体装置である。この半導体パッケージは、イン
ナーリード２０６、素子搭載部２０７及びアウターリー
ド２０８とを備えたリードフレーム２０５を有し、素子
搭載部２０７にはシリコン半導体素子（チップ）２０１
が搭載されている。シリコンチップ２０１に形成された
電極は、インナーリード２０６にＡｕなどのボンディン
グワイヤ２０２を用いて電気的に接続されている。そし
て、チップ２０１、インナーリード２０６、素子搭載領
域２０７及びボンディングワイヤ２０２は、モールド樹
脂封止体２０４により被覆されている。モルード樹脂封
止体２０４からはアウターリード２０８が突出してい
る。この構造のパッケージＢがパッケージＡの上に積層
されている。この積層されたパッケージＡ及びパッケー
ジＢがモジュール基板に複数搭載されている。このモジ
ュール基板が複数個実装基板に取り付けられてシステム
を構成している。

【０００４】

【発明が解決しようとする課題】上述のように従来の積
層パッケージは、パッケージ厚が厚く、基板に搭載する
必要がある場合は総モジュール厚が厚くなるという問題
があった。また、パッケージを横一列に実装していく場
合にはモジュールサイズが大きくなるという欠点が問題
であった。また、上段と下段のパッケージがアウターリ
ードによって基板に接続されているのでパッケージ積層
ズレによりアウタリード間のショートが発生する可能性
があった。今後高密度化と共に薄型化が進んでＩＣカー
ドや携帯電話などの用途拡大が進む半導体装置の開発に
向けて厚さが３０乃至２００μｍ程度の薄型の半導体チ
ップに適した薄い積層型パッケージを形成するには前述
した従来の方法で形成することは困難であり、また、Ｉ
Ｃカードのように弾力性のある媒体に用いるには弾力性
に乏しく適用性に問題があった。また、従来のパッケー
ジ方法ではパッケージを積層したときに積層体内部の放
熱性が十分ではなく、モジュール内部から発生する熱を
均一に放熱させる必要性があった。本発明は、このよう
な事情によりなされたものであり、薄く密閉性、弾力性
にすぐれ、放熱性の優れた積層型パッケージを用いた半
導体装置を提供する。

【０００５】

【課題を解決するための手段】本発明は、ビアに埋め込
まれた複数の接続電極及びこの接続電極に電気的に接続
された配線を備えた複数の配線基板と、前記配線基板に
搭載された半導体素子と、半導体素子が収容される開口
部を有し、ビアに埋め込み形成された接続電極を備えた
複数の導電ビア絶縁基板とを交互に積層し一体化して薄
型半導体素子をが収容可能な薄型半導体装置を得ること
を特徴としている。また、積層された前記配線基板導電
ビア絶縁基板との間に放熱路を有する絶縁スペーサを挿
入して内部からの熱を有効に放熱させることを特徴とし
ている。薄型の半導体素子をダメージを与えること無く
縦方向に積層させることができるとともに、小形化、薄
型化が可能になる。また、半導体装置全体からの均一な
放熱が可能になるので、半導体素子の破壊防止、半導体
素子の高速対応が可能になる。

【０００６】本発明の半導体装置は、接続電極が埋め込
み形成された複数のビア及びこの接続電極に電気的に接
続された配線を備えた複数の配線基板と、前記配線基板
に搭載され前記配線と電気的に接続された半導体素子
と、前記半導体素子が収容される開口部を有し、且つ複
数のビアに埋め込み形成された接続電極を備えた複数の
導電ビア絶縁基板とを具備し、前記半導体素子が搭載さ
れた配線基板とこの配線基板上に前記開口部に前記半導
体素子が完全に収容されるように積層された前記導電ビ
ア絶縁基板とで積層体が構成され、この積層体を複数重
ねて一体化されており、前記配線基板の前記接続電極と
前記導電ビア絶縁基板の前記接続電極とは積層方向にお
いて電気的に接続されていることを第１の特徴としてい
る。また、本発明の半導体装置は、一面に半導体素子が
収容される凹部を有し、且つ複数のビアに埋め込み形成
された接続電極及びこの接続電極に電気的に接続された
配線を有する複数の配線基板と、前記配線基板に搭載さ
れ、前記配線と電気的に接続された半導体素子とを備
え、前記配線基板は、前記凹部に前記半導体素子が完全
に収容されるように積層されて積層体を構成して一体化
されており、前記配線基板の前記接続電極は積層方向に
おいて互いに電気的に接続されていることを第２の特徴
としている。

【０００７】また、本発明の半導体装置は、熱伝導層が
埋め込み形成された複数の第１のビア、接続電極が埋め
込み形成された複数の第２のビア及びこの接続電極に電
気的に接続された配線を備えた複数の配線基板と、前記
配線基板に搭載され、前記配線と電気的に接続された半
導体素子と、前記半導体素子が収容される開口部を有
し、熱伝導層が埋め込み形成された複数の第１のビア及
び接続電極が埋め込み形成された複数の第２のビアを備
えた複数の導電ビア絶縁基板と、熱伝導層が埋め込み形
成された複数の第１のビア、接続電極が埋め込み形成さ
れた複数の第２のビア及び放熱路を備えた複数の絶縁ス
ペーサとを備え、前記半導体素子が搭載された配線基板
と、この配線基板上に前記開口部に前記半導体素子が完
全に収容されるように積層された前記導電ビア絶縁基板
と、前記絶縁スペーサとで積層体が構成され、この積層
体を複数重ねて一体化されており、前記配線基板の前記
接続電極と前記導電ビア絶縁基板の前記接続電極と前記
絶縁スペーサの前記接続電極とは積層方向において電気
的に接続されており、且つ前記配線基板の前記熱伝導層
と前記導電ビア絶縁基板の前記熱伝導層と前記絶縁スペ
ーサの前記熱伝導層とは積層方向において電気的に接続
され前記放熱路に接続されていることを第３の特徴とし
ている。複数のビアに埋め込み形成された接続電極を備
え、半導体素子を収容する開口部もしくは凹部が形成さ
れていない導電ビア絶縁基板を前記積層体の上面もしく
は上面及び下面に積層するようにしても良い。前記開口
部もしくは凹部が形成されていない導電ビア絶縁基板に
は外部接続端子として用いられる複数のバンプ電極が形
成されているようにしても良い。

【０００８】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３を参照して第１
の実施例である積層型パッケージを用いた半導体装置を
説明する。図１は、積層型パッケージを用いた半導体装
置の斜視図、図２は、半導体装置に用いる配線基板と導
電ビア絶縁基板の断面図、図３は、半導体装置の断面図
及び平面図である。この実施例は４つの半導体素子を積
層した例であるが、本発明では積層する半導体素子の数
は４個に限定されない。２個以上の必要とする個数を積
層させることができる。パッケージは、半導体素子５を
収容する導電ビア絶縁基板２０、半導体素子５を搭載さ
せる配線基板３０、パッケージを密封する下層の導電ビ
ア絶縁基板２２及び外部接続端子１０を有する上層の導
電ビア絶縁基板２１から構成されている。すなわち、パ
ッケージは、上層及び下層の導電ビア絶縁基板２１、２
２の間に導電ビア絶縁基板２０と配線基板３０との積層
体が複数層積層され、加熱加圧されて一体に構成されて
いる。図３は、加熱加圧により一体化されたパッケージ
の断面図である。図１で説明したように、配線基板３０
及び導電ビア絶縁基板２０を交互に積層し、上下を開口
部のない導電ビア絶縁基板２１、２２で挟まれている。
積層体のビア部分は、積層方向に一列に並び、互いに電
気的に接続されている。

【０００９】図２に示すように、半導体素子を搭載する
配線基板３０は、厚さ４０μｍ程度の銅箔付きポリイミ
ドフィルムもしくはプリント積層板などの絶縁板１を用
いる。絶縁板１にはビアに接続電極７が埋め込まれてい
る。絶縁板１上の銅箔は、接続電極７上のランド１７と
その他の領域に形成され、半導体素子５と電気的に接続
された配線８とを有する形状にパターニングされてい
る。半導体素子５（シリコンチップ）の厚さは、約３０
〜２００μｍであり、好ましくは約５０〜１５０μｍで
ある。半導体素子５にははんだボールのようなバンプ電
極が形成されており、配線８に電気的に接続される。ま
た、絶縁板１と半導体素子５との間にはアンダーフィル
樹脂封止体９が充填されている。導線ビア絶縁基板２０
は、厚さ７５μｍ程度の銅箔付きポリイミド基板もしく
はプリント積層板などの絶縁板６を用いる。絶縁板６に
はビアに接続電極２が埋め込まれている。絶縁板６上の
銅箔は、接続電極２上のランド３とその他の領域に形成
された配線１６とを有する形状にパターニングされてい
る。絶縁基板６の中央部分には半導体素子を収容する開
口部１２が形成されている。

【００１０】本発明においては、導電ビア絶縁基板２０
の厚さは、開口部１２に半導体素子５が収容される大き
さなら配線基板３０と同じ厚さであっても薄くても良
い。開口部１２の厚さ（導電ビア絶縁基板２０の厚さ）
は、半導体素子５の厚さとバンプ電極の高さの和とほぼ
同じかそれより高いようになっている。開口部１２は、
面積的には、ほぼ半導体素子５と同じ形状か幾分大きく
形成されている。このとき導電ビア絶縁基板には接着材
４が塗布されている。接着材４は、配線基板３０の裏面
にも形成されている。積層する前の導電ビア絶縁基板も
しくは配線基板の両面に接着材が設けてあれば他方の配
線基板もしくは導電ビア絶縁基板には接着材を形成する
必要はない。下層の導電ビア絶縁基板２２は、配線とラ
ンドとを有し、ビアにＡｇペーストなどからなる接続電
極が埋め込まれている。接続電極上にはランド３が形成
されている。また、上層の導電ビア絶縁基板２１は、配
線とランドとを有し、裏面には外部接続端子１０が形成
されている。

【００１１】次に、この実施例で形成される半導体装置
の製造方法を説明する。まず、導電ビア絶縁基板を形成
する。始めに絶縁基板を用意し、この絶縁基板に銅箔を
張り合わせる。その後、露光、現像、エッチングを行っ
て、絶縁基板上の銅箔をパターニングし配線パターンな
どを形成する。次に、配線パターン表面を粗面化して処
理を容易にしてからパターン表面にめっきを施す。その
後、エポキシ樹脂などの熱硬化型接着材をコートし、こ
れをプレキュアする。次に、レーザ加工によりビアを形
成する。このビアに銀又は銅フィラー入りの導電性樹脂
ペーストを充填して接続電極を形成する。その後、レー
ザ加工により半導体素子が収容される開口部を形成す
る。

【００１２】次に、半導体素子を搭載する配線基板を形
成する。銅箔を張り合わせたプリント積層板からなる絶
縁基板に所定のマスクを施して、これをエッチングし配
線パターン及びランドを形成する。その後絶縁基板にＹ
ＡＧレーザ、炭酸ガスレーザなどを用いて複数のビアを
形成する。そして、ビアには銀又は銅フィラー入りの導
電性樹脂ペーストをスクリーン印刷することにより接続
電極を埋め込む。接続電極の形成方法には、ビア内壁に
銅メッキもしくは金メッキを施してからビア内に導電性
材料を埋め込む方法も可能である。この配線基板にフリ
ップチップ工法などにより半導体素子（チップ）をダイ
ボンドして搭載させる。半導体素子を配線基板に搭載す
るには、はんだボールなどの接続端子を配線パターンに
接続してなる。接続端子は、アンダーフィル樹脂により
被覆保護される。そして、この配線基板に導電ビア絶縁
基板を位置合せを行って半導体素子が開口部に配置され
るように積層させる。続いて、位置合せを行ってから積
層体を真空プレスなど加熱圧縮機により接着材の硬化温
度でプレスする。最後に各パッケージ外形に沿ってブレ
ード、ルータなどで切断して積層パッケージを形成す
る。

【００１３】この実施例では導電ビア絶縁基板に複数の
開口部を形成し、配線基板に複数の半導体素子を搭載さ
せ、これらを交互に積層させて複数の半導体素子積層体
を形成し、最終的に各半導体素子積層体毎にブレードし
て積層パッケージ形成の効率化を計っている。この実施
例の半導体装置は、以上のような構成により、薄い積層
型パッケージを有する半導体装置を得ることができる。
また、積層の上下を導電ビア絶縁基板により挟まれてい
るので、半導体素子に対する密閉性が高くなっている。

【００１４】次に、図４を参照して第２の実施例を説明
する。図４は、積層型パッケージを用いた半導体装置の
断面図及び半導体装置の上面を示す平面図である。この
実施例は４つの半導体素子を積層した例であるが、本発
明では積層する半導体素子の数は４個に限定されない。
２個以上の必要とする個数を積層させることができる。
パッケージは、半導体素子２５を収容する凹部４３を有
する配線基板４０、パッケージを密封する下層の配線基
板４２及び外部接続端子（図示せず）を有する上層の配
線基板４１から構成されている。すなわち、パッケージ
は、上層及び下層の配線基板４１、４２の間に配線基板
４０が複数層積層され、加熱加圧されて一体に構成され
ている。図４は、加熱加圧により一体化されたパッケー
ジの断面図である。配線基板４０、４１、４２の積層体
のビア部分は、積層方向に一列に並び、互いに電気的に
接続されている。

【００１５】半導体素子を搭載する配線基板４０は、厚
さ４０μｍ程度の銅箔付きポリイミドフィルムもしくは
プリント積層板などの絶縁板を用いる。絶縁板にはビア
に接続電極３７が埋め込まれている。絶縁板上の銅箔
は、接続電極３７上のランド４７とその他の領域に形成
され、半導体素子２５と電気的に接続された配線３８と
を有する形状にパターニングされている。半導体素子２
５のチップ厚さは、約３０〜２００μｍであり、好まし
くは約５０〜１５０μｍである。半導体素子２５にはは
んだなどのバンプ電極が形成されており配線３８に電気
的に接続される。また、配線基板４０と半導体素子２５
との間にはアンダーフィル樹脂封止体３９が充填されて
いる。配線基板４０の中央部分には半導体素子を収容す
る凹部４３が形成されている。配線基板４０の厚さは、
凹部４３に半導体素子２５が収容される大きさなら配線
基板４０と同じ厚さであっても薄くても良い。凹部４３
の深さは、半導体素子２５の厚さとバンプ電極の高さの
和とほぼ同じかそれより高いようになっている。凹部４
３は、面積的にはほぼ半導体素子２５と同じ形状か幾分
大きく形成されている。このとき配線基板４０には接着
材（図示せず）が塗布されている。積層する前の導電ビ
ア絶縁基板もしくは配線基板の両面に接着材が設けてあ
れば他方の配線基板もしくは導電ビア絶縁基板には接着
材を形成する必要はない。

【００１６】下層の配線基板４２は、凹部がなく配線と
ランド４７とを有し、ビアにＡｇペーストなどからなる
接続電極３７が埋め込まれている。接続電極３７上には
ランド４７が形成されている。また、上層の配線基板４
１は、凹部がなく配線とランド４７とを有し、裏面には
外部接続端子（図示しない）が形成されている。この実
施例の半導体装置は、以上のような構成により、薄い積
層型パッケージを有する半導体装置を得ることができ
る。また、積層の上下を配線基板により挟まれているの
で、半導体素子に対する密閉性が高くなっている。薄型
の半導体素子をダメージを与えること無く縦方向に積層
させることができるとともに、小形化、薄型化が可能に
なる。また、半導体装置全体からの均一な放熱が可能に
なるので、半導体素子の破壊防止、半導体素子の高速対
応が可能になる。この実施例では、第１の実施例の配線
基板と導電ビア絶縁基板とを一体化した構造になってい
るので構造が簡略化され、高速化対応モジュールの形成
が可能である。また、積層総数が少なくなるので、低コ
ストで接続部の信頼性を向上させることができる。

【００１７】次に、図５乃至図９を参照して第３の実施
例を説明する。図５は、半導体装置に用いる放熱路を有
する絶縁スペーサの断面図及び平面図、図６は、半導体
装置に用いる導電ビア絶縁基板の断面図、図７は、半導
体装置に用いる半導体素子を搭載した配線基板の断面
図、図８は、配線基板、導電ビア絶縁基板及び絶縁スペ
ーサを各１積層した積層体の断面図、図９は、半導体装
置の断面図である。この実施例は、積層型パッケージを
有する半導体装置の放熱構造に特徴がある。この半導体
装置は、熱伝導層７２が埋め込み形成された複数の第１
のビア（サーマルビア）、接続電極７３が埋め込み形成
された複数の第２のビア及びこの接続電極７３に電気的
に接続された配線７８を備えた複数の配線基板７０（図
７）と、前記配線基板７０に搭載され、前記配線７８と
電気的に接続された半導体素子７５と、前記半導体素子
７５が収容される開口部６５を有し、熱伝導層６２が埋
め込み形成された複数の第１のビア（サーマルビア）及
び接続電極６３が埋め込み形成された複数の第２のビア
を備えた複数の導電ビア絶縁基板６０（図６）と、熱伝
導層５２が埋め込み形成された複数の第１のビア（サー
マルビア）、接続電極５３が埋め込み形成された複数の
第２のビア及び銅箔などから形成された放熱路５１を備
えた複数の絶縁スペーサ５０（図５）とを備えている。
導電ビア絶縁基板６０の熱伝導層６２及び配線基板７０
の熱伝導層７２は、いずれも銅箔などからなるランド６
１、７１に被覆されている。

【００１８】半導体素子７５が搭載された配線基板７０
と、この配線基板７０上に開口部６５に半導体素子が完
全に収容されるように積層された導電ビア絶縁基板６０
と、絶縁スペーサ５０とは、積層されて積層体を構成し
ている（図８）。この積層体を複数重ねて一体化して半
導体装置の積層パッケージを形成する（図９）。配線基
板７０の接続電極７３と導電ビア絶縁基板６０の接続電
極６３と絶縁スペーサ５０の接続電極５３とは積層方向
において電気的に接続されており、且つ配線基板７０の
熱伝導層７２と導電ビア絶縁基板６０の熱伝導層６２と
絶縁スペーサ５０の熱伝導層５２とは積層方向において
電気的に接続され放熱路に接続されている。図９に示す
ように各半導体素子から発生した熱は放熱路、熱伝導層
を介して外部に放熱される。この実施例では積層方向に
熱伝導層５２、６２、７２から形成される２列の放熱経
路が形成される。図の左側が信号ライン、右側が放熱経
路である。この実施例では薄型の半導体素子をダメージ
を与えること無く縦方向に積層させることができるとと
もに、小形化、薄型化が可能になる。また、半導体装置
全体からの均一な放熱が可能になるので、半導体素子の
破壊防止、半導体素子の高速対応が可能になる。

【００１９】次に、図１０を参照して第４の実施例を説
明する。図１０は、半導体装置の断面図である。この実
施例は、積層型パッケージを有する半導体装置の放熱構
造に特徴がある。この半導体装置は、熱伝導層１０２が
埋め込み形成された複数の第１のビア（サーマルビ
ア）、接続電極１０３が埋め込み形成された複数の第２
のビア及びこの接続電極１０３に電気的に接続された配
線１０８を備えた複数の配線基板１００と、配線基板１
００に搭載され、配線１０８と電気的に接続された半導
体素子１０５と、半導体素子１０５が収容される開口部
９５を有し、熱伝導層９２が埋め込み形成された複数の
第１のビア（サーマルビア）及び接続電極９３が埋め込
み形成された複数の第２のビアを備えた複数の導電ビア
絶縁基板９０と、熱伝導層８２が埋め込み形成された複
数の第１のビア（サーマルビア）、接続電極８３が埋め
込み形成された複数の第２のビア及び銅箔などから形成
された放熱路８１を備えた複数の絶縁スペーサ８０とを
備えている。導電ビア絶縁基板９０の熱伝導層９２及び
配線基板１００の熱伝導層１０２は、いずれも銅箔など
からなるランド９１、１０１に被覆されている。

【００２０】半導体素子１０５が搭載された配線基板１
００と、この配線基板１００上に開口部９５に半導体素
子が完全に収容されるように積層された導電ビア絶縁基
板９０と、絶縁スペーサ８０は積層されて積層体を構成
している。この積層体を複数重ねて一体化して半導体装
置の積層パッケージを形成する。配線基板１００の接続
電極１０３と導電ビア絶縁基板９０の接続電極９３と絶
縁スペーサ８０の接続電極８３とは積層方向において電
気的に接続されており、且つ配線基板１００の熱伝導層
１０２と導電ビア絶縁基板９０の熱伝導層９２と絶縁ス
ペーサ８０の熱伝導層８２とは積層方向において電気的
に接続され放熱路に接続されている。この実施例では上
層の絶縁スペーサ８０上にヒートスプレッダ１１０が形
成されている。また、下層の配線基板１００の裏面には
はんだボールなどの外部接続端子１１２と放熱経路を支
持する支持部１１１が形成されている。

【００２１】図１０に示すように各半導体素子から発生
した熱は放熱路、熱伝導層を介して外部に放熱される。
この実施例では積層方向に熱伝導層８２、９２、１０２
から形成される２列の放熱経路が形成される。図の左側
が信号ライン、右側が放熱経路である。この実施例では
薄型の半導体素子をダメージを与えること無く縦方向に
積層させることができるとともに、小形化、薄型化が可
能になる。また、半導体装置全体からの均一な放熱が可
能になるので、半導体素子の破壊防止、半導体素子の高
速対応が可能になる。放熱特性は、ヒートスプレッダに
よりさらに向上する。

【００２２】

【発明の効果】本発明は、以上の構成により、薄型の半
導体素子をダメージを与えること無く縦方向に積層させ
ることができるとともに、小形化、薄型化が可能にな
る。また、半導体装置内部の放熱特性を改善させること
により、表面層半導体素子と内部の半導体素子との動作
スピード差がなくなる。また、全体発熱温度の低下によ
り高速モジュールの性能が向上する。さらに、内部半導
体素子の素子表面最大許容温度オーバーがなくなり、半
導体素子破壊の発生が低下する。

【図面の簡単な説明】

【図１】第１の実施例の半導体装置の斜視図。

【図２】第１の実施例の半導体装置に用いる配線基板と
導電ビア絶縁基板の積層体の断面図。

【図３】第１の実施例の半導体装置の断面図及び平面
図。

【図４】第２の実施例の半導体装置の断面図及び平面
図。

【図５】第３の実施例の半導体装置に用いる絶縁スペー
サの断面図及び平面図。

【図６】第３の実施例の半導体装置に用いる導電ビア絶
縁基板の断面図。

【図７】第３の実施例の半導体装置に用いる配線基板の
断面図。

【図８】第４の実施例の半導体装置に用いる配線基板と
導電ビア絶縁基板の積層体の断面図。

【図９】第４の実施例の半導体装置の断面図。

【図１０】第５の実施例の半導体装置の断面図。

【図１１】従来の積層パッケージの断面図。

【図１２】従来の積層パッケージを搭載した実装基板の
断面図及び平面図。

【符号の説明】

１、６・・・絶縁板、２、７、３７、５３、６３、７
３、８３、９３、１０３・・・接続電極、３、１７、４
７、６１、７１、９１、１０１・・・ランド、４・・・
接着材、５、２５、７５、１０５、２０１・・・半
導体素子、８、１６、３８、７８、１０８・・・配線、
９、３９、２０４・・・樹脂封止体、１０、１１２・・
・外部接続端子、１２、６５、９５・・・開口部、
２０、２１、２２、６０、９０・・・導電ビア絶縁基
板、３０、４０、４１、４２、７０、１００・・・配線
基板、５０、８０・・・絶縁スペーサ、５１、８１
・・・放熱路、５２、６２、７２、８２、９２、１０２
・・・熱伝導層、１１０・・・ヒートスプレッダ、
１１１・・・支持部、２０２・・・ボンディングワイ
ヤ、２０５・・・リードフレーム、２０６・・・イ
ンナーリード、２０７・・・素子搭載部、２０８・
・・アウターリード。

フロントページの続き (72)発明者平尾清二神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内

Claims

【特許請求の範囲】

【請求項１】接続電極が埋め込み形成された複数のビ
ア及びこの接続電極に電気的に接続された配線を備えた
複数の配線基板と、前記配線基板に搭載され、前記配線
と電気的に接続された半導体素子と、前記半導体素子が
収容される開口部を有し、且つ複数のビアに埋め込み形
成された接続電極を備えた複数の導電ビア絶縁基板とを
具備し、前記半導体素子が搭載された配線基板とこの配
線基板上に前記開口部に前記半導体素子が完全に収容さ
れるように積層された前記導電ビア絶縁基板とで積層体
が構成され、この積層体を複数重ねて一体化されてお
り、前記配線基板の前記接続電極と前記導電ビア絶縁基
板の前記接続電極とは積層方向において電気的に接続さ
れていることを特徴とする半導体装置。
【請求項２】一面に半導体素子が収容される凹部を有
し、且つ複数のビアに埋め込み形成された接続電極及び
この接続電極に電気的に接続された配線を有する複数の
配線基板と、前記配線基板に搭載され、前記配線と電気
的に接続された半導体素子とを備え、前記配線基板は、
前記凹部に前記半導体素子が完全に収容されるように積
層されて積層体を構成して一体化されており、前記配線
基板の前記接続電極は積層方向において互いに電気的に
接続されていることを特徴とする半導体装置。
【請求項３】熱伝導層が埋め込み形成された複数の第
１のビア、接続電極が埋め込み形成された複数の第２の
ビア及びこの接続電極に電気的に接続された配線を備え
た複数の配線基板と、前記配線基板に搭載され、前記配
線と電気的に接続された半導体素子と、前記半導体素子
が収容される開口部を有し、熱伝導層が埋め込み形成さ
れた複数の第１のビア及び接続電極が埋め込み形成され
た複数の第２のビアを備えた複数の導電ビア絶縁基板
と、熱伝導層が埋め込み形成された複数の第１のビア、
接続電極が埋め込み形成された複数の第２のビア及び放
熱路を備えた複数の絶縁スペーサとを備え、前記半導体
素子が搭載された配線基板と、この配線基板上に前記開
口部に前記半導体素子が完全に収容されるように積層さ
れた前記導電ビア絶縁基板と、前記絶縁スペーサとで積
層体が構成され、この積層体を複数重ねて一体化されて
おり、前記配線基板の前記接続電極と前記導電ビア絶縁
基板の前記接続電極と前記絶縁スペーサの前記接続電極
とは積層方向において電気的に接続されており、且つ前
記配線基板の前記熱伝導層と前記導電ビア絶縁基板の前
記熱伝導層と前記絶縁スペーサの前記熱伝導層とは積層
方向において電気的に接続され前記放熱路に接続されて
いることを特徴とする半導体装置。
【請求項４】複数のビアに埋め込み形成された接続電
極を備え、半導体素子を収容する開口部もしくは凹部が
形成されていない導電ビア絶縁基板を前記積層体の上面
もしくは上面及び下面に積層したことを特徴とする請求
項１乃至請求項３に記載の半導体装置。
【請求項５】前記開口部もしくは凹部が形成されてい
ない導電ビア絶縁基板には外部接続端子として用いられ
る複数のバンプ電極が形成されていることを特徴とする
請求項４に記載の半導体装置。