JP2001085603A - 半導体装置 - Google Patents
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Abstract
た積層型パッケージを用いた半導体装置を提供する。 【解決手段】 ビアに埋め込まれた複数の接続電極及び
この接続電極に電気的に接続された配線8を備えた複数
の配線基板30と、前記配線基板に搭載された半導体素
子5と、半導体素子が収容される開口部12を有し、ビ
アに埋め込み形成された接続電極を備えた複数の導電ビ
ア絶縁基板20とを交互に積層し一体化して半導体素子
が収容可能な薄型半導体装置が形成される。積層された
前記配線基板導電ビア絶縁基板との間に放熱路を有する
絶縁スペーサを挿入してもよい。薄型の半導体素子をダ
メージを与えること無く縦方向に積層させることがで
き、小形化、薄型化が可能になる。半導体装置全体から
の均一な放熱が可能になるので半導体素子の破壊防止、
半導体素子の高速対応が可能になる。
Description
を積層する積層型パッケージを使用した半導体装置に関
するものである。
て半導体素子を積層して用いることが多くなっている。
従来用いられている積層パッケージは、例えば、特開平
9−219490号公報、特開平10−135267号
公報、特開平10−163414号公報に記載されてい
る。これらの従来のパッケージではTSOP(Thin Smal
l Outline Package)、TCP(Tape Carrier Package)、
BAG(Ball Grid Array) などのパッケージを組み立て
完成させた後、各パッケージに予め設けた外部接続端子
を個別に積み重ねることにより、各々を積層し、さらに
電気的接続を行っている。すなわち従来の積層型パッケ
ージは、各パッケージの組み立て工程に加え、各パッケ
ージ毎の積層加工工程が加わる。したがって、工程数が
積層個数分増加するシーケンシャル工法になり、この工
法による加工コストの増加、また個別に積層するスペー
サなどの部材を用いることによるコストが増加してい
る。また、従来半導体モジュールは、パッケージとして
個別に組み立てたものを積層し、これを組み立てたもの
を1つのモジュールとしている。
ージを積層した半導体装置の断面図、図12は、図11
に記載のパッケージ搭載したモジュール基板の平面図で
ある。図11は、樹脂モールドされたパッケージを積層
した半導体装置である。この半導体パッケージは、イン
ナーリード206、素子搭載部207及びアウターリー
ド208とを備えたリードフレーム205を有し、素子
搭載部207にはシリコン半導体素子(チップ)201
が搭載されている。シリコンチップ201に形成された
電極は、インナーリード206にAuなどのボンディン
グワイヤ202を用いて電気的に接続されている。そし
て、チップ201、インナーリード206、素子搭載領
域207及びボンディングワイヤ202は、モールド樹
脂封止体204により被覆されている。モルード樹脂封
止体204からはアウターリード208が突出してい
る。この構造のパッケージBがパッケージAの上に積層
されている。この積層されたパッケージA及びパッケー
ジBがモジュール基板に複数搭載されている。このモジ
ュール基板が複数個実装基板に取り付けられてシステム
を構成している。
層パッケージは、パッケージ厚が厚く、基板に搭載する
必要がある場合は総モジュール厚が厚くなるという問題
があった。また、パッケージを横一列に実装していく場
合にはモジュールサイズが大きくなるという欠点が問題
であった。また、上段と下段のパッケージがアウターリ
ードによって基板に接続されているのでパッケージ積層
ズレによりアウタリード間のショートが発生する可能性
があった。今後高密度化と共に薄型化が進んでICカー
ドや携帯電話などの用途拡大が進む半導体装置の開発に
向けて厚さが30乃至200μm程度の薄型の半導体チ
ップに適した薄い積層型パッケージを形成するには前述
した従来の方法で形成することは困難であり、また、I
Cカードのように弾力性のある媒体に用いるには弾力性
に乏しく適用性に問題があった。また、従来のパッケー
ジ方法ではパッケージを積層したときに積層体内部の放
熱性が十分ではなく、モジュール内部から発生する熱を
均一に放熱させる必要性があった。本発明は、このよう
な事情によりなされたものであり、薄く密閉性、弾力性
にすぐれ、放熱性の優れた積層型パッケージを用いた半
導体装置を提供する。
まれた複数の接続電極及びこの接続電極に電気的に接続
された配線を備えた複数の配線基板と、前記配線基板に
搭載された半導体素子と、半導体素子が収容される開口
部を有し、ビアに埋め込み形成された接続電極を備えた
複数の導電ビア絶縁基板とを交互に積層し一体化して薄
型半導体素子をが収容可能な薄型半導体装置を得ること
を特徴としている。また、積層された前記配線基板導電
ビア絶縁基板との間に放熱路を有する絶縁スペーサを挿
入して内部からの熱を有効に放熱させることを特徴とし
ている。薄型の半導体素子をダメージを与えること無く
縦方向に積層させることができるとともに、小形化、薄
型化が可能になる。また、半導体装置全体からの均一な
放熱が可能になるので、半導体素子の破壊防止、半導体
素子の高速対応が可能になる。
み形成された複数のビア及びこの接続電極に電気的に接
続された配線を備えた複数の配線基板と、前記配線基板
に搭載され前記配線と電気的に接続された半導体素子
と、前記半導体素子が収容される開口部を有し、且つ複
数のビアに埋め込み形成された接続電極を備えた複数の
導電ビア絶縁基板とを具備し、前記半導体素子が搭載さ
れた配線基板とこの配線基板上に前記開口部に前記半導
体素子が完全に収容されるように積層された前記導電ビ
ア絶縁基板とで積層体が構成され、この積層体を複数重
ねて一体化されており、前記配線基板の前記接続電極と
前記導電ビア絶縁基板の前記接続電極とは積層方向にお
いて電気的に接続されていることを第1の特徴としてい
る。また、本発明の半導体装置は、一面に半導体素子が
収容される凹部を有し、且つ複数のビアに埋め込み形成
された接続電極及びこの接続電極に電気的に接続された
配線を有する複数の配線基板と、前記配線基板に搭載さ
れ、前記配線と電気的に接続された半導体素子とを備
え、前記配線基板は、前記凹部に前記半導体素子が完全
に収容されるように積層されて積層体を構成して一体化
されており、前記配線基板の前記接続電極は積層方向に
おいて互いに電気的に接続されていることを第2の特徴
としている。
埋め込み形成された複数の第1のビア、接続電極が埋め
込み形成された複数の第2のビア及びこの接続電極に電
気的に接続された配線を備えた複数の配線基板と、前記
配線基板に搭載され、前記配線と電気的に接続された半
導体素子と、前記半導体素子が収容される開口部を有
し、熱伝導層が埋め込み形成された複数の第1のビア及
び接続電極が埋め込み形成された複数の第2のビアを備
えた複数の導電ビア絶縁基板と、熱伝導層が埋め込み形
成された複数の第1のビア、接続電極が埋め込み形成さ
れた複数の第2のビア及び放熱路を備えた複数の絶縁ス
ペーサとを備え、前記半導体素子が搭載された配線基板
と、この配線基板上に前記開口部に前記半導体素子が完
全に収容されるように積層された前記導電ビア絶縁基板
と、前記絶縁スペーサとで積層体が構成され、この積層
体を複数重ねて一体化されており、前記配線基板の前記
接続電極と前記導電ビア絶縁基板の前記接続電極と前記
絶縁スペーサの前記接続電極とは積層方向において電気
的に接続されており、且つ前記配線基板の前記熱伝導層
と前記導電ビア絶縁基板の前記熱伝導層と前記絶縁スペ
ーサの前記熱伝導層とは積層方向において電気的に接続
され前記放熱路に接続されていることを第3の特徴とし
ている。複数のビアに埋め込み形成された接続電極を備
え、半導体素子を収容する開口部もしくは凹部が形成さ
れていない導電ビア絶縁基板を前記積層体の上面もしく
は上面及び下面に積層するようにしても良い。前記開口
部もしくは凹部が形成されていない導電ビア絶縁基板に
は外部接続端子として用いられる複数のバンプ電極が形
成されているようにしても良い。
の形態を説明する。まず、図1乃至図3を参照して第1
の実施例である積層型パッケージを用いた半導体装置を
説明する。図1は、積層型パッケージを用いた半導体装
置の斜視図、図2は、半導体装置に用いる配線基板と導
電ビア絶縁基板の断面図、図3は、半導体装置の断面図
及び平面図である。この実施例は4つの半導体素子を積
層した例であるが、本発明では積層する半導体素子の数
は4個に限定されない。2個以上の必要とする個数を積
層させることができる。パッケージは、半導体素子5を
収容する導電ビア絶縁基板20、半導体素子5を搭載さ
せる配線基板30、パッケージを密封する下層の導電ビ
ア絶縁基板22及び外部接続端子10を有する上層の導
電ビア絶縁基板21から構成されている。すなわち、パ
ッケージは、上層及び下層の導電ビア絶縁基板21、2
2の間に導電ビア絶縁基板20と配線基板30との積層
体が複数層積層され、加熱加圧されて一体に構成されて
いる。図3は、加熱加圧により一体化されたパッケージ
の断面図である。図1で説明したように、配線基板30
及び導電ビア絶縁基板20を交互に積層し、上下を開口
部のない導電ビア絶縁基板21、22で挟まれている。
積層体のビア部分は、積層方向に一列に並び、互いに電
気的に接続されている。
配線基板30は、厚さ40μm程度の銅箔付きポリイミ
ドフィルムもしくはプリント積層板などの絶縁板1を用
いる。絶縁板1にはビアに接続電極7が埋め込まれてい
る。絶縁板1上の銅箔は、接続電極7上のランド17と
その他の領域に形成され、半導体素子5と電気的に接続
された配線8とを有する形状にパターニングされてい
る。半導体素子5(シリコンチップ)の厚さは、約30
〜200μmであり、好ましくは約50〜150μmで
ある。半導体素子5にははんだボールのようなバンプ電
極が形成されており、配線8に電気的に接続される。ま
た、絶縁板1と半導体素子5との間にはアンダーフィル
樹脂封止体9が充填されている。導線ビア絶縁基板20
は、厚さ75μm程度の銅箔付きポリイミド基板もしく
はプリント積層板などの絶縁板6を用いる。絶縁板6に
はビアに接続電極2が埋め込まれている。絶縁板6上の
銅箔は、接続電極2上のランド3とその他の領域に形成
された配線16とを有する形状にパターニングされてい
る。絶縁基板6の中央部分には半導体素子を収容する開
口部12が形成されている。
の厚さは、開口部12に半導体素子5が収容される大き
さなら配線基板30と同じ厚さであっても薄くても良
い。開口部12の厚さ(導電ビア絶縁基板20の厚さ)
は、半導体素子5の厚さとバンプ電極の高さの和とほぼ
同じかそれより高いようになっている。開口部12は、
面積的には、ほぼ半導体素子5と同じ形状か幾分大きく
形成されている。このとき導電ビア絶縁基板には接着材
4が塗布されている。接着材4は、配線基板30の裏面
にも形成されている。積層する前の導電ビア絶縁基板も
しくは配線基板の両面に接着材が設けてあれば他方の配
線基板もしくは導電ビア絶縁基板には接着材を形成する
必要はない。下層の導電ビア絶縁基板22は、配線とラ
ンドとを有し、ビアにAgペーストなどからなる接続電
極が埋め込まれている。接続電極上にはランド3が形成
されている。また、上層の導電ビア絶縁基板21は、配
線とランドとを有し、裏面には外部接続端子10が形成
されている。
の製造方法を説明する。まず、導電ビア絶縁基板を形成
する。始めに絶縁基板を用意し、この絶縁基板に銅箔を
張り合わせる。その後、露光、現像、エッチングを行っ
て、絶縁基板上の銅箔をパターニングし配線パターンな
どを形成する。次に、配線パターン表面を粗面化して処
理を容易にしてからパターン表面にめっきを施す。その
後、エポキシ樹脂などの熱硬化型接着材をコートし、こ
れをプレキュアする。次に、レーザ加工によりビアを形
成する。このビアに銀又は銅フィラー入りの導電性樹脂
ペーストを充填して接続電極を形成する。その後、レー
ザ加工により半導体素子が収容される開口部を形成す
る。
成する。銅箔を張り合わせたプリント積層板からなる絶
縁基板に所定のマスクを施して、これをエッチングし配
線パターン及びランドを形成する。その後絶縁基板にY
AGレーザ、炭酸ガスレーザなどを用いて複数のビアを
形成する。そして、ビアには銀又は銅フィラー入りの導
電性樹脂ペーストをスクリーン印刷することにより接続
電極を埋め込む。接続電極の形成方法には、ビア内壁に
銅メッキもしくは金メッキを施してからビア内に導電性
材料を埋め込む方法も可能である。この配線基板にフリ
ップチップ工法などにより半導体素子(チップ)をダイ
ボンドして搭載させる。半導体素子を配線基板に搭載す
るには、はんだボールなどの接続端子を配線パターンに
接続してなる。接続端子は、アンダーフィル樹脂により
被覆保護される。そして、この配線基板に導電ビア絶縁
基板を位置合せを行って半導体素子が開口部に配置され
るように積層させる。続いて、位置合せを行ってから積
層体を真空プレスなど加熱圧縮機により接着材の硬化温
度でプレスする。最後に各パッケージ外形に沿ってブレ
ード、ルータなどで切断して積層パッケージを形成す
る。
開口部を形成し、配線基板に複数の半導体素子を搭載さ
せ、これらを交互に積層させて複数の半導体素子積層体
を形成し、最終的に各半導体素子積層体毎にブレードし
て積層パッケージ形成の効率化を計っている。この実施
例の半導体装置は、以上のような構成により、薄い積層
型パッケージを有する半導体装置を得ることができる。
また、積層の上下を導電ビア絶縁基板により挟まれてい
るので、半導体素子に対する密閉性が高くなっている。
する。図4は、積層型パッケージを用いた半導体装置の
断面図及び半導体装置の上面を示す平面図である。この
実施例は4つの半導体素子を積層した例であるが、本発
明では積層する半導体素子の数は4個に限定されない。
2個以上の必要とする個数を積層させることができる。
パッケージは、半導体素子25を収容する凹部43を有
する配線基板40、パッケージを密封する下層の配線基
板42及び外部接続端子(図示せず)を有する上層の配
線基板41から構成されている。すなわち、パッケージ
は、上層及び下層の配線基板41、42の間に配線基板
40が複数層積層され、加熱加圧されて一体に構成され
ている。図4は、加熱加圧により一体化されたパッケー
ジの断面図である。配線基板40、41、42の積層体
のビア部分は、積層方向に一列に並び、互いに電気的に
接続されている。
さ40μm程度の銅箔付きポリイミドフィルムもしくは
プリント積層板などの絶縁板を用いる。絶縁板にはビア
に接続電極37が埋め込まれている。絶縁板上の銅箔
は、接続電極37上のランド47とその他の領域に形成
され、半導体素子25と電気的に接続された配線38と
を有する形状にパターニングされている。半導体素子2
5のチップ厚さは、約30〜200μmであり、好まし
くは約50〜150μmである。半導体素子25にはは
んだなどのバンプ電極が形成されており配線38に電気
的に接続される。また、配線基板40と半導体素子25
との間にはアンダーフィル樹脂封止体39が充填されて
いる。配線基板40の中央部分には半導体素子を収容す
る凹部43が形成されている。配線基板40の厚さは、
凹部43に半導体素子25が収容される大きさなら配線
基板40と同じ厚さであっても薄くても良い。凹部43
の深さは、半導体素子25の厚さとバンプ電極の高さの
和とほぼ同じかそれより高いようになっている。凹部4
3は、面積的にはほぼ半導体素子25と同じ形状か幾分
大きく形成されている。このとき配線基板40には接着
材(図示せず)が塗布されている。積層する前の導電ビ
ア絶縁基板もしくは配線基板の両面に接着材が設けてあ
れば他方の配線基板もしくは導電ビア絶縁基板には接着
材を形成する必要はない。
ランド47とを有し、ビアにAgペーストなどからなる
接続電極37が埋め込まれている。接続電極37上には
ランド47が形成されている。また、上層の配線基板4
1は、凹部がなく配線とランド47とを有し、裏面には
外部接続端子(図示しない)が形成されている。この実
施例の半導体装置は、以上のような構成により、薄い積
層型パッケージを有する半導体装置を得ることができ
る。また、積層の上下を配線基板により挟まれているの
で、半導体素子に対する密閉性が高くなっている。薄型
の半導体素子をダメージを与えること無く縦方向に積層
させることができるとともに、小形化、薄型化が可能に
なる。また、半導体装置全体からの均一な放熱が可能に
なるので、半導体素子の破壊防止、半導体素子の高速対
応が可能になる。この実施例では、第1の実施例の配線
基板と導電ビア絶縁基板とを一体化した構造になってい
るので構造が簡略化され、高速化対応モジュールの形成
が可能である。また、積層総数が少なくなるので、低コ
ストで接続部の信頼性を向上させることができる。
例を説明する。図5は、半導体装置に用いる放熱路を有
する絶縁スペーサの断面図及び平面図、図6は、半導体
装置に用いる導電ビア絶縁基板の断面図、図7は、半導
体装置に用いる半導体素子を搭載した配線基板の断面
図、図8は、配線基板、導電ビア絶縁基板及び絶縁スペ
ーサを各1積層した積層体の断面図、図9は、半導体装
置の断面図である。この実施例は、積層型パッケージを
有する半導体装置の放熱構造に特徴がある。この半導体
装置は、熱伝導層72が埋め込み形成された複数の第1
のビア(サーマルビア)、接続電極73が埋め込み形成
された複数の第2のビア及びこの接続電極73に電気的
に接続された配線78を備えた複数の配線基板70(図
7)と、前記配線基板70に搭載され、前記配線78と
電気的に接続された半導体素子75と、前記半導体素子
75が収容される開口部65を有し、熱伝導層62が埋
め込み形成された複数の第1のビア(サーマルビア)及
び接続電極63が埋め込み形成された複数の第2のビア
を備えた複数の導電ビア絶縁基板60(図6)と、熱伝
導層52が埋め込み形成された複数の第1のビア(サー
マルビア)、接続電極53が埋め込み形成された複数の
第2のビア及び銅箔などから形成された放熱路51を備
えた複数の絶縁スペーサ50(図5)とを備えている。
導電ビア絶縁基板60の熱伝導層62及び配線基板70
の熱伝導層72は、いずれも銅箔などからなるランド6
1、71に被覆されている。
と、この配線基板70上に開口部65に半導体素子が完
全に収容されるように積層された導電ビア絶縁基板60
と、絶縁スペーサ50とは、積層されて積層体を構成し
ている(図8)。この積層体を複数重ねて一体化して半
導体装置の積層パッケージを形成する(図9)。配線基
板70の接続電極73と導電ビア絶縁基板60の接続電
極63と絶縁スペーサ50の接続電極53とは積層方向
において電気的に接続されており、且つ配線基板70の
熱伝導層72と導電ビア絶縁基板60の熱伝導層62と
絶縁スペーサ50の熱伝導層52とは積層方向において
電気的に接続され放熱路に接続されている。図9に示す
ように各半導体素子から発生した熱は放熱路、熱伝導層
を介して外部に放熱される。この実施例では積層方向に
熱伝導層52、62、72から形成される2列の放熱経
路が形成される。図の左側が信号ライン、右側が放熱経
路である。この実施例では薄型の半導体素子をダメージ
を与えること無く縦方向に積層させることができるとと
もに、小形化、薄型化が可能になる。また、半導体装置
全体からの均一な放熱が可能になるので、半導体素子の
破壊防止、半導体素子の高速対応が可能になる。
明する。図10は、半導体装置の断面図である。この実
施例は、積層型パッケージを有する半導体装置の放熱構
造に特徴がある。この半導体装置は、熱伝導層102が
埋め込み形成された複数の第1のビア(サーマルビ
ア)、接続電極103が埋め込み形成された複数の第2
のビア及びこの接続電極103に電気的に接続された配
線108を備えた複数の配線基板100と、配線基板1
00に搭載され、配線108と電気的に接続された半導
体素子105と、半導体素子105が収容される開口部
95を有し、熱伝導層92が埋め込み形成された複数の
第1のビア(サーマルビア)及び接続電極93が埋め込
み形成された複数の第2のビアを備えた複数の導電ビア
絶縁基板90と、熱伝導層82が埋め込み形成された複
数の第1のビア(サーマルビア)、接続電極83が埋め
込み形成された複数の第2のビア及び銅箔などから形成
された放熱路81を備えた複数の絶縁スペーサ80とを
備えている。導電ビア絶縁基板90の熱伝導層92及び
配線基板100の熱伝導層102は、いずれも銅箔など
からなるランド91、101に被覆されている。
00と、この配線基板100上に開口部95に半導体素
子が完全に収容されるように積層された導電ビア絶縁基
板90と、絶縁スペーサ80は積層されて積層体を構成
している。この積層体を複数重ねて一体化して半導体装
置の積層パッケージを形成する。配線基板100の接続
電極103と導電ビア絶縁基板90の接続電極93と絶
縁スペーサ80の接続電極83とは積層方向において電
気的に接続されており、且つ配線基板100の熱伝導層
102と導電ビア絶縁基板90の熱伝導層92と絶縁ス
ペーサ80の熱伝導層82とは積層方向において電気的
に接続され放熱路に接続されている。この実施例では上
層の絶縁スペーサ80上にヒートスプレッダ110が形
成されている。また、下層の配線基板100の裏面には
はんだボールなどの外部接続端子112と放熱経路を支
持する支持部111が形成されている。
した熱は放熱路、熱伝導層を介して外部に放熱される。
この実施例では積層方向に熱伝導層82、92、102
から形成される2列の放熱経路が形成される。図の左側
が信号ライン、右側が放熱経路である。この実施例では
薄型の半導体素子をダメージを与えること無く縦方向に
積層させることができるとともに、小形化、薄型化が可
能になる。また、半導体装置全体からの均一な放熱が可
能になるので、半導体素子の破壊防止、半導体素子の高
速対応が可能になる。放熱特性は、ヒートスプレッダに
よりさらに向上する。
導体素子をダメージを与えること無く縦方向に積層させ
ることができるとともに、小形化、薄型化が可能にな
る。また、半導体装置内部の放熱特性を改善させること
により、表面層半導体素子と内部の半導体素子との動作
スピード差がなくなる。また、全体発熱温度の低下によ
り高速モジュールの性能が向上する。さらに、内部半導
体素子の素子表面最大許容温度オーバーがなくなり、半
導体素子破壊の発生が低下する。
導電ビア絶縁基板の積層体の断面図。
図。
図。
サの断面図及び平面図。
縁基板の断面図。
断面図。
導電ビア絶縁基板の積層体の断面図。
断面図及び平面図。
3、83、93、103・・・接続電極、3、17、4
7、61、71、91、101・・・ランド、4・・・
接着材、 5、25、75、105、201・・・半
導体素子、8、16、38、78、108・・・配線、
9、39、204・・・樹脂封止体、10、112・・
・外部接続端子、 12、65、95・・・開口部、
20、21、22、60、90・・・導電ビア絶縁基
板、30、40、41、42、70、100・・・配線
基板、50、80・・・絶縁スペーサ、 51、81
・・・放熱路、52、62、72、82、92、102
・・・熱伝導層、110・・・ヒートスプレッダ、
111・・・支持部、202・・・ボンディングワイ
ヤ、 205・・・リードフレーム、206・・・イ
ンナーリード、 207・・・素子搭載部、208・
・・アウターリード。
Claims (5)
- 【請求項1】 接続電極が埋め込み形成された複数のビ
ア及びこの接続電極に電気的に接続された配線を備えた
複数の配線基板と、前記配線基板に搭載され、前記配線
と電気的に接続された半導体素子と、前記半導体素子が
収容される開口部を有し、且つ複数のビアに埋め込み形
成された接続電極を備えた複数の導電ビア絶縁基板とを
具備し、前記半導体素子が搭載された配線基板とこの配
線基板上に前記開口部に前記半導体素子が完全に収容さ
れるように積層された前記導電ビア絶縁基板とで積層体
が構成され、この積層体を複数重ねて一体化されてお
り、前記配線基板の前記接続電極と前記導電ビア絶縁基
板の前記接続電極とは積層方向において電気的に接続さ
れていることを特徴とする半導体装置。 - 【請求項2】 一面に半導体素子が収容される凹部を有
し、且つ複数のビアに埋め込み形成された接続電極及び
この接続電極に電気的に接続された配線を有する複数の
配線基板と、前記配線基板に搭載され、前記配線と電気
的に接続された半導体素子とを備え、前記配線基板は、
前記凹部に前記半導体素子が完全に収容されるように積
層されて積層体を構成して一体化されており、前記配線
基板の前記接続電極は積層方向において互いに電気的に
接続されていることを特徴とする半導体装置。 - 【請求項3】 熱伝導層が埋め込み形成された複数の第
1のビア、接続電極が埋め込み形成された複数の第2の
ビア及びこの接続電極に電気的に接続された配線を備え
た複数の配線基板と、前記配線基板に搭載され、前記配
線と電気的に接続された半導体素子と、前記半導体素子
が収容される開口部を有し、熱伝導層が埋め込み形成さ
れた複数の第1のビア及び接続電極が埋め込み形成され
た複数の第2のビアを備えた複数の導電ビア絶縁基板
と、熱伝導層が埋め込み形成された複数の第1のビア、
接続電極が埋め込み形成された複数の第2のビア及び放
熱路を備えた複数の絶縁スペーサとを備え、前記半導体
素子が搭載された配線基板と、この配線基板上に前記開
口部に前記半導体素子が完全に収容されるように積層さ
れた前記導電ビア絶縁基板と、前記絶縁スペーサとで積
層体が構成され、この積層体を複数重ねて一体化されて
おり、前記配線基板の前記接続電極と前記導電ビア絶縁
基板の前記接続電極と前記絶縁スペーサの前記接続電極
とは積層方向において電気的に接続されており、且つ前
記配線基板の前記熱伝導層と前記導電ビア絶縁基板の前
記熱伝導層と前記絶縁スペーサの前記熱伝導層とは積層
方向において電気的に接続され前記放熱路に接続されて
いることを特徴とする半導体装置。 - 【請求項4】 複数のビアに埋め込み形成された接続電
極を備え、半導体素子を収容する開口部もしくは凹部が
形成されていない導電ビア絶縁基板を前記積層体の上面
もしくは上面及び下面に積層したことを特徴とする請求
項1乃至請求項3に記載の半導体装置。 - 【請求項5】 前記開口部もしくは凹部が形成されてい
ない導電ビア絶縁基板には外部接続端子として用いられ
る複数のバンプ電極が形成されていることを特徴とする
請求項4に記載の半導体装置。
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