JP3804376B2 - マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 - Google Patents
マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 Download PDFInfo
- Publication number
- JP3804376B2 JP3804376B2 JP35649199A JP35649199A JP3804376B2 JP 3804376 B2 JP3804376 B2 JP 3804376B2 JP 35649199 A JP35649199 A JP 35649199A JP 35649199 A JP35649199 A JP 35649199A JP 3804376 B2 JP3804376 B2 JP 3804376B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- electrode
- bonded
- recess
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16108—Disposition the bump connector not being orthogonal to the surface
Description
【０００１】
【発明の属する技術分野】
本発明はマルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ(Multi Chip Package)とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べたものと、複数の半導体チップを厚み方向に積層したものとがある。半導体チップを平面的に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
この種のパッケージ構造としては、実開昭６２−１５８８４０号、特開平６−３７２５０号の公報に開示されているように、複数の半導体チップを外形寸法の大きさにしたがってピラミッド状に積層し、各半導体チップの端子電極をワイヤボンディングによって接続する構成となっているのが一般的である。
【０００４】
【発明が解決しようとする課題】
ところが、上記従来構造のマルチチップパッケージでは、積層する順位がチップサイズによって規制されてしまい、積層の自由度が少なく、また、チップ間の端子電極の接続にワイヤボンディングを利用して行なうが、ワイヤの寄生抵抗の存在や、端子間距離が一定していないためにワイヤ長さが種々にわたってしまい、ボンディング長さに起因する電気的特性の劣化が生じてしまう問題がある。更に、積層するチップの下位チップは必ず上位チップよりは端子電極の形成領域が露出している必要があり、チップサイズに限定要件があるため、設計自由度が極めて小さいという問題もある。
【０００５】
本発明は、上記従来の問題点に着目し、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできるマルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法を提供することを目的とする。また、第２にはチップサイズに影響を受けずに３次元実装できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るマルチチップパッケージは、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなり、前記接合チップ端面部における凹部に両チップ電極同士の導通をなす共通バンプを備えたことを特徴とする。
【０００７】
また、本発明に係るマルチチップパッケージは、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなるチップモジュールを形成し、このチップモジュール同士を前記凹部に共通バンプにより両チップ電極同士の導通させて平面接合するとともに、前記チップモジュール同士を上下接合しつつチップモジュールに形成したスルーホールを介してチップモジュール電極間の上下導通をなすように構成することもできる。
【０００８】
本発明に係る半導体装置としては、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなり、前記接合チップ端面部における凹部に両チップ電極同士の導通をなす共通バンプを形成してなるマルチチップパッケージを複数有し、当該マルチチップパッケージの共通バンプと同一の配列パターンに配列された複数の外部電極列を有する回路基板を設け、当該回路基板の各外部電極列に対し各マルチチップパッケージを立設状態で導通接合してなることを特徴としている。また、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなるチップモジュールを形成し、このチップモジュール同士を前記チップ端面部における凹部に介在させた共通バンプの導通により平面接合するとともに、前記チップモジュール同士を上下接合しつつチップモジュールに形成したスルーホールを介してチップモジュール電極間の上下導通をなしてキュービクルマルチチップパッケージと、当該キュービクルマルチチップパッケージの前記スルーホールと同一の配列パターンで形成された外部電極を有する回路基板を有し、この回路基板に対し前記スルーホール部分で外部電極と導通させてキュービクルマルチチップパッケージを実装した構成とすることもできる。
【０００９】
本発明に係る電子機器は上記構成のマルチチップパッケージ、あるいは、上記半導体装置を備えて構成されることを特徴とするものである。
【００１０】
本発明に係るマルチチップパッケージの製造方法は、信号入出力用の電極パッドを有し、この電極パッドと導通される導電層をチップ側縁に形成した傾斜面に延在させてなる半導体チップを前記電極パッドの形成面である能動面が互いに接するように貼り合わせ接合し、この接合により端面に形成されたＶ字形凹部に導電金属を溶着して前記凹部内に臨まれている導電層同士の導通をなすこと特徴とする。
【００１１】
より具体的には、ウェハの分割ライン上に異方性エッチングにより個片チップの側縁部にＶ型断面の電極形成用溝を形成し、当該電極形成用溝の斜面部に延設されチップ電極と導通される導電層を形成した後、ウェハをチップ個片に分割し、分割チップの能動面を貼り合わせ接合することにより接合端面部に対の電極形成用溝によりなる凹部を形成し、当該凹部に導電金属を溶着して前記凹部内に臨まれている導電層同士の導通をなすように構成すればよい。
【００１２】
更に、信号入出力用の電極パッドを有するとともにこの電極パッドと導通される導電層をチップ側縁に形成した傾斜面に延在させてなる半導体チップを前記電極パッドの形成面である能動面が互いに接するように貼り合わせ接合し、この接合端面に貼り合わせた半導体チップの共通電極を臨ませた断面Ｖ字形凹部を形成してなるマルチチップモジュールを形成し、予め回路基板に前記共通電極に対応する外部電極列を形成しておき、この外部電極列と前記凹部とを対応させて導通金属を溶着させることによる前記マルチチップモジュールを立設状態で回路基板に実装するように構成することも可能である。この場合において、前記外部電極列にハンダボールを搭載しておき、このハンダボールに前記マルチチップモジュールのＶ字形凹部を嵌合させることによりセルフアライメント状態で溶融結合して実装させればよい。
【００１３】
更に、本発明のマルチチップパッケージの製造方法として、信号入出力用の電極パッドを有するとともにこの電極パッドと導通される導電層をチップ側縁に形成した傾斜面に延在させてなる半導体チップを前記電極パッドの形成面である能動面が互いに接するように貼り合わせ接合し、接合端面に断面Ｖ字形凹部を形成し貼り合わせた半導体チップの共通電極接続を臨ませてなるマルチチップモジュールを準備し、複数のマルチチップモジュールの接合端面同士を突き合わせるとともに前記Ｖ字形凹部に装填したハンダボールによりモージュール間の共通電極の導通をなした平板モジュールユニットを作製し、この平板モジュールユニットを多段に積層するとともに、上下平板モジュールユニット同士の電極パッドを半導体チップに形成したスルーホール内の導電材を介して導通させる構成として、キュービクルマルチチップパッケージを製造する構成も含まれる。
【００１４】
【発明の実施の形態】
以下に、本発明に係るマルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法の具体的実施の形態を図面を参照して詳細に説明する。
【００１５】
図１は実施形態に係るマルチチップパッケージの製造工程を示している。ウェハ１０には予めチップ単位に回路素子が作り込まれており、チップ個片１２に分割するための分割ラインＬが設定されている。この分割ラインＬを挟んでチップ個片１２の縁部にはアルミなどからなる信号入出力端子となる電極パッド１４を配列させている。そこで、このウェハ１０の素子形成面にて、分割ラインＬを挟んで対向している対の電極パッド１４の間に矩形に開口させてなるエッチング保護膜１６を形成する。このとき、同時にウェハ１０の裏面にもエッチング保護膜１８を形成しておく。すなわち、トランジスタ、抵抗素子、配線、電極パッドなどの各種素子が形成されている方位面が（１００）面のウェハ１０に対し、酸化シリコン膜からなるエッチング保護膜１６、１８をＣＶＤ法などにより形成するが、能動面側の分割ラインＬを挟む電極パッド１４同士の間にエッチング開口部２０を形成し、このエッチング開口部２０を通じてエッチングするようにしている（図１（１））。この状態で、異方性ウェットエッチングを行なってエッチング保護膜１６のエッチング開口部２０から露出されているシリコン単結晶基板をエッチング処理する。代表的なエッチング液として、ＴＭＡＨ（テトラメチルアンモニウムハドレート）を用いればよい。この異方性エッチングでは、シリコン単結晶基板が傾斜角度が５４．７度となる方位面（１１１）面のエッチングレートが非常に遅いため、断面がＶ字形の逆ピラミッド状の凹部２２が形成される（図１（２））。この凹部２２の深さはエッチング保護膜１６のエッチング開口部２０の幅によって左右されるため、ウェハ１０の厚みによって任意に調整すればよい。
【００１６】
しかる後、チップ個片１２の各縁部に形成されている電極パッド１４上の絶縁膜（エッチング保護膜１６）を除去して入出力端子となっている電極パッド１４のみを露出させておき、この電極パッド１４と導通される導電メタル層２４を、逆ピラミッド状に形成された前記凹部２２の傾斜面部まで延長形成する。この実施形態では、分割ラインＬを挟んで対となっているチップ個片１２の電極パッド１４，１４を対向させているので、両パッド１４，１４の両者に跨るように一括して導電メタル層２４を形成するようにしている（図１（３））。もちろん、チップ個片１２単位に個別にメタル層２４を形成してもよい。
【００１７】
このような電極パッド１４と導通される導電メタル層２４を凹部２２に形成した後、ウェハ１０を分割ラインＬに沿ってダイシングソーなどの分割手段によりチップ化することにより、個片に分割された半導体チップ２６が形成される（図１（４））。この状態では半導体チップ２６の側端縁に、図２に示されるように、逆ピラミッド状凹部２２を半裁した切欠２８が電極パッド１４に対応して形成され、その傾斜面に導電メタル層２４が延在したものとなる。
【００１８】
なお、凹部２２を形成した後にダイシングを行なうと、シリコンの切断面がむき出しになるため、この切断面に絶縁膜を形成する。ダイシングを省略するためには、凹部２２をウェハ１０の裏面に達するようにして貫通させ、しかる後にＣＶＤ法などにより絶縁膜を形成し、その後に電極パッド１４と導通される導電メタル層２４を形成するようにすればよい。また、前記凹部２２を形成する際に、ウェハ１０の裏面側からも異方性エッチングによりＶ溝を形成するようにすれば、開口部のサイズを小さくすることができる。
【００１９】
このようにして形成された半導体チップ２６を、電極パッド１４の形成面である能動面が互いに接するように、絶縁接着層２７を介して対面接合することにより、図３に示したようなマルチチップモジュール３０を作成する。いま、両半導体チップ２６を記号Ａ，Ｂを付して区別すると（図１（５）、図３参照）、一方の半導体チップ２６Ａと他方の半導体チップ２６Ｂを接合したとき、共通の電極パッド１４Ａ、１４Ｂに対応する切欠２８が対面して新たな凹部２２Ｎを形成するようにしている。例えば、両半導体チップ２６をメモリ素子として構成した場合、電源ライン、データライン、アドレスラインなどの電極端子、あるいはライトイネーブルなどの制御端子を共通にすることができる。したがって、このような共通にすることができる電極パッド１４を各半導体チップ２６における縁辺部分に配列し、各半導体チップ２６Ａ、２６Ｂの共通の電極パッド１４Ａ、１４Ｂの配列パターンが、チップを対面接合したとき、一致するように設定しておく。各パッド１４と導通されているメタル層２４が臨まれている切欠２８同士の接合によって凹部２２Ｎが形成され、ここに両チップ２６Ａ、２６Ｂへの共通信号をメタル層２４Ａ、２４Ｂを通じて供給することにより、対の半導体チップ２６Ａ、２６Ｂを一つのチップのようにして使用することができる。信号にチップセレクト信号を付加することにより、対象の半導体チップ２６Ａ、２６Ｂのいずれかを選択させることができる。
【００２０】
上述したマルチチップモジュール３０の新たな凹部２２Ｎに臨んでいるメタル層２４Ａ、２４Ｂの導通をハンダボールなどの導電金属からなる共通バンプ３２を取り付けることにより一つのマルチチップパッケージ３４となる（図１（５））。したがって、上記共通バンプ３２はマルチチップパッケージ３４の外部端子となる。
【００２１】
このようなマルチチップパッケージ３４をプリント回路基板３６（図１（５）想像線）に実装することによって半導体装置３８が構成されるが、このため、プリント回路基板３６には、マルチチップパッケージ３４の共通バンプ３２と同一の配列パターンにて外部電極パッド４０が形成させている。したがって、マルチチップパッケージ３４をプリント回路基板３６に対して位置合わせすることによって実装し、ハンダボールのリフロー処理を行なわせることによって、簡単に実装することができる。共通バンプ３２はマルチチップパッケージ３４における接合チップ端面に配列しているので、実装形態は、プリント回路基板３６に立設した形態となる。そこで、プリント回路基板３６における外部電極パッド４０を複数列形成しておき、各列にマルチチップパッケージ３４を並列配置することにより、図４（１）に示されるように、複数のマルチチップパッケージ３４を同一の基板３６に実装したマルチスタック構造の半導体装置３８を構築できるのである。
【００２２】
マルチチップパッケージ３４の共通バンプ３２をチップ積層端面の両側に配列させることにより、プリント回路基板３６への実装形態で、各パッケージ３４の上端面にも同様な共通バンプ３２Ｕを配列することができる。このようにすれば２次的なプリント回路基板３６Ｕを配設し（図４（１）想像線参照）、上下のプリント回路基板３６Ｕ、３６で複数のマルチチップパッケージ３４、３４………をサンドイッチした形態の半導体装置を構成することもできる。また、図４（２）に示すように、マルチチップパッケージ３４の実装対象をドータボード３６Ｄとし、このドータボード３６Ｄをマザーボード３６Ｍに差込実装するように構成してもよい。
【００２３】
上記実施形態では、共通バンプ３２を設けたマルチチップパッケージ３４をプリント回路基板３６に実装する例について説明したが、プリント回路基板３６の外部電極パッド３８に予めハンダボール４２を実装しておき、これに図３に示したマルチチップモジュール３０を実装するようにしてもよい。このようにすることで、このハンダボール４２によりマルチチップモジュール３０をセルフアライメント状態で実装位置に配列させることができ、実装作業が簡易化される。
【００２４】
このような実施形態に依れば、２枚の半導体チップ２６を積層一体化したマルチチップモジュール３０もしくはパッケージ３４をプリント回路基板３６に垂直実装することができ、かつ並列に複数配列することができる。もちろん並列構造とする必然性はなく、任意の形態実装を取り得る。したがって簡単な構造で実装密度を上げることができる。
【００２５】
次に、図５〜図６に他の実施形態を示す。この実施形態は３次元的にマルチチップモジュール３０Ｑを結合したもので、これは次のように構成される。図５に示すように、マルチチップモジュール３０Ｑを先の実施形態の場合と同様に形成するが、マルチチップモジュール３０Ｑ同士を水平に平面結合するとともに、上下にも結合した構造のキュービクルマルチチップパッケージ４４を構築してプリント基板３６に実装するようにしたものである。
【００２６】
まず、図７にこのキュービクルマルチチップパッケージ４４に適用する半導体チップ２６Ｑとマルチチップモジュール３０Ｑ製造工程を示す。これは図１（１）〜（４）に示した工程と同様の工程を経て、半導体チップ２６Ｑの外側縁部に開口された切欠２８を形成し、この切欠２８の傾斜面部に電極パッド１４と導通されるメタル層２４を形成するようにし、併せて、半導体チップ２６の他の側縁部に配列されている電極パッド１４Ａ部分にチップを貫通するスルーホール４６を形成するようにしたものである。
【００２７】
すなわち、図３に示した対の半導体チップ同士を接合したマルチチップモジュール３０を形成するために、分割ラインＬ部分を異方性エッチングして逆ピラミッド状の凹部２２を形成し、ここに導電メタル層２４を形成した後、ダイシングや凹部２２を貫通させることなどによりチップ個片に分割するが、この工程は図１（１）〜（４）と同様であり、この工程を図７（１）〜（４）の左部分に示している。特にこの実施形態では、上記工程に併せて、図７（１）〜（４）の右部分に示しているように、チップ個片１２の他方の側縁部に配列されているチップ電極パッド１４Ｔに対し、レーザなどを利用して当該パッド１４Ｔを貫通するスルーホール４６を穿設する（図７（２）右部分）。次いでスルーホール４６の内壁面に絶縁層４８を形成し（図７（３）右部分）、その後に電極パッド１４Ｔと接続され、チップ裏面に至る柱状の導電柱５０を導電樹脂などを埋め込んで形成する（図７（４）右部分）。これにより、電極パッド１４Ｔに対する信号の入出力をチップ裏面で行なわせることができる。
【００２８】
このように形成された半導体チップ２６Ｑでは、一方の側縁部の端面に露出する電極端子と、スルーホール４６に埋め込まれた導電柱５０を通じてチップ裏面に導かれた電極端子が構成されることになる。このような半導体チップ２６Ｑ同士をその能動面が対面するように絶縁接着層５２を介して接合することにより、図５に示された形態の複数のマルチチップモジュール３０Ｑが形成される。このようなマルチチップモジュール３０Ｑは平面接合と垂直接合を行なわせてキュービクル構造とすることができる。すなわち、図６に示すように、接合チップ端面に形成された同一パターンに配列された凹部２２Ｎ同士をハンダボール５６を挟んで対面させ、これをリフローすることにより一対のマルチチップモジュール３０Ｑ，３０Ｑを平面接合して一体化させる。次いで、この平面接合モジュール同士を上下に積層し、同一パターンに設定されているスルーホール４６の導電柱５０同士を導通接合することで、キュービクルマルチチップパッケージ４４が形成される。
【００２９】
このようなキュービクルマルチチップパッケージ４４はプリント配線基板３６の外部電極パッド４０に対し、底面に露出している導電柱５０の端面をハンダバンプ６２などにより導通実装させることで、従来にないキュービクル構造のマルチチップパッケージを搭載した半導体装置とすることができる。
【００３０】
なお、上記構成では、マルチチップモジュール３０Ｑの一方の側端部にのみスルーホール４６を形成しているが、回路設計により、スルーホール４６とチップ接合端面への凹部２２Ｎとを任意に混在させることができ、水平方向への接続と垂直方向への接続とを無限に拡張できる。
【００３１】
上記実施形態によれば、キュービクルマルチチップパッケージ４４が容易に構成することができ、これを無限に拡張することができるので、従来にない高密度実装が可能となる利点がある。
【００３２】
なお、上述した実施形態に係る半導体装置は、実装面積を高密度でベアチップにて実装する面積にまで小さくすることができるので、この半導体装置を実装した回路基板を電子機器に用いれば電気機器自体の小型化が図れる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。そして、この回路基板を備える電子機器として、図８にノート型パーソナルコンピュータ１２００を示している。前記ノート型パーソナルコンピュータ１２００は、高機能化を図った回路基板を備えているため、性能を向上させることができる。
【００３３】
【発明の効果】
以上説明したように、本発明は、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなり、前記接合チップ端面部における凹部に両チップ電極同士の導通をなす共通バンプを形成する構成としたので、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできる効果が得られる。
【図面の簡単な説明】
【図１】実施形態に係るマルチチップパッケージの製造工程の説明図である。
【図２】実施形態に用いられる半導体チップの部分斜視図である。
【図３】実施形態に係るマルチチップパッケージのモジュールの部分斜視図である。
【図４】マルチチップパッケージが実装された半導体装置の形態図である。
【図５】実施形態に係るキュービクルマルチチップパッケージの分解斜視ずである。
【図６】同パッケージの実装断面図である。
【図７】実施形態に係るキュービクルマルチチップパッケージの製造工程の一部を示す工程図である。
【図８】実施形態に係るマルチチップパッケージの電子機器への適用例の説明図である。
【符号の説明】
１０ ウェハ
１２ チップ個片
１４ 電極パッド
１６、１８ エッチング保護膜
２０ 開口部
２２ 凹部
２４ 導電メタル層
２６ 半導体チップ
２８ 切欠
３０ マルチチップモジュール
３２ 共通バンプ
３４ マルチチップパッケージ
３６ プリント回路基板
３８ 半導体装置
４０ 外部電極パッド
４２ ハンダボール
４４ キュービクルマルチチップパッケージ
４６ スルーホール
４８ 絶縁層
５０ 導電柱
５２ 絶縁接着層
５６ ハンダボール
５８ プリント配線基板
６２ ハンダバンプ
【発明の属する技術分野】
本発明はマルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ(Multi Chip Package)とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べたものと、複数の半導体チップを厚み方向に積層したものとがある。半導体チップを平面的に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
この種のパッケージ構造としては、実開昭６２−１５８８４０号、特開平６−３７２５０号の公報に開示されているように、複数の半導体チップを外形寸法の大きさにしたがってピラミッド状に積層し、各半導体チップの端子電極をワイヤボンディングによって接続する構成となっているのが一般的である。
【０００４】
【発明が解決しようとする課題】
ところが、上記従来構造のマルチチップパッケージでは、積層する順位がチップサイズによって規制されてしまい、積層の自由度が少なく、また、チップ間の端子電極の接続にワイヤボンディングを利用して行なうが、ワイヤの寄生抵抗の存在や、端子間距離が一定していないためにワイヤ長さが種々にわたってしまい、ボンディング長さに起因する電気的特性の劣化が生じてしまう問題がある。更に、積層するチップの下位チップは必ず上位チップよりは端子電極の形成領域が露出している必要があり、チップサイズに限定要件があるため、設計自由度が極めて小さいという問題もある。
【０００５】
本発明は、上記従来の問題点に着目し、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできるマルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法を提供することを目的とする。また、第２にはチップサイズに影響を受けずに３次元実装できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るマルチチップパッケージは、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなり、前記接合チップ端面部における凹部に両チップ電極同士の導通をなす共通バンプを備えたことを特徴とする。
【０００７】
また、本発明に係るマルチチップパッケージは、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなるチップモジュールを形成し、このチップモジュール同士を前記凹部に共通バンプにより両チップ電極同士の導通させて平面接合するとともに、前記チップモジュール同士を上下接合しつつチップモジュールに形成したスルーホールを介してチップモジュール電極間の上下導通をなすように構成することもできる。
【０００８】
本発明に係る半導体装置としては、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなり、前記接合チップ端面部における凹部に両チップ電極同士の導通をなす共通バンプを形成してなるマルチチップパッケージを複数有し、当該マルチチップパッケージの共通バンプと同一の配列パターンに配列された複数の外部電極列を有する回路基板を設け、当該回路基板の各外部電極列に対し各マルチチップパッケージを立設状態で導通接合してなることを特徴としている。また、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなるチップモジュールを形成し、このチップモジュール同士を前記チップ端面部における凹部に介在させた共通バンプの導通により平面接合するとともに、前記チップモジュール同士を上下接合しつつチップモジュールに形成したスルーホールを介してチップモジュール電極間の上下導通をなしてキュービクルマルチチップパッケージと、当該キュービクルマルチチップパッケージの前記スルーホールと同一の配列パターンで形成された外部電極を有する回路基板を有し、この回路基板に対し前記スルーホール部分で外部電極と導通させてキュービクルマルチチップパッケージを実装した構成とすることもできる。
【０００９】
本発明に係る電子機器は上記構成のマルチチップパッケージ、あるいは、上記半導体装置を備えて構成されることを特徴とするものである。
【００１０】
本発明に係るマルチチップパッケージの製造方法は、信号入出力用の電極パッドを有し、この電極パッドと導通される導電層をチップ側縁に形成した傾斜面に延在させてなる半導体チップを前記電極パッドの形成面である能動面が互いに接するように貼り合わせ接合し、この接合により端面に形成されたＶ字形凹部に導電金属を溶着して前記凹部内に臨まれている導電層同士の導通をなすこと特徴とする。
【００１１】
より具体的には、ウェハの分割ライン上に異方性エッチングにより個片チップの側縁部にＶ型断面の電極形成用溝を形成し、当該電極形成用溝の斜面部に延設されチップ電極と導通される導電層を形成した後、ウェハをチップ個片に分割し、分割チップの能動面を貼り合わせ接合することにより接合端面部に対の電極形成用溝によりなる凹部を形成し、当該凹部に導電金属を溶着して前記凹部内に臨まれている導電層同士の導通をなすように構成すればよい。
【００１２】
更に、信号入出力用の電極パッドを有するとともにこの電極パッドと導通される導電層をチップ側縁に形成した傾斜面に延在させてなる半導体チップを前記電極パッドの形成面である能動面が互いに接するように貼り合わせ接合し、この接合端面に貼り合わせた半導体チップの共通電極を臨ませた断面Ｖ字形凹部を形成してなるマルチチップモジュールを形成し、予め回路基板に前記共通電極に対応する外部電極列を形成しておき、この外部電極列と前記凹部とを対応させて導通金属を溶着させることによる前記マルチチップモジュールを立設状態で回路基板に実装するように構成することも可能である。この場合において、前記外部電極列にハンダボールを搭載しておき、このハンダボールに前記マルチチップモジュールのＶ字形凹部を嵌合させることによりセルフアライメント状態で溶融結合して実装させればよい。
【００１３】
更に、本発明のマルチチップパッケージの製造方法として、信号入出力用の電極パッドを有するとともにこの電極パッドと導通される導電層をチップ側縁に形成した傾斜面に延在させてなる半導体チップを前記電極パッドの形成面である能動面が互いに接するように貼り合わせ接合し、接合端面に断面Ｖ字形凹部を形成し貼り合わせた半導体チップの共通電極接続を臨ませてなるマルチチップモジュールを準備し、複数のマルチチップモジュールの接合端面同士を突き合わせるとともに前記Ｖ字形凹部に装填したハンダボールによりモージュール間の共通電極の導通をなした平板モジュールユニットを作製し、この平板モジュールユニットを多段に積層するとともに、上下平板モジュールユニット同士の電極パッドを半導体チップに形成したスルーホール内の導電材を介して導通させる構成として、キュービクルマルチチップパッケージを製造する構成も含まれる。
【００１４】
【発明の実施の形態】
以下に、本発明に係るマルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法の具体的実施の形態を図面を参照して詳細に説明する。
【００１５】
図１は実施形態に係るマルチチップパッケージの製造工程を示している。ウェハ１０には予めチップ単位に回路素子が作り込まれており、チップ個片１２に分割するための分割ラインＬが設定されている。この分割ラインＬを挟んでチップ個片１２の縁部にはアルミなどからなる信号入出力端子となる電極パッド１４を配列させている。そこで、このウェハ１０の素子形成面にて、分割ラインＬを挟んで対向している対の電極パッド１４の間に矩形に開口させてなるエッチング保護膜１６を形成する。このとき、同時にウェハ１０の裏面にもエッチング保護膜１８を形成しておく。すなわち、トランジスタ、抵抗素子、配線、電極パッドなどの各種素子が形成されている方位面が（１００）面のウェハ１０に対し、酸化シリコン膜からなるエッチング保護膜１６、１８をＣＶＤ法などにより形成するが、能動面側の分割ラインＬを挟む電極パッド１４同士の間にエッチング開口部２０を形成し、このエッチング開口部２０を通じてエッチングするようにしている（図１（１））。この状態で、異方性ウェットエッチングを行なってエッチング保護膜１６のエッチング開口部２０から露出されているシリコン単結晶基板をエッチング処理する。代表的なエッチング液として、ＴＭＡＨ（テトラメチルアンモニウムハドレート）を用いればよい。この異方性エッチングでは、シリコン単結晶基板が傾斜角度が５４．７度となる方位面（１１１）面のエッチングレートが非常に遅いため、断面がＶ字形の逆ピラミッド状の凹部２２が形成される（図１（２））。この凹部２２の深さはエッチング保護膜１６のエッチング開口部２０の幅によって左右されるため、ウェハ１０の厚みによって任意に調整すればよい。
【００１６】
しかる後、チップ個片１２の各縁部に形成されている電極パッド１４上の絶縁膜（エッチング保護膜１６）を除去して入出力端子となっている電極パッド１４のみを露出させておき、この電極パッド１４と導通される導電メタル層２４を、逆ピラミッド状に形成された前記凹部２２の傾斜面部まで延長形成する。この実施形態では、分割ラインＬを挟んで対となっているチップ個片１２の電極パッド１４，１４を対向させているので、両パッド１４，１４の両者に跨るように一括して導電メタル層２４を形成するようにしている（図１（３））。もちろん、チップ個片１２単位に個別にメタル層２４を形成してもよい。
【００１７】
このような電極パッド１４と導通される導電メタル層２４を凹部２２に形成した後、ウェハ１０を分割ラインＬに沿ってダイシングソーなどの分割手段によりチップ化することにより、個片に分割された半導体チップ２６が形成される（図１（４））。この状態では半導体チップ２６の側端縁に、図２に示されるように、逆ピラミッド状凹部２２を半裁した切欠２８が電極パッド１４に対応して形成され、その傾斜面に導電メタル層２４が延在したものとなる。
【００１８】
なお、凹部２２を形成した後にダイシングを行なうと、シリコンの切断面がむき出しになるため、この切断面に絶縁膜を形成する。ダイシングを省略するためには、凹部２２をウェハ１０の裏面に達するようにして貫通させ、しかる後にＣＶＤ法などにより絶縁膜を形成し、その後に電極パッド１４と導通される導電メタル層２４を形成するようにすればよい。また、前記凹部２２を形成する際に、ウェハ１０の裏面側からも異方性エッチングによりＶ溝を形成するようにすれば、開口部のサイズを小さくすることができる。
【００１９】
このようにして形成された半導体チップ２６を、電極パッド１４の形成面である能動面が互いに接するように、絶縁接着層２７を介して対面接合することにより、図３に示したようなマルチチップモジュール３０を作成する。いま、両半導体チップ２６を記号Ａ，Ｂを付して区別すると（図１（５）、図３参照）、一方の半導体チップ２６Ａと他方の半導体チップ２６Ｂを接合したとき、共通の電極パッド１４Ａ、１４Ｂに対応する切欠２８が対面して新たな凹部２２Ｎを形成するようにしている。例えば、両半導体チップ２６をメモリ素子として構成した場合、電源ライン、データライン、アドレスラインなどの電極端子、あるいはライトイネーブルなどの制御端子を共通にすることができる。したがって、このような共通にすることができる電極パッド１４を各半導体チップ２６における縁辺部分に配列し、各半導体チップ２６Ａ、２６Ｂの共通の電極パッド１４Ａ、１４Ｂの配列パターンが、チップを対面接合したとき、一致するように設定しておく。各パッド１４と導通されているメタル層２４が臨まれている切欠２８同士の接合によって凹部２２Ｎが形成され、ここに両チップ２６Ａ、２６Ｂへの共通信号をメタル層２４Ａ、２４Ｂを通じて供給することにより、対の半導体チップ２６Ａ、２６Ｂを一つのチップのようにして使用することができる。信号にチップセレクト信号を付加することにより、対象の半導体チップ２６Ａ、２６Ｂのいずれかを選択させることができる。
【００２０】
上述したマルチチップモジュール３０の新たな凹部２２Ｎに臨んでいるメタル層２４Ａ、２４Ｂの導通をハンダボールなどの導電金属からなる共通バンプ３２を取り付けることにより一つのマルチチップパッケージ３４となる（図１（５））。したがって、上記共通バンプ３２はマルチチップパッケージ３４の外部端子となる。
【００２１】
このようなマルチチップパッケージ３４をプリント回路基板３６（図１（５）想像線）に実装することによって半導体装置３８が構成されるが、このため、プリント回路基板３６には、マルチチップパッケージ３４の共通バンプ３２と同一の配列パターンにて外部電極パッド４０が形成させている。したがって、マルチチップパッケージ３４をプリント回路基板３６に対して位置合わせすることによって実装し、ハンダボールのリフロー処理を行なわせることによって、簡単に実装することができる。共通バンプ３２はマルチチップパッケージ３４における接合チップ端面に配列しているので、実装形態は、プリント回路基板３６に立設した形態となる。そこで、プリント回路基板３６における外部電極パッド４０を複数列形成しておき、各列にマルチチップパッケージ３４を並列配置することにより、図４（１）に示されるように、複数のマルチチップパッケージ３４を同一の基板３６に実装したマルチスタック構造の半導体装置３８を構築できるのである。
【００２２】
マルチチップパッケージ３４の共通バンプ３２をチップ積層端面の両側に配列させることにより、プリント回路基板３６への実装形態で、各パッケージ３４の上端面にも同様な共通バンプ３２Ｕを配列することができる。このようにすれば２次的なプリント回路基板３６Ｕを配設し（図４（１）想像線参照）、上下のプリント回路基板３６Ｕ、３６で複数のマルチチップパッケージ３４、３４………をサンドイッチした形態の半導体装置を構成することもできる。また、図４（２）に示すように、マルチチップパッケージ３４の実装対象をドータボード３６Ｄとし、このドータボード３６Ｄをマザーボード３６Ｍに差込実装するように構成してもよい。
【００２３】
上記実施形態では、共通バンプ３２を設けたマルチチップパッケージ３４をプリント回路基板３６に実装する例について説明したが、プリント回路基板３６の外部電極パッド３８に予めハンダボール４２を実装しておき、これに図３に示したマルチチップモジュール３０を実装するようにしてもよい。このようにすることで、このハンダボール４２によりマルチチップモジュール３０をセルフアライメント状態で実装位置に配列させることができ、実装作業が簡易化される。
【００２４】
このような実施形態に依れば、２枚の半導体チップ２６を積層一体化したマルチチップモジュール３０もしくはパッケージ３４をプリント回路基板３６に垂直実装することができ、かつ並列に複数配列することができる。もちろん並列構造とする必然性はなく、任意の形態実装を取り得る。したがって簡単な構造で実装密度を上げることができる。
【００２５】
次に、図５〜図６に他の実施形態を示す。この実施形態は３次元的にマルチチップモジュール３０Ｑを結合したもので、これは次のように構成される。図５に示すように、マルチチップモジュール３０Ｑを先の実施形態の場合と同様に形成するが、マルチチップモジュール３０Ｑ同士を水平に平面結合するとともに、上下にも結合した構造のキュービクルマルチチップパッケージ４４を構築してプリント基板３６に実装するようにしたものである。
【００２６】
まず、図７にこのキュービクルマルチチップパッケージ４４に適用する半導体チップ２６Ｑとマルチチップモジュール３０Ｑ製造工程を示す。これは図１（１）〜（４）に示した工程と同様の工程を経て、半導体チップ２６Ｑの外側縁部に開口された切欠２８を形成し、この切欠２８の傾斜面部に電極パッド１４と導通されるメタル層２４を形成するようにし、併せて、半導体チップ２６の他の側縁部に配列されている電極パッド１４Ａ部分にチップを貫通するスルーホール４６を形成するようにしたものである。
【００２７】
すなわち、図３に示した対の半導体チップ同士を接合したマルチチップモジュール３０を形成するために、分割ラインＬ部分を異方性エッチングして逆ピラミッド状の凹部２２を形成し、ここに導電メタル層２４を形成した後、ダイシングや凹部２２を貫通させることなどによりチップ個片に分割するが、この工程は図１（１）〜（４）と同様であり、この工程を図７（１）〜（４）の左部分に示している。特にこの実施形態では、上記工程に併せて、図７（１）〜（４）の右部分に示しているように、チップ個片１２の他方の側縁部に配列されているチップ電極パッド１４Ｔに対し、レーザなどを利用して当該パッド１４Ｔを貫通するスルーホール４６を穿設する（図７（２）右部分）。次いでスルーホール４６の内壁面に絶縁層４８を形成し（図７（３）右部分）、その後に電極パッド１４Ｔと接続され、チップ裏面に至る柱状の導電柱５０を導電樹脂などを埋め込んで形成する（図７（４）右部分）。これにより、電極パッド１４Ｔに対する信号の入出力をチップ裏面で行なわせることができる。
【００２８】
このように形成された半導体チップ２６Ｑでは、一方の側縁部の端面に露出する電極端子と、スルーホール４６に埋め込まれた導電柱５０を通じてチップ裏面に導かれた電極端子が構成されることになる。このような半導体チップ２６Ｑ同士をその能動面が対面するように絶縁接着層５２を介して接合することにより、図５に示された形態の複数のマルチチップモジュール３０Ｑが形成される。このようなマルチチップモジュール３０Ｑは平面接合と垂直接合を行なわせてキュービクル構造とすることができる。すなわち、図６に示すように、接合チップ端面に形成された同一パターンに配列された凹部２２Ｎ同士をハンダボール５６を挟んで対面させ、これをリフローすることにより一対のマルチチップモジュール３０Ｑ，３０Ｑを平面接合して一体化させる。次いで、この平面接合モジュール同士を上下に積層し、同一パターンに設定されているスルーホール４６の導電柱５０同士を導通接合することで、キュービクルマルチチップパッケージ４４が形成される。
【００２９】
このようなキュービクルマルチチップパッケージ４４はプリント配線基板３６の外部電極パッド４０に対し、底面に露出している導電柱５０の端面をハンダバンプ６２などにより導通実装させることで、従来にないキュービクル構造のマルチチップパッケージを搭載した半導体装置とすることができる。
【００３０】
なお、上記構成では、マルチチップモジュール３０Ｑの一方の側端部にのみスルーホール４６を形成しているが、回路設計により、スルーホール４６とチップ接合端面への凹部２２Ｎとを任意に混在させることができ、水平方向への接続と垂直方向への接続とを無限に拡張できる。
【００３１】
上記実施形態によれば、キュービクルマルチチップパッケージ４４が容易に構成することができ、これを無限に拡張することができるので、従来にない高密度実装が可能となる利点がある。
【００３２】
なお、上述した実施形態に係る半導体装置は、実装面積を高密度でベアチップにて実装する面積にまで小さくすることができるので、この半導体装置を実装した回路基板を電子機器に用いれば電気機器自体の小型化が図れる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。そして、この回路基板を備える電子機器として、図８にノート型パーソナルコンピュータ１２００を示している。前記ノート型パーソナルコンピュータ１２００は、高機能化を図った回路基板を備えているため、性能を向上させることができる。
【００３３】
【発明の効果】
以上説明したように、本発明は、同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなり、前記接合チップ端面部における凹部に両チップ電極同士の導通をなす共通バンプを形成する構成としたので、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできる効果が得られる。
【図面の簡単な説明】
【図１】実施形態に係るマルチチップパッケージの製造工程の説明図である。
【図２】実施形態に用いられる半導体チップの部分斜視図である。
【図３】実施形態に係るマルチチップパッケージのモジュールの部分斜視図である。
【図４】マルチチップパッケージが実装された半導体装置の形態図である。
【図５】実施形態に係るキュービクルマルチチップパッケージの分解斜視ずである。
【図６】同パッケージの実装断面図である。
【図７】実施形態に係るキュービクルマルチチップパッケージの製造工程の一部を示す工程図である。
【図８】実施形態に係るマルチチップパッケージの電子機器への適用例の説明図である。
【符号の説明】
１０ ウェハ
１２ チップ個片
１４ 電極パッド
１６、１８ エッチング保護膜
２０ 開口部
２２ 凹部
２４ 導電メタル層
２６ 半導体チップ
２８ 切欠
３０ マルチチップモジュール
３２ 共通バンプ
３４ マルチチップパッケージ
３６ プリント回路基板
３８ 半導体装置
４０ 外部電極パッド
４２ ハンダボール
４４ キュービクルマルチチップパッケージ
４６ スルーホール
４８ 絶縁層
５０ 導電柱
５２ 絶縁接着層
５６ ハンダボール
５８ プリント配線基板
６２ ハンダバンプ
Claims (8)
- 同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなり、前記接合チップ端面部における凹部に両チップ電極同士の導通をなす共通バンプを備えたことを特徴とするマルチチップパッケージ。
- 同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなるチップモジュールを形成し、このチップモジュール同士を前記凹部に共通バンプにより両チップ電極同士の導通させて平面接合するとともに、前記チップモジュール同士を上下接合しつつチップモジュールに形成したスルーホールを介してチップモジュール電極間の上下導通をなしたことを特徴とするキュービクルマルチチップパッケージ。
- 同一の配列パターンに配列された共通の電極を有する半導体チップを対面接合し、接合チップ端面部には各々の共通電極部位に形成された凹部を有し、当該凹部壁面に各チップ電極と導通される導電層を延設してなるチップモジュールを形成し、このチップモジュール同士を前記チップ端面部における凹部に介在させた共通バンプの導通により平面接合するとともに、前記チップモジュール同士を上下接合しつつチップモジュールに形成したスルーホールを介してチップモジュール電極間の上下導通をなしてキュービクルマルチチップパッケージと、当該キュービクルマルチチップパッケージの前記スルーホールと同一の配列パターンで形成された外部電極を有する回路基板を有し、この回路基板に対し前記スルーホール部分で外部電極と導通させてキュービクルマルチチップパッケージを実装してなる半導体装置。
- 信号入出力用の電極パッドを有し、この電極パッドと導通される導電層をチップ側縁に形成した傾斜面に延在させてなる半導体チップを前記電極パッドの形成面である能動面が互いに接するように貼り合わせ接合し、この接合により端面に形成されたＶ字形凹部に導電金属を溶着して前記凹部内に臨まれている導電層同士の導通をなすこと特徴とするマルチチップパッケージの製造方法。
- ウェハの分割ライン上に異方性エッチングにより個片チップの側縁部にＶ型断面の電極形成用溝を形成し、当該電極形成用溝の斜面部に延設されチップ電極と導通される導電層を形成した後、ウェハをチップ個片に分割し、分割チップの能動面を貼り合わせ接合することにより接合端面部に対の電極形成用溝によりなる凹部を形成し、当該凹部に導電金属を溶着して前記凹部内に臨まれている導電層同士の導通をなすことを特徴とするマルチチップパッケージの製造方法。
- 信号入出力用の電極パッドを有するとともにこの電極パッドと導通される導電層をチップ側縁に形成した傾斜面に延在させてなる半導体チップを前記電極パッドの形成面である能動面が互いに接するように貼り合わせ接合し、この接合端面に貼り合わせた半導体チップの共通電極を臨ませた断面Ｖ字形凹部を形成してなるマルチチップモジュールを形成し、予め回路基板に前記共通電極に対応する外部電極列を形成しておき、この外部電極列と前記凹部とを対応させて導通金属を溶着させることによる前記マルチチップモジュールを立設状態で回路基板に実装してなることを特徴とする半導体装置の製造方法。
- 前記外部電極列にハンダボールを搭載しておき、このハンダボールに前記マルチチップモジュールのＶ字形凹部を嵌合させることによりセルフアライメント状態で溶融結合して実装させることを特徴とする請求項６に記載の半導体装置の製造方法。
- 信号入出力用の電極パッドを有するとともにこの電極パッドと導通される導電層をチップ側縁に形成した傾斜面に延在させてなる半導体チップを前記電極パッドの形成面である能動面が互いに接するように貼り合わせ接合し、接合端面に断面Ｖ字形凹部を形成し貼り合わせた半導体チップの共通電極接続を臨ませてなるマルチチップモジュールを準備し、複数のマルチチップモジュールの接合端面同士を突き合わせるとともに前記Ｖ字形凹部に装填したハンダボールによりモージュール間の共通電極の導通をなした平板モジュールユニットを作製し、この平板モジュールユニットを多段に積層するとともに、上下平板モジュールユニット同士の電極パッドを半導体チップに形成したスルーホール内の導電材を介して導通させることを特徴とするキュービクルマルチチップパッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35649199A JP3804376B2 (ja) | 1999-12-15 | 1999-12-15 | マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35649199A JP3804376B2 (ja) | 1999-12-15 | 1999-12-15 | マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001177041A JP2001177041A (ja) | 2001-06-29 |
| JP3804376B2 true JP3804376B2 (ja) | 2006-08-02 |
Family
ID=18449289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35649199A Expired - Fee Related JP3804376B2 (ja) | 1999-12-15 | 1999-12-15 | マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3804376B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5331427B2 (ja) * | 2008-09-29 | 2013-10-30 | 株式会社日立製作所 | 半導体装置 |
-
1999
- 1999-12-15 JP JP35649199A patent/JP3804376B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001177041A (ja) | 2001-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6033843B2 (ja) | ２つ以上のダイのためのマルチダイフェイスダウン積層 | |
| TWI479630B (zh) | 具中心接觸件之增強堆疊微電子總成以及其之系統、模組及配置 | |
| KR101925427B1 (ko) | 적층가능 마이크로전자 패키지 구조 | |
| US9437579B2 (en) | Multiple die face-down stacking for two or more die | |
| KR101479440B1 (ko) | 적층형 마이크로전자 패키지 | |
| JP2002076057A5 (ja) | ||
| JPH05211281A (ja) | 段状電子装置パッケージ | |
| KR20160012589A (ko) | 인터포저 기판을 갖는 반도체 패키지 적층 구조체 | |
| EP0304263A2 (en) | Semiconductor chip assembly | |
| TW200423269A (en) | Semiconductor device | |
| JP5394603B2 (ja) | 非対称に配置されたダイとモールド体とを具備するスタックされたパッケージを備えるマルチパッケージモジュール。 | |
| US11183484B2 (en) | Semiconductor module, DIMM module, manufacturing method of semiconductor module, and manufacturing method of DIMM module | |
| JP2010130004A (ja) | 集積回路基板及びマルチチップ集積回路素子パッケージ | |
| JP2015523740A (ja) | 再構成されたウェハレベル超小型電子パッケージ | |
| JP7210051B2 (ja) | 半導体モジュール、半導体部材、及びその製造方法 | |
| JP3769997B2 (ja) | マルチチップパッケージの製造方法 | |
| JP4047819B2 (ja) | Ｂｇａハンダ・ボールによる相互接続部およびその作製方法 | |
| JP2001156250A (ja) | 半導体チップ、マルチチップパッケージ，および半導体装置と、並びに、それを用いた電子機器 | |
| KR20180138218A (ko) | 하나 이상의 창을 포함하는 패키지 온 패키지 반도체 디바이스 조립체 및 관련 방법 및 패키지 | |
| JP3804376B2 (ja) | マルチチップパッケージ、半導体装置、および電子機器、並びにそれらの製造方法 | |
| CN113906561A (zh) | 半导体模块及其制造方法 | |
| JP2682198B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4183070B2 (ja) | マルチチップモジュール | |
| JP2001085600A (ja) | 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器 | |
| JP2001177049A (ja) | 半導体装置及びｉｃカード |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040917 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20060110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060309 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060418 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060501 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110519 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130519 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140519 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |