JP7210051B2 - 半導体モジュール、半導体部材、及びその製造方法 - Google Patents
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Description
各実施形態に係る半導体モジュール1は、例えば、演算装置(以下、論理チップという)と、単層又は積層型RAMを含むRAMモジュールであるRAM部とを支持基板10上に配置したSIP(system in a package)である。半導体モジュール1は、他の支持基板(マザーボード等、図示せず)上に配置され、はんだボール(電源ボール等)を用いて電気的に接続される。半導体モジュール1は、他の支持基板から電力を得るとともに、他の支持基板との間でデータ送受信が可能である。なお、以下の各実施形態において、MPU20を論理チップの一例として説明する。また、以下の各実施形態において、半導体モジュール1の厚さ方向(高さ方向)は、厚さ方向Cとして説明される。また、半導体モジュール1の厚さ方向Cに沿って、支持基板10の配置される側は、下方として説明される。半導体モジュール1の厚さ方向Cに沿って、論理チップの配置される側は、上方として説明される。
次に、第1実施形態に係る半導体モジュール1及びその製造方法について、図1から図9を参照して説明する。
第1実施形態に係る半導体モジュール1は、図1から図3に示すように、ヒートスプレッダ30、MPU20と、電源部40と、RAM部50と、支持基板10と、放熱ボール60と、を備える。本実施形態において、半導体モジュール1は、1つの支持基板10上に配置される、1つのMPU20と、4つのRAM部50と、4つの電源部40と、を有する。
まず、支持基板10は、電力供給回路12を介して、MPU20に電力を供給する。具体的には、支持基板10は、電力供給回路12から論理チップ用電源端子21に電力を供給する。また、支持基板10は、電力供給回路12からMPU20にグラウンド(アース電位)を供給する。支持基板10は、電力供給回路12を介して、電源部40に電力を供給する。具体的には、支持基板10は、電力供給回路12から電源部用電源端子41に電力を供給する。また、支持基板10は、電力供給回路12から電源部40にグラウンド(アース電位)を供給する。電源部40は、電源部用電源端子41を介して、RAM部50に電力及びグラウンドを供給する。これにより、MPU20及びRAM部50が電気的に駆動する。
まず、図4に示すように、厚さ方向Cの下方に向けて凹む収容部201を有するダイボンディング治具200が用意される。ダイボンディング治具200の収容部201は、MPU20の厚さと同じ又は略同じ深さで形成される。MPU20は、露出面を上方に向けた状態で収容部201に収容される。
次に、本発明の第2実施形態に係る半導体モジュール1、半導体部材100、及びその製造方法について、図10から図17を参照して説明する。第2実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第2実施形態に係る半導体モジュール1は、ヒートスプレッダ30が、図10から図12に示すように、厚さ方向Cにおいて電源部40に隣接する点において、第1実施形態と異なる。また、第2実施形態に係る半導体モジュール1は、電源部40が、電源回路(図示せず)、キャパシタ(図示せず)、インダクタ(図示せず)等を内蔵した電源ダイである点で、第1実施形態と異なる。また、第2実施形態に係る半導体モジュール1は、半導体モジュール1の半製品である半導体部材100を有する点で第1実施形態と異なる。
まず、図14に示すように、ヒートスプレッダ30の一面上に、MPU20及び電源部40が隣接して配置される。MPU20及び電源部40は、露出面を上方に向けた状態で、ヒートスプレッダ30の一面上に配置される。また、MPU20及び電源部40は、グリス(熱伝導材料)を介して、ヒートスプレッダ30の一面上に配置される。
次に、本発明の第3実施形態に係る半導体モジュール1及びその製造方法について、図18及び図19を参照して説明する。第3実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第3実施形態に係る半導体モジュール1は、図18及び図19に示すように、支持基板10が、一主面のうちRAM部50に重なる位置に、厚さ方向Cに凹む凹部13を有する点で、第2実施形態と異なる。
次に、本発明の第4実施形態に係る半導体モジュール1及びその製造方法について、図20から図22を参照して説明する。
第4実施形態に係る半導体モジュール1は、図20から図22に示すようにMPU20及び電源部40の露出面の面内方向において、電源部40からMPU20に向かう方向において、電源部40の露出面の外端縁がRAM部50の対向面の外端縁と位置合わせされて配置される点で第2及び第3実施形態と異なる。また、第4実施形態に係る半導体モジュール1は、支持基板10が、RAM部50に重なる位置を切欠かれている点で、第2及び第3実施形態と異なる。そして、第4実施形態に係る半導体モジュール1は、放熱板90をさらに備える点で、第2及び第3実施形態と異なる。本実施形態において、電源部40は、MPU20に対向する側面に沿う方向で、RAM部50に重ならない部分を有する。電源部40は、RAM部50に重ならない部分で支持基板10に電気的に接続される。また図3で説明したように接続部分とRAM部50は図示しないアンダーフィルで封止される。
10 支持基板
11 放熱ビア
12 電力供給回路
13 凹部
20 MPU
21 論理チップ用電源端子
22 論理チップ用信号端子
30 ヒートスプレッダ
40 電源部
41 電源部用電源端子
42 バイパスコンデンサ
50 RAM部
60 放熱ボール
70 はんだボール
71 はんだバンプ
80 Cuピラー
81 Cuコアボール
82 電源ボール
90 放熱板
100 半導体部材
C 厚さ方向
Claims (6)
- 半導体モジュールであって、
ヒートスプレッダと、
前記ヒートスプレッダの一面に隣接して配置される論理チップであって、前記ヒートスプレッダに隣接する面とは逆の露出面に複数の論理チップ用電源端子及び複数の論理チップ用信号端子を有する論理チップと、
前記論理チップの露出面の面内方向において前記論理チップに並設され、前記論理チップの露出面と同方向を向く露出面に複数の電源部用電源端子を有する電源部と、
前記論理チップの露出面と前記電源部の露出面とに対向配置される対向面を有し、複数の前記論理チップ用信号端子の一部と複数の前記電源部用電源端子の一部とに跨って配置されるRAMモジュールであるRAM部と、
前記論理チップ及び前記電源部に電力を供給可能な電力供給回路を有し、前記論理チップ又は前記電源部の露出面に対向配置される支持基板と、
前記RAM部の放熱面に隣接配置される放熱板と、
を備え、
前記放熱板は、前記RAM部の前記放熱面に沿う一片と、前記一片から前記半導体モジュールの厚さ方向に立ち上がるように延在する他片とによりL字状に形成されており、
前記放熱板の前記他片における前記一片側と反対側の端部は、前記ヒートスプレッダの側面に熱伝導材を介して接続されている、
半導体モジュール。 - 半導体モジュールであって、
ヒートスプレッダと、
前記ヒートスプレッダの一面に隣接して配置される論理チップであって、前記ヒートスプレッダに隣接する面とは逆の露出面に複数の論理チップ用電源端子及び複数の論理チップ用信号端子を有する論理チップと、
前記論理チップの露出面の面内方向において前記論理チップに並設され、前記論理チップの露出面と同方向を向く露出面に複数の電源部用電源端子を有する電源部と、
前記論理チップの露出面と前記電源部の露出面とに対向配置される対向面を有し、複数の前記論理チップ用信号端子の一部と複数の前記電源部用電源端子の一部とに跨って配置されるRAMモジュールであるRAM部と、
前記論理チップ及び前記電源部に電力を供給可能な電力供給回路を有し、前記RAM部の対向面とは逆の放熱面に一主面を隣接配置される支持基板と、
を備え、
前記支持基板は、前記論理チップ用電源端子の少なくとも一部と、前記電源部用電源端子の他部とに電気的に前記電力供給回路を用いて接続されるととともに、前記RAM部と重なる位置において、前記RAM部の放熱面に接触して厚さ方向に貫通する放熱ビアを有し、
前記RAM部は、複数の前記電源部用電源端子の一部を介して前記電源部から電力を受け、複数の前記論理チップ用電源端子の一部を介して前記論理チップにインタフェース用電力を供給し、
前記電源部は、露出面と反対側の面に、複数の前記電源部用電源端子の一部に接続されたバイパスコンデンサを有し、
前記RAM部は、前記バイパスコンデンサに接続された前記電源部用電源端子の一部を介して、前記電源部から電力を受ける、
半導体モジュール。 - 前記電源部は、前記ヒートスプレッダにおける前記論理チップの配置面と同じ面に配置される請求項2に記載の半導体モジュール。
- 前記支持基板は、前記一主面のうち前記RAM部に重なる位置に、厚さ方向に凹む凹部を有する請求項2又は3に記載の半導体モジュール。
- 半導体モジュールの製造部品として用いられる半導体部材であって、
ヒートスプレッダと、
前記ヒートスプレッダの一面に隣接して配置される論理チップであって、前記ヒートスプレッダに隣接する面とは逆の露出面に複数の論理チップ用電源端子及び複数の論理チップ用信号端子を有する論理チップと、
前記ヒートスプレッダにおける前記論理チップの配置面と同じ面に配置される電源部であって、前記ヒートスプレッダに隣接する面とは逆の露出面に複数の電源部用電源端子を有する電源部と、
前記論理チップの露出面と前記電源部の露出面とに対向配置される対向面を有し、複数の前記論理チップ用信号端子の一部と複数の前記電源部用電源端子の一部とに跨って配置されるRAMモジュールであるRAM部と、
前記RAM部の放熱面に隣接配置される放熱板と、
を備え、
前記放熱板は、前記RAM部の前記放熱面に沿う一片と、前記一片から前記半導体モジュールの厚さ方向に立ち上がるように延在する他片とによりL字状に形成されており、
前記放熱板の前記他片における前記一片側と反対側の端部は、前記ヒートスプレッダの側面に熱伝導材を介して接続されており、
複数の前記論理チップ用電源端子の少なくとも一部と、複数の前記電源部用電源端子の他部とは、他のモジュールに接続可能に露出する半導体部材。 - 前記放熱ビアの一端に接続されるとともに、前記支持基板の前記RAM部と対向する面とは逆の面側に配置される放熱ボールをさらに備える請求項2から4のいずれか一項に記載の半導体モジュール。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001156248A (ja) | 1999-11-30 | 2001-06-08 | Seiko Epson Corp | 半導体装置 |
US20150255411A1 (en) | 2014-03-05 | 2015-09-10 | Omkar G. Karhade | Die-to-die bonding and associated package configurations |
JP2015530757A (ja) | 2012-09-27 | 2015-10-15 | インテル・コーポレーション | パッケージ基板にダイを含むスタックダイパッケージ |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6369444B1 (en) * | 1998-05-19 | 2002-04-09 | Agere Systems Guardian Corp. | Packaging silicon on silicon multichip modules |
US6265771B1 (en) * | 1999-01-27 | 2001-07-24 | International Business Machines Corporation | Dual chip with heat sink |
JP2003324183A (ja) * | 2002-05-07 | 2003-11-14 | Mitsubishi Electric Corp | 半導体装置 |
US7235880B2 (en) * | 2004-09-01 | 2007-06-26 | Intel Corporation | IC package with power and signal lines on opposing sides |
US7592202B2 (en) * | 2006-03-31 | 2009-09-22 | Intel Corporation | Embedding device in substrate cavity |
JP6221392B2 (ja) * | 2013-06-19 | 2017-11-01 | 富士通株式会社 | パッケージ実装構造 |
KR20150058940A (ko) * | 2013-11-21 | 2015-05-29 | 삼성전자주식회사 | 히트 스프레더를 갖는 반도체 패키지 |
JP6277851B2 (ja) | 2014-05-08 | 2018-02-14 | 富士通株式会社 | 光モジュール |
WO2016046987A1 (ja) * | 2014-09-26 | 2016-03-31 | ルネサスエレクトロニクス株式会社 | 電子装置および半導体装置 |
KR102254104B1 (ko) * | 2014-09-29 | 2021-05-20 | 삼성전자주식회사 | 반도체 패키지 |
US10032722B2 (en) * | 2016-05-31 | 2018-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package structure having am antenna pattern and manufacturing method thereof |
JP2018026484A (ja) * | 2016-08-12 | 2018-02-15 | 富士通株式会社 | パッケージ方法及びパッケージ構造 |
US10109616B2 (en) | 2016-12-22 | 2018-10-23 | Intel Corporation | High bandwidth, low profile multi-die package |
KR102679465B1 (ko) * | 2016-12-29 | 2024-06-27 | 인텔 코포레이션 | 시스템 인 패키지 장치를 위해 구리 필러와 연결된 베어 다이 스마트 브리지 |
US11348909B2 (en) * | 2018-09-28 | 2022-05-31 | Intel Corporation | Multi-die packages with efficient memory storage |
-
2019
- 2019-01-30 WO PCT/JP2019/003243 patent/WO2020157877A1/ja active Application Filing
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001156248A (ja) | 1999-11-30 | 2001-06-08 | Seiko Epson Corp | 半導体装置 |
JP2015530757A (ja) | 2012-09-27 | 2015-10-15 | インテル・コーポレーション | パッケージ基板にダイを含むスタックダイパッケージ |
US20150255411A1 (en) | 2014-03-05 | 2015-09-10 | Omkar G. Karhade | Die-to-die bonding and associated package configurations |
Also Published As
Publication number | Publication date |
---|---|
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