JP2018026484A - パッケージ方法及びパッケージ構造 - Google Patents

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Abstract

【課題】インターポーザに対し、信頼性の高い電子部品の実装をすることを課題とする。【解決手段】パッケージ方法は、板状の支持体上にインターポーザを形成する工程と、第1の粘着層を介して前記インターポーザと基板とを接合する工程と、前記支持体を除去する工程と、前記インターポーザ内に形成されている再配線に設けられているランドを露出させると共に、前記基板に設けられている基板上パッドに到達するビアホールを形成する工程と、前記ビアホールにビア配線を形成する工程と、前記インターポーザに電子部品を実装する工程と、を備える。【選択図】図3

Description

本発明は、パッケージ方法及びパッケージ構造に関する。
昨今、基板上に層状に設けられた配線や電子部品を電気的に接続する多層配線層や、配線基板、電子部品搭載装置等が、種々提案されている(例えば、特許文献1、2、3参照)。
特開2000−77848号公報 特開2006−186238号公報 特開平6−69372号公報
ところで、基板にチップ等の電子部品を実装する場合に、基板と電子部品との間に、インターポーザ(IP)が層状に介装されることがある。インターポーザは、内部に再配線が設けられており、この再配線を介して電子部品と基板とを電気的に接続する。従来、インターポーザには、シリコン(Si)が用いられることが多かったが、コストの観点から、有機樹脂を用いた有機基板を用いることも多くなってきている。また、電子部品を搭載する電子機器の小型化、薄型化に伴い、インターポーザ自身も薄型化が進められている。例えば、有機樹脂内に再配線のみが設けられ、有機樹脂内にインターポーザを補強するフィラーやコア材を含まないフィルム型インターポーザも登場している。インターポーザの薄型化が進行すると、電子部品と基板との間隔が狭まるため、信号や電気の伝送距離の短縮化ともなり、都合がよい。フィルム型インターポーザは、その厚さを50μm以下とすることもできる。
しかしながら、フィラーやコア材を含むことなく、薄型化されたインターポーザは、撓みが生じやすい。インターポーザが撓み、電子部品の実装面が波打ち、その実装面に凹凸が生じると、信頼性の高い電子部品の実装が困難となる。
特許文献1乃至3は、いずれも、このような薄型化されたインターポーザの不都合を解消するものとはなっていない。
1つの側面では、本明細書開示のパッケージ方法及びパッケージ構造は、インターポーザに対し、信頼性の高い電子部品の実装をすることを課題とする。
本明細書開示のパッケージ方法は、板状の支持体上にインターポーザを形成する工程と、第1の粘着層を介して前記インターポーザと基板とを接合する工程と、前記支持体を除去する工程と、前記インターポーザ内に形成されている再配線に設けられているランドを露出させると共に、前記基板に設けられている基板上パッドに到達するビアホールを形成する工程と、前記ビアホールにビア配線を形成する工程と、前記インターポーザに電子部品を実装する工程と、を備える。
本明細書開示のパッケージ構造は、基板と、有機樹脂内に再配線を有し、粘着層を介して前記基板と接合されているインターポーザと、前記インターポーザ上に実装されている電子部品と、前記電子部品の実装領域の外側に形成され、前記インターポーザを貫通して前記基板に設けられている基板上パッドに到達しているビアホールと、前記ビアホール内に形成され、前記再配線に設けられているランドと前記基板上パッドとを電気的に接続しているビア配線と、を備える。
本明細書開示のパッケージ方法及びパッケージ構造によれば、インターポーザに対し、信頼性の高い電子部品の実装をすることができる。
図1(A)は実施形態のパッケージ構造の図1(B)におけるA−A線断面図であり、図1(B)は実施形態のパッケージ構造の平面図である。 図2(A)〜(E)は実施形態のパッケージ方法の工程図である。 図3(A)〜(D)は実施形態のパッケージ方法の工程図である。 図4(A)〜(D)は実施形態のパッケージ方法の工程図である。 図5(A−1)は第1の粘着層の異方エッチング性を、インターポーザの異方エッチング性よりも強く設定した場合のビアホールの形状を示す説明図であり、図5(A−2)は第1の粘着層の異方エッチング性を、インターポーザの異方エッチング性よりも強く設定した場合のビア配線の形状を示す説明図であり、図5(B−1)はインターポーザの異方エッチング性を、第1の粘着層の異方エッチング性と同等に設定した場合のビアホールの形状を示す説明図であり、図5(B−2)はインターポーザの異方エッチング性を、第1の粘着層の異方エッチング性と同等に設定した場合のビア配線の形状を示す説明図である。 図6(A)は異方エッチング性の説明図であり、図6(B)は材料による異方エッチング性の違いの一例を示すグラフである。 図7(A)、(B)はビア配線の形態の一例を示す説明図である。 図8(A)、(B)はビア配線の形態の他の例を示す説明図である。 図9(A)は比較例のパッケージ構造を模式的に示す説明図であり、図9(B)は比較例のパッケージ構造が撓む様子を模式的に示す説明図である。
以下、本発明の実施形態について、添付図面を参照しつつ説明する。ただし、図面中、各部の寸法、比率等は、実際のものと完全に一致するようには図示されていない場合がある。また、図面によっては、説明の都合上、実際には存在する構成要素が省略されていたり、寸法が実際よりも誇張されて描かれていたりする場合がある。
(実施形態)
まず、図1(A)、(B)を参照しつつ、実施形態のパッケージ構造1について説明し、その後、図2(A)乃至図8(B)を参照しつつ、パッケージ構造1の製造方法、すなわち、パッケージ方法の一例につき、説明する。図1(A)は実施形態のパッケージ構造の図1(B)におけるA−A線断面図であり、図1(B)は実施形態のパッケージ構造の平面図である。図2(A)〜図4(D)は実施形態のパッケージ方法の工程図である。図5(A−1)は第1の粘着層の異方エッチング性を、インターポーザの異方エッチング性よりも強く設定した場合のビアホールの形状を示す説明図であり、図5(A−2)は第1の粘着層の異方エッチング性を、インターポーザの異方エッチング性よりも強く設定した場合のビア配線の形状を示す説明図である。図5(B−1)はインターポーザの異方エッチング性を、第1の粘着層の異方エッチング性と同等に設定した場合のビアホールの形状を示す説明図であり、図5(B−2)はインターポーザの異方エッチング性を、第1の粘着層の異方エッチング性と同等に設定した場合のビア配線の形状を示す説明図である。図6(A)は異方エッチング性の説明図であり、図6(B)は材料による異方エッチング性の違いの一例を示すグラフである。図7(A)、(B)はビア配線の形態の一例を示す説明図である。図8(A)、(B)はビア配線の形態の他の例を示す説明図である。なお、図9(A)は比較例のパッケージ構造を模式的に示す説明図であり、図9(B)は比較例のパッケージ構造が撓む様子を模式的に示す説明図である。
図1(A)、(B)を参照すると、パッケージ構造1は、基板2と、第1の粘着層3を介して基板2と接合されているインターポーザ4とを備える。インターポーザ4は、有機樹脂内に再配線5〜7を有している。第1の粘着層3の材料と、インターポーザ4を形成する有機樹脂については、後に詳述する。インターポーザ4には、電子部品の実装領域に相当するチップ実装領域Xが設けられており、そのチップ実装領域Xに電子部品の一例であるチップ8が実装されている。本実施形態では、2個のチップ8が実装されており、両者は再配線7を通じて電気的に接続されている。
パッケージ構造1は、チップ実装領域Xの外側に形成され、インターポーザ4を貫通して基板2に設けられている基板上パッド2aに到達しているビアホール15a、15bを備える。ビアホール15a、15b内には、それぞれ再配線5、6に設けられているランド5a、6aが露出している。ビアホール15a、15b内には、ビア配線11が設けられている。ビア配線11は、再配線5、6に設けられているランド5a、6aと基板上パッド2aとを電気的に接続している。基板上パッドは、銅(Cu)により形成されている。
図1(A)において、インターポーザ4内に形成されている再配線5〜7は、それぞれ、その一端部に設けられているランドを示すために添字aが付され、他端部に設けられているランドを示すために添字bが付されている。再配線5、6において、ランド5a、6aは、それぞれ、ビア配線11と電気的に接続されている。一方、ランド5b、6bには、それぞれ、インターポーザ4の厚み方向に延びる配線5b1、6b1の一端が接続されている。配線5b1、6b1の他端は、インターポーザ4の表面に露出している。インターポーザ4の表面に露出した配線5b1、6b1の他端は、マイクロバンプ9を介してチップ8と電気的に接続されている。これにより、配線5b1、6b1は、再配線5、6の一部となっている。再配線7において、ランド7a、7bには、それぞれ、インターポーザ4の厚み方向に延びる配線7a1、7b1の一端が接続されている。配線7a1、7b1の他端は、インターポーザ4の表面に露出している。インターポーザ4の表面に露出した配線7a1、7b1の他端は、マイクロバンプ9を介してチップ8と電気的に接続されている。これにより、配線7a1、7b1は再配線7の一部となっている。このようにして2個のチップ8は、再配線7を介して電気的に接続されている。マイクロバンプ9の周囲には、アンダーフィル10が設けられている。
図1(A)を参照すると、インターポーザ4は、有機樹脂内に再配線5〜7のみが設けられ、有機樹脂内にインターポーザを補強するフィラーやコア材を含まないフィルム型であり、その厚みはtである。フィラーやコア材を含まないことで、本実施形態における厚みtは、50μm以下に設定することができている。インターポーザ4の厚みを50μmとすることで、信号や電気の伝送距離の短縮化し、良好な通電環境を得ることができる。また、フィラーやコア材を含まないため、フィラーやコア材を避ける必要がなく、後に説明するビアホール15a、15bを設ける位置の自由度が向上する。
本実施形態のインターポーザ4における有機樹脂は、ポリイミド系材料である。一方、第1の粘着層3の材料はオレフィン系材料である。これらの材料の選定は、インターポーザ4の異方エッチング性と第1の粘着層3の異方エッチング性との関係で選定されている。すなわち、両者の材料は、第1の粘着層3の異方エッチング性がインターポーザ4の異方エッチング性よりも強くなるように選定されている。本実施形態では、後に詳述するように、その製造工程において、ビアホール15a、15bを形成する際に、ドライエッチングを行う。このドライエッチングでは、CFガスを用いる。CFガスに対する異方エッチング性は、ポリイミド系材料よりもオレフィン系材料の方が強い。このため、本実施形態では、第1の粘着層3をオレフィン系材料で形成し、インターポーザ4をポリイミド系材料で形成している。なお、第1の粘着層3をオレフィン系材料で形成する場合、同様の観点から、インターポーザ4をフェノール系材料で形成してもよい。
つぎに、主として、図2(A)乃至図4(D)を参照して、本実施形態のパッケージ方法、すなわち、パッケージ構造1の製造方法の一例について説明する。パッケージ構造1の製造は、ロボットを用いて実施することができる。
まず、図2(A)を参照すると、板状の支持体12上に第2の粘着層13を設ける。支持体12は、インターポーザ4が変形しないように、支持できるものであればよく、少なくとも、インターポーザ4の有機樹脂よりも硬く、その平面を維持することができるものであればよい。第2の粘着層13は、熱により発泡する熱発泡剤である。具体的に、第2の粘着層13は、一面側が支持体12と一体となるように設けられている。そして、第2の粘着層13の他面側に接着対象物が接着される。そして、その他面側が熱により発泡すると、他面側に接着された状態の接着対象物を容易に剥がすことができるようになる。
図2(B)を参照すると、第2の粘着層13上に金属膜であるメタルマスク素材14が配置され、図2(C)を参照すると、メタルマスク素材14にパターンニングが施され、メタルマスク141が形成される。メタルマスクは、マスクの一例である。メタルマスク素材は、ニッケル(Ni)やクロム(Cr)の板材を用いることができる。パターニングはレジスト等で保護しながら、NiやCrをエッチングし、所望の形状、具体的に、ビアホール15a、15bを形成する部分に合わせて開口する。なお、パターンニングは、従来周知の種々の手法を用いることができる。
図2(D)を参照すると、メタルマスク141上に、インターポーザ4が形成される。インターポーザ4は、従来周知の手法を用いて形成することができる。例えば、有機樹脂を層状に設け、その有機樹脂上に再配線6、7を設ける。そして、再配線6、7を覆うように有機樹脂を層状に設ける。そして、再配線5を設ける。インターポーザ4の厚み方向に延びる配線5b1、6b1、7a1及び7b1は、設置箇所に穿設し、溶融金属を流し込むことで形成する。
なお、説明の都合上、図2(A)〜図2(D)に示されている第2の粘着層13やインターポーザ4は、個片化された状態に描かれているが、ここまでの工程は、ウエハ(wafer)上で形成することができる。インターポーザ4をウエハ上で形成した場合、図2(D)で示す工程が完了した後、ダイシングして個片化し、図2(E)以下に示す工程を行う。
つぎに、図2(E)を参照すると、インターポーザ4の表面を基板2の表面と対向させる。このとき、インターポーザ4は第2の粘着層13を介して支持体12上に支持されているため、容易に基板2と対向させることができる。
つぎに、図3(A)を参照すると、第1の粘着層3を介して、基板2とインターポーザ4を接合する。第1の粘着層3は、熱硬化性を有する。ここで、第2の粘着層13の発泡温度と、第1の粘着層3の硬化温度について説明する。第1の粘着層3の硬化温度は、第2の粘着層13の発泡温度よりも低い。具体的に、第1の粘着層3の温度が150℃以下とされているのに対し、第2の粘着層13の発泡温度が180℃程度に設定されている。第1の粘着層3の硬化温度を150℃以下とするために、本実施形態では、第1の粘着層3を形成するオレフィン系材料にフェノールブラック系の硬化剤を2wt%以下の割合で添加している。
第1の粘着層3を介して、基板2とインターポーザ4を接合する際、インターポーザ4は、板状の支持体12に支持された状態で、基板2に押し付けられる。このため、インターポーザ4は、その撓みが抑制され、表面が平滑に維持される。
図3(B)を参照すると、支持体12を除去する。具体的に、インターポーザ4から支持体12を除去する。支持体12を除去するためには、第2の粘着層13に熱を付与し、発泡させる。第2の粘着層13が発泡状態となると、支持体12を容易に剥がすことができる。第2の粘着層13へ熱を付与するためには、ホットプレートを用いてもよいし、昇温可能なチャンバー内で作業を行うようにしてもよい。
ここで、第1の粘着層3の硬化温度が、第2の粘着層13の発泡温度よりも低いことに着目すると、第2の粘着層13が発泡温度に到達し、支持体12を除去することができる状態となる以前に、第1の粘着層3が硬化している。このため、支持体12を除去する時点では、基板2とインターポーザ4とは接合されており、両者は固定された状態となっている。このため、インターポーザ4は、これ以後の工程において、撓みが抑制され、表面が平滑に維持されやすくなる。
図3(C)を参照すると、ドライエッチングにより、第2の粘着層13上に配置されているメタルマスク141の開口部に合わせてビアホール15a、15bを形成する。メタルマスク141を用いることで、所望の位置にビアホール15a、15bを形成することができる。本実施形態にあっては、ビアホール15a、15bは、チップ実装領域Xの外側に形成される。このため、チップ実装領域Xがビアホール15a、15bを形成するための加工の影響を受けにくく、チップ実装領域Xの表面が平滑に維持されやすい。
ここで、図5(A−1)乃至図6(B)を参照しつつ、ドライエッチングによって形成されるビアホール15aの形状について説明する。なお、ビアホール15bについても同様であるので、ここでは、ビアホール15aについて説明する。図5(A−1)に示すように、第1の粘着層3の異方エッチング性を、インターポーザ4の異方エッチング性よりも強く設定した場合、インターポーザ4における内径が第1の粘着層3における内径よりも大きくなる。異方エッチング性は、図6(A)に示す孔の内径aと孔の深さbとの比で表現することができる。すなわち、b/aの値が小さいほど、異方エッチング性が強いことになる。本実施形態では、第1の粘着層3をオレフィン系材料で形成し、インターポーザ4をポリイミド系材料で形成している。このため、図5(A−1)で示すような形状のビアホール15aが形成される。このようなビアホール15aに後に詳説するビア配線11を形成すると、ビア配線11は、図5(A−2)に示すように、ビアホール15aを隙間なく、埋めることができる。
一方、図5(B−1)に示すように、インターポーザ4の異方エッチング性を、第1の粘着層3の異方エッチング性と同等に設定した場合、インターポーザ4における内径が第1の粘着層3における内径よりも小さくなる。このようなビアホール15aに後に詳説するビア配線11を形成すると、ビア配線11は、図5(B−2)に示すように、第1の粘着層3とインターポーザ4との境目付近に気泡16を生じさせる可能性がある。これは、ビア配線11を形成する材料がインターポーザ4側から導入されるためである。
第1の粘着層3の異方エッチング性を、インターポーザ4の異方エッチング性よりも強く設定することで、パッケージ構造1を安定して稼働させることができる。例えば、本実施形態のパッケージ構造1と、第1の粘着層3の材料とインターポーザ4の材料の双方をポリイミド系材料とした構造に対し、同様のサーマルサイクル試験を実施した後の抵抗変化率を比較すると、大きな違いが確認された。具体的に、本実施形態のパッケージ構造1のサーマルサイクル試験前後の抵抗変化率が+0.5%であるのに対し、双方をポリイミド系材料とした構造では、サーマル試験前後の抵抗変化率が+8.5%であった。第1の粘着層3をフェノール系材料とし、インターポーザ4をポリイミド系材料とした場合には、抵抗変化率が+8.8%であった。第1の粘着層3の異方エッチング性が、インターポーザ4の異方エッチング性よりも強い関係が維持される第1の粘着層3をオレフィン系材料とし、インターポーザ4をフェノール系材料とした場合には、抵抗変化率が+0.6であった。すなわち、安定した稼働が可能であることが確認された。
これとは逆に、インターポーザ4の異方エッチング性を、第1の粘着層の異方エッチング性よりも強く設定した場合には、サーマルサイクル試験前後の抵抗変化率が大きいことが確認された。具体的に、第1の粘着層3をポリイミド系材料とし、インターポーザ4をオレフィン系材料とした場合には、抵抗変化率が+19.5%であった。また、第1の粘着層3をフェノール系材料とし、インターポーザ4をオレフィン系材料とした場合には、抵抗変化率が+16.5%であった。
このように、第1の粘着層3の異方エッチング性を、インターポーザ4の異方エッチング性よりも強く設定することで、パッケージ構造1を安定して稼働させることができる。
本実施形態では、CFガスを用いるが、第1の粘着層3とインターポーザ4の材料との関係で、図5(A−1)に示すビアホール15aのような形状を得ることができれば、他のガスを用いてもよい。すなわち、ガス、第1の粘着層3の材料及びインターポーザ4の材料の選定は、本実施形態の組合せに限定されず、ビアホール15aのインターポーザ4における内径が第1の粘着層3における内径よりも大きくなる組合せを適宜選定できる。
また、ビアホール15aを形成するために、ビアホール15aのインターポーザ4における内径が第1の粘着層3における内径よりも大きくなる組合せであれば、他の方法、例えば、ウェットエッチングを用いてもよい。また、レーザ照射によりビアホール15aを形成することもできるが、この場合、デミアス処理が必要となる。デミアス処理を行うと、Cuによって形成されている基板上パッド2aを損傷する可能性があるため、この点は、注意を要する。
ここで、図7(A)を参照して、ランド5aの直径とビアホール15aの内径との関係について説明する。ランド5aの直径は、ビアホール15aの内径よりも小さくなっている。このため、ビアホール15aが設けられると、ビアホール15a内にランド5aの全体が露出し、恰も、ランド5aがビアホール15a内で浮いたような状態となる。このような関係は、ビアホール15bとランド6aにおいても同様である。
なお、図3(C)及びこれ以後の各図において、説明の都合上、再配線5がビアホール15bを通過しているように描かれているが、実際は、再配線5とビアホール15bとは、紙面に垂直となる方向にずれている。このため、実際には、再配線5は、ビアホール15b内を通過していない。
ビアホール15a、15bを形成した後は、図3(D)に示すように、メタルマスク141をエッチングにより除去する。そして、図4(A)に示すように、ビアホール15a、15b内にそれぞれビア配線11を形成する。本実施形態においては、ビアホール15a、15b内に溶融金属の一例である半田クリームを充填し、ビアホール15a、15bを埋めることで、ビア配線11を形成する。ビアホール15a、15bに半田クリームを充填すると、半田クリームがランド5a、5bを取り囲み、図7(B)に示すように、ランド5a、5bと電気的に接続されているビア配線11が形成される。なお、電解メッキでビアホール15a、15bを埋め込むようにしてビア配線11を形成してもよい。
また、図8(A)に示すように、ランド5aに代えて、穴部5a´1を備えるリング形状のランド5a´を設け、穴部5a´1内に半田クリームを流し込むようにしてもよい。この場合、ビアホール15aの内径は、ランド5a´の外径よりも小さくし、穴部5a´1の内径よりも大きくする。このような構成としても、ランド5a´とビア配線11とを電気的に接続することができる。ランド6aについても、同様の構成としてもよい。
これらのビア配線11は、チップ実装領域Xの外側で行われる。このため、チップ実装領域Xの表面が平滑に維持されやすい。
ビア配線11を形成した後は、図4(B)、(C)に示すように、インターポーザ4上にチップ8を実装する。チップ8は、マイクロバンプ9を介してインターポーザ4の表面に露出している配線5b1、6b1、7a1及び7b1に接続される。マイクロバンプ9の径は、15〜25μm程度である。このため、インターポーザ4の表面に凹凸が生じ、特に、高低差がマイクロバンプ9の径以上となると、マイクロバンプ9が凹凸に埋もれ、チップ8とインターポーザ4とを適切に接続できなくなる。
例えば、図9(A)に示すような比較例のパッケージ構造100では、図9(B)に示すように、インターポーザ40が撓む可能性があり、チップ8を適切に実装できない可能性がある。パッケージ構造100をより詳細に説明すると、パッケージ構造100は、基板20に設けられている基板上パッド20aと、インターポーザ40に設けられているランド40aとをBGA(Ball Grid Array)51を介して接続している。ランド40aは、インターポーザ40内の再配線50と電気的に接続されており、再配線50の端部は、インターポーザ40の表面に露出し、マイクロバンプ9を介してチップ8が実装されている。
インターポーザ40は、本実施形態のインターポーザ4と同様に、有機樹脂内に再配線50のみを備え、フィラーやコア材を含んでいない。このため、柔軟性を有し、ランド40aをBGA51に接続すると、図9(B)に示すように、インターポーザ40が撓み、その表面に凹凸が生じる可能性がある。チップ8は、インターポーザ40の表面に実装されるが、図9(B)に示すように、インターポーザ40の表面に凹凸が生じると、チップ8の実装が困難となる。
これに対し、本実施形態のパッケージ構造1では、基板2とインターポーザ4とを接合するとき、インターポーザ4を板状の支持体12上に支持させているので、インターポーザ4の表面を平滑に維持することができる。また、本実施形態のパッケージ構造では、インターポーザ4を貫通し、基板2に設けられている基板上パッド2aに到達するビアホール15a、15bを設け、このビアホール15a、15bに半田クリームを供給し、ビア配線11を形成している。このため、インターポーザ4の撓みを抑制することができる。しかも、ビア配線11は、チップ実装領域Xの外側に設けられている。このように、本実施形態では、インターポーザ4の表面を平滑に維持した状態でチップ8を実装することができる。この結果、インターポーザ4に対し、信頼性の高いチップ8の実装をすることができる。
マイクロバンプ9を介してチップ8をインターポーザ4の表面に実装した後は、図4(D)に示すように、マイクロバンプ9の周囲にアンダーフィル10を施す。以上の工程を経ることにより、本実施形態のパッケージ構造1を得ることができる。
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
1 パッケージ構造
2 基板
2a 基板上パッド
3 第1の粘着層
4、40 インターポーザ
5〜7 再配線
5a、5a´、5b、6a、6b、7a、7b ランド
5a´1 穴部
8 チップ
9 マイクロバンプ
10 アンダーフィル
11 ビア配線
12 支持体
13 第2の粘着層
14 メタルマスク素材
141 メタルマスク
15a、15b ビアホール
X チップ実装領域

Claims (9)

  1. 板状の支持体上にインターポーザを形成する工程と、
    第1の粘着層を介して前記インターポーザと基板とを接合する工程と、
    前記支持体を除去する工程と、
    前記インターポーザ内に形成されている再配線に設けられているランドを露出させると共に、前記基板に設けられている基板上パッドに到達するビアホールを形成する工程と、
    前記ビアホールにビア配線を形成する工程と、
    前記インターポーザに電子部品を実装する工程と、
    を、備えるパッケージ方法。
  2. 前記ビアホールを形成する工程において、前記電子部品の実装領域の外側に前記ビアホールを形成する請求項1に記載のパッケージ方法。
  3. 前記インターポーザを形成する工程において、有機樹脂内に前記再配線を設けて前記インターポーザを形成する請求項1又は2に記載のパッケージ方法。
  4. 前記インターポーザを形成する工程において、熱により発泡する熱発泡剤を前記支持体上に第2の粘着層として設け、前記第2の粘着層を介して前記支持体上にインターポーザを形成し、
    前記支持体を除去する工程において、前記第2の粘着層を加熱して前記支持体を除去する請求項1乃至3のいずれか一項に記載のパッケージ方法。
  5. 前記第1の粘着層の硬化温度は、前記第2の粘着層の発泡温度よりも低い請求項4に記載のパッケージ方法。
  6. 前記インターポーザを形成する工程において、前記第2の粘着層上にマスクを配置し、
    前記ビアホールを形成する工程において、前記マスクを通じて、前記ビアホールを形成する請求項4又は5に記載のパッケージ方法。
  7. 前記ビアホールを形成する工程において、前記第1の粘着層の異方エッチング性を、前記インターポーザの異方エッチング性よりも強く設定し、前記ビアホールを、エッチングによって形成する請求項1乃至6のいずれか1項に記載のパッケージ方法。
  8. 前記再配線に設けられている前記ランドの径は、前記ビアホールの内径よりも小さく、
    前記ビア配線を形成する工程において、前記ビアホール内に溶融金属を注入し、前記ランドを取り囲む前記ビア配線を形成する請求項1乃至7のいずれか1項に記載のパッケージ方法。
  9. 基板と、
    有機樹脂内に再配線を有し、粘着層を介して前記基板と接合されているインターポーザと、
    前記インターポーザ上に実装されている電子部品と、
    前記電子部品の実装領域の外側に形成され、前記インターポーザを貫通して前記基板に設けられている基板上パッドに到達しているビアホールと、
    前記ビアホール内に形成され、前記再配線に設けられているランドと前記基板上パッドとを電気的に接続しているビア配線と、
    を、備えるパッケージ構造。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019160091A1 (ja) 2018-02-16 2019-08-22 三菱重工業株式会社 成形方法および成形装置
WO2020240850A1 (ja) * 2019-05-31 2020-12-03 ウルトラメモリ株式会社 半導体モジュール及びその製造方法
CN113474887A (zh) * 2019-01-30 2021-10-01 超极存储器股份有限公司 半导体模块、半导体部件及其制造方法
WO2022113519A1 (ja) * 2020-11-25 2022-06-02 ソニーグループ株式会社 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019160091A1 (ja) 2018-02-16 2019-08-22 三菱重工業株式会社 成形方法および成形装置
CN113474887A (zh) * 2019-01-30 2021-10-01 超极存储器股份有限公司 半导体模块、半导体部件及其制造方法
WO2020240850A1 (ja) * 2019-05-31 2020-12-03 ウルトラメモリ株式会社 半導体モジュール及びその製造方法
JPWO2020240850A1 (ja) * 2019-05-31 2020-12-03
JP7222564B2 (ja) 2019-05-31 2023-02-15 ウルトラメモリ株式会社 半導体モジュール及びその製造方法
WO2022113519A1 (ja) * 2020-11-25 2022-06-02 ソニーグループ株式会社 半導体装置

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