KR102494297B1 - 팬-아웃 패키지 및 그 형성 방법 - Google Patents

팬-아웃 패키지 및 그 형성 방법 Download PDF

Info

Publication number
KR102494297B1
KR102494297B1 KR1020220041020A KR20220041020A KR102494297B1 KR 102494297 B1 KR102494297 B1 KR 102494297B1 KR 1020220041020 A KR1020220041020 A KR 1020220041020A KR 20220041020 A KR20220041020 A KR 20220041020A KR 102494297 B1 KR102494297 B1 KR 102494297B1
Authority
KR
South Korea
Prior art keywords
conductive
package
substrate
interposer
connectors
Prior art date
Application number
KR1020220041020A
Other languages
English (en)
Other versions
KR20220045950A (ko
Inventor
포-하오 짜이
밍-츠 예우
치아-쿠에이 쑤
신-푸 정
포-야오 추앙
멩-리앙 린
신-팅 훙
포-아오 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/371,917 external-priority patent/US11164754B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220045950A publication Critical patent/KR20220045950A/ko
Application granted granted Critical
Publication of KR102494297B1 publication Critical patent/KR102494297B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73151—Location prior to the connecting process on different surfaces
    • H01L2224/73153—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/81948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

실시예들은 인터포저의 코어 층 내에 배치된 보강 구조체들을 갖는 인터포저를 형성하는 것을 포함한다. 인터포저는 전기 커넥터들에 의해 패키지 디바이스에 부착될 수 있다. 보강 구조체들은 패키지 디바이스에 강성 및 열 소산을 제공한다. 일부 실시예들은 리세싱된 본드 패드에 대한 인터포저의 상부 코어 층 내에 개구부를 갖는 인터포저를 포함할 수 있다. 일부 실시예들은 인터포저와 패키지 디바이스 사이에 커넥터들을 또한 사용하며, 여기서 인터포저에 접속된 솔더 재료는 패키지 디바이스에 접속된 금속 필라를 둘러싼다.

Description

팬-아웃 패키지 및 그 형성 방법{FAN-OUT PACKAGES AND METHODS OF FORMING THE SAME}
<우선권 주장 및 상호 참조>
본 출원은 2018년 9월 28일자로 출원된 미국 가출원 제62/738,918호의 이익을 주장하고, 이 미국 출원은 이로써 본 명세서에 참고로 포함된다.
<배경>
반도체 산업은 각종의 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등) 집적 밀도의 지속적인 개선들로 인해 급속한 성장을 경험하였다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 크기의 반복적 감소로부터 결과되었으며, 이는 보다 많은 컴포넌트들이 주어진 영역에 집적될 수 있게 해준다. 전자 디바이스들을 축소시키는 것에 대한 요구가 커짐에 따라, 반도체 다이들의 보다 작고 보다 창의적인 패키징 기술들에 대한 필요성이 대두되었다. 그러한 패키징 시스템들의 일 예는 패키지-온-패키지(Package-on-Package)(PoP) 기술이다. PoP 디바이스에서, 높은 레벨의 집적 및 컴포넌트 밀도를 제공하기 위해 상부 반도체 패키지(top semiconductor package)가 하부 반도체 패키지(bottom semiconductor package) 위에 적층된다. PoP 기술은 일반적으로 향상된 기능들 및 작은 풋프린트들을 갖는 반도체 디바이스들을 인쇄 회로 보드(PCB) 상에 생성하는 것을 가능하게 해준다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라, 다양한 피처들이 축척대로 그려져 있지 않음에 유의해야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1 내지 도 13은, 일부 실시예들에 따른, 인터포저를 형성하는 공정들에서의 다양한 중간 단계들을 예시하고 있다.
도 14 내지 도 30은, 일부 실시예들에 따른, 인터포저를 형성하는 공정들에서의 다양한 중간 단계들을 예시하고 있다.
도 31 내지 도 35는, 일부 실시예들에 따른, 팬-아웃 하부 패키지를 형성하는 공정에서의 다양한 중간 단계들을 예시하고 있다.
도 36 내지 도 45는, 일부 실시예들에 따른, 팬-아웃 하부 패키지 및 인터포저를 포함하는 패키지 구조체를 형성하는 공정에서의 다양한 중간 단계들을 예시하고 있다.
도 46 및 도 47은 일부 실시예들에 따른, 인터포저를 갖지 않지만, 금속 필라(metal pillar)를 둘러싸는 커넥터들을 사용하여 서로 부착되는(attached) 팬-아웃 하부 패키지와 제2 디바이스를 포함하는 패키지의 뷰들을 예시하고 있다.
도 48 내지 도 50은, 일부 실시예들에 따른, 접착제가 그 사이에 형성되는 팬-아웃 하부 패키지와 인터포저를 포함하는 패키지 구조체를 형성하는 공정에서의 다양한 중간 단계들을 예시하고 있다.
도 51 내지 도 54는, 일부 실시예들에 따른, 몰딩 컴파운드(molding compound)가 그 상에 이전에 형성되는 팬-아웃 하부 패키지 및 인터포저를 포함하는 패키지 구조체를 형성하는 공정에서의 다양한 중간 단계들을 예시하고 있다.
도 55 내지 도 70은, 일부 실시예들에 따른, 팬-아웃 하부 패키지와, 캐비티 또는 스루홀이 그 내에 형성되는, 인터포저를 포함하는 패키지 구조체를 형성하는 공정에서의 다양한 중간 단계들을 예시하고 있다.
도 71 내지 도 79는, 일부 실시예들에 따른, 팬-아웃 하부 패키지와, 리세싱된 본드 패드가 그 내에 형성된 상부 코어 층(upper core layer)을 갖는, 인터포저를 포함하는 패키지 구조체를 형성하는 공정에서의 다양한 중간 단계들을 예시하고 있다.
하기의 개시내용은 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은, 물론, 예들에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 하기의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 부가의 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 그에 부가하여, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위에(above)" "상부(upper)" 및 이와 유사한 것과 같은, 공간 관계어들(spatially relative terms)은, 본 명세서에서 설명의 편의상, 도면들에 예시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간 관계어들은 도면들에 묘사된 배향에 부가하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 이 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향들로 회전될 수 있고), 본 명세서에서 사용되는 공간 관계 기술어들(spatially relative descriptors)도 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예들은, 다이를 포함하고 인터포저가 그에 부착된, 팬-아웃 하부 패키지를 포함한다. 인터포저는 인터포저의 코어 층을 관통하여 배치된 보강 구조체들(reinforcing structures)을 포함할 수 있다. 보강 구조체들은 지지력(support), 강성, 및 열 소산(thermal dissipation)을 제공하는 데 도움을 줄 수 있다. 보강 구조체들을 갖는 인터포저의 부가된 강성으로 인해 패키지 핸들링 위험들이 감소될 수 있다. 또한, 패키지 뒤틀림(package warpage)은 인터포저에 의해 제공되는 지지력을 사용하여 보다 잘 제어될 수 있어, 보다 양호한 DRAM(Dynamic Random Access Memory) 또는 SMT(surface mount technology) 접합 윈도(joint window)를 제공할 수 있다. 일부 실시예들에서, 인터포저는 그 내에 배치된 캐비티 또는 스루홀을 가질 수 있고, 캐비티 또는 스루홀은 팬-아웃 하부 패키지의 다이에 정렬되고, 다이는 캐비티 또는 스루홀 내에 적어도 부분적으로 배치되어, 패키지의 전체 두께를 감소시킬 수 있다. 일부 실시예들에서, 인터포저와 팬-아웃 하부 패키지의 다이 사이에 접착제가 사용될 수 있다.
일부 실시예들에서, 인터포저는 제1 코어 층 위에 배치된 제2 코어 층을 가질 수 있으며, 리세싱된 본드 패드들이 제1 코어 층과 제2 코어 층 사이에 배치될 수 있다. 리세싱된 본드 패드들은 제2 코어 층을 통해 노출되어 위에 놓이는(overlying) 디바이스 또는 패키지에 대한 커넥터를 위한 딥 리세스(deep recess)를 제공하며, 그로써 전체 패키지 높이를 감소시킨다. 리세싱된 본드 패드들은 위에 놓이는 디바이스에 대한 양호한 정렬을 또한 제공한다. 일부 실시예들에서, 인터포저는 제2 코어 층 및 코어 층들 중 하나 또는 둘 다 내에 배치된 보강 구조체들을 가질 수 있다. 일부 실시예들에서, 인터포저는 그 내에 배치된 캐비티 또는 스루홀을 가질 수 있고, 캐비티 또는 스루홀은 팬-아웃 하부 패키지의 다이에 정렬되고, 다이는 캐비티 또는 스루홀 내에 적어도 부분적으로 배치될 수 있다.
일부 실시예들에서, 팬-아웃 하부 패키지와, 인터포저 또는 제2 디바이스와 같은, 위에 놓이는 상부 패키지 사이에 계단형(stepped) 본드 패드가 사용될 수 있다. 위에 놓이는 상부 패키지의 뒤틀림으로 인해 그렇지 않았으면 균열(cracking)을 겪을지도 모르는 계단형 본드 패드는 향상되고 견고한 접합 신뢰성(joint reliability)을 제공한다. 계단형 본드 패드는 커넥터들 사이의 감소된 피치를 위해 미세 피치(fine pitch) 공정들을 또한 지원한다. 계단형 본드 패드는 팬-아웃 하부 패키지와 위에 놓이는 상부 패키지 사이에 제어된 접합 스탠드오프(controlled joint standoff)를 또한 제공한다. 계단형 본드 패드는 위에 놓이는 상부 패키지를 본딩하는 데 양호한 자기 정렬을 또한 제공한다. 계단형 본드 패드는 본 명세서에서 논의된 인터포저들 중 임의의 것을 포함한, 본 명세서에 설명된 다른 실시예들 중 임의의 것과 함께 사용될 수 있다. 계단형 본드 패드는, 인터포저를 포함하지 않고, 위에 놓이는 패키지가 팬-아웃 하부 패키지에 본딩되는 디바이스 패키지인, 실시예들에서 사용될 수 있다.
이러한 실시예들은 첨부 도면들의 설명을 사용하여 상세히 논의될 것이다. 그렇지만, 그러한 조합들이 명시적으로 개시되지 않는 경우들에도, 본 명세서에서 상세하게 논의되는 실시예들 각각의 특징들이 임의의 적당한 방식으로 조합될 수 있음이 이해되어야 한다.
도 1 내지 도 30은 일부 실시예들에 따른, 인터포저 기판(100)(도 1 내지 도 13) 또는 인터포저 기판(200)(도 14 내지 도 30)을 형성하기 위한 공정의 중간 단계들의 단면도들을 예시하고 있다. 인터포저 기판(100)은 아래에서 추가로 설명되는 바와 같이 하나의 코어 층을 포함하고 인터포저 기판(200)은 아래에서 추가로 설명되는 바와 같이 하나 초과의 코어 층을 포함한다. 비록 하나의 인터포저 기판(100)의 형성이, 예를 들어, 도 1 내지 도 12에 도시되어 있고, 하나의 인터포저 기판(200)의 형성이, 예를 들어, 도 13 내지 도 29에 도시되어 있지만, 다수의 인터포저 기판들(100) 또는 다수의 인터포저 기판들(200)이 동일한 웨이퍼 또는 기판을 사용하여 동시에 형성될 수 있고, 후속하여 개개의 인터포저 기판들(100) 또는 인터포저 기판들(200)을 형성하도록 싱귤레이팅될(singulated) 수 있다.
도 1 내지 도 13은 인터포저 기판(100)을 형성하기 위한 공정의 중간 단계들의 단면도들을 예시하고 있다. 도 1에서, 캐리어 기판(102)이 제공되고, 이형 층(release layer)(104)은 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판, 또는 이와 유사한 것일 수 있다. 다수의 패키지들이 캐리어 기판(102) 상에 동시에 형성될 수 있도록, 캐리어 기판(102)은 웨이퍼일 수 있다. 이형 층(104)은, 후속 단계들에서 형성될 위에 놓이는 구조체들로부터 캐리어 기판(102)과 함께 제거될 수 있는, 폴리머계 재료(polymer-based material)로 형성될 수 있다. 일부 실시예들에서, 이형 층(104)은, 광열 변환(light-to-heat-conversion)(LTHC) 이형 코팅과 같은, 가열될 때 자신의 접착 특성을 상실하는, 에폭시계 열 방출 재료(epoxy-based thermal-release material)이다. 다른 실시예들에서, 이형 층(104)은, UV 광에 노출될 때 자신의 접착 특성을 상실하는, 자외선(UV) 글루(glue)일 수 있다. 이형 층(104)은 액체로서 디스펜싱되고(dispensed) 경화될 수 있거나, 캐리어 기판(102) 상에 라미네이트된 라미네이트 막(laminate film)일 수 있거나, 이와 유사한 것일 수 있다. 이형 층(104)의 상부 표면(top surface)은 레벨링될(leveled) 수 있다.
도전성 층(105)은 이형 층(104) 위에 형성될 수 있다. 도전성 층(105)은 구리, 티타늄, 니켈, 알루미늄, 이들의 조성물들, 또는 이와 유사한 것의 하나 이상의 층일 수 있고, 포일(foil), 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD) 등에 의해서와 같이, 임의의 적절한 공정을 사용하여 형성될 수 있다.
이제 도 2를 참조하면, 도전성 층(105)은 도전성 라인들(106)의 도전성 패턴을 형성하기 위해 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 예를 들어, 도전성 층(105) 위에 포토레지스트가 퇴적되고, 도전성 패턴의 네거티브(negative)를 노광시키기 위해 포토레지스트가 현상될 수 있으며, 도전성 층(105)의 노광된 부분들이 허용가능한 에칭 기술에 의해 제거될 수 있다. 도전성 라인들(106)의 도전성 패턴은 후속하여 형성된 인터포저 코어 층의 표면에 걸쳐, 예를 들어, 하나의 비아로부터 코어 층을 통해 코어 층 내의 다른 비아로, 신호, 전력, 및/또는 접지 라인들을 라우팅할 수 있다.
일부 실시예들에서, 도전성 라인들(106)의 도전성 패턴을 형성하는 공정은, 도 32와 관련하여 아래에서 논의되는 재배선 구조체(redistribution structure)(306)와 같은, 재배선 구조체를 형성하기 위해 여러 번 반복될 수 있다. 그러한 실시예들에서, 재배선 구조체(306)와 관련하여 아래에서 논의되는 바와 같이, 유전체 층들은 도전성 라인들(106)의 상이한 층들을 분리시키는 데 사용될 수 있다.
도 3을 참조하면, 하나 이상의 기판 코어가 도전성 라인들(106) 위에 형성된다. 참조의 편의를 위해, 이들은 집합적으로 기판 코어(110)라고 지칭될 것이다. 기판 코어(110)는 미리 함침된 복합 섬유(pre-impregnated composite fiber)("프리프레그(prepreg)"), 절연 필름(insulating film) 또는 빌드업 필름(build-up film), 종이, 유리 섬유, 부직 유리 직물(non-woven glass fabric), 실리콘, 또는 이와 유사한 것으로 형성될 수 있다. 일부 실시예들에서, 기판 코어(110)는 유리 섬유와 수지(resin)를 포함한 프리프레그로 형성된다. 일부 실시예들에서, 기판 코어(110)는 구리 피복된(copper-clad) 에폭시 함침된 유리 천 라미네이트(copper-clad epoxy-impregnated glass-cloth laminate), 구리 피복된 폴리이미드 함침된 유리 천 라미네이트(copper-clad polyimide-impregnated glass-cloth laminate), 또는 이와 유사한 것일 수 있다. 기판 코어(110)는, 약 100 μm와 같은, 20 μm 내지 약 200 μm의 두께 T1을 가질 수 있지만, 다른 두께들이 고려되고 사용될 수 있다. 기판 코어(110)는 몇 개의 구별되는 층들로 이루어질 수 있다.
도전성 층(112)은 기판 코어(110) 위에 형성될 수 있다. 도전성 층(112)은 구리, 티타늄, 니켈, 알루미늄, 이들의 조성물들, 또는 이와 유사한 것의 하나 이상의 층일 수 있고, 금속 포일 라미네이션(metal foil lamination), 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD) 등에 의해서와 같이, 임의의 적절한 공정을 사용하여 형성될 수 있다. 일부 실시예들에서, 도전성 층(112)은 기판 코어(110)에 열적으로 라미네이트되는 포일일 수 있다.
도 4에서, 개구부들(114)은 도전성 층(112)을 관통하여 기판 코어(110) 내로 형성된다. 일부 실시예들에서, 개구부들(114)은 레이저 드릴링(laser drilling)에 의해 형성된다. 드릴 비트(drill bit)를 사용한 기계적 드릴링(mechanical drilling)과 같은, 다른 공정들이 개구부들(114)을 형성하는 데 또한 사용될 수 있다. 임의의 다른 적당한 공정이 개구부들(114)을 형성하는 데 사용될 수 있다. 개구부들(114)은, 다각형, 원형, 또는 이와 유사한 것과 같은, 임의의 평면도 형상(top-view shape)을 가질 수 있다. 기판 코어(110)의 제거된 재료로 스미어링되었을(smeared) 수 있는 개구부들(114) 근방의 영역들을 세정하기 위해 세정 공정(cleaning process)이 이어서 수행될 수 있다. 개구부들(114)은, 약 100 μm와 같은, 약 50 μm 내지 약 250 μm의 폭 W1을 가질 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 일부 실시예들에서, 개구부들(114)은, 약 230 μm와 같은, 100 μm 내지 약 300 μm의 피치 P1을 가지는, 규칙적인 패턴(regular pattern)으로 형성될 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 일부 실시예들에서, 개구부들(114)의 폭들 W1은 기판 코어(110)의 상이한 부분들에서 상이할 수 있다. 예를 들어, 도 9는 대응하는 불규칙적인 개구부들(114)로부터 결과되는 불규칙적인 보강 구조체들(122)을 예시하고 있다. 일부 실시예들에서, 도전성 비아들에 비해 후속하여 형성된 보강 구조체들에 대한 개구부들(114)의 패턴은 상이할 수 있다. 일부 실시예들에서, 도전성 비아들에 비해 후속하여 형성된 보강 구조체들에 대한 개구부들(114)은 랜덤할 수 있다.
도 5에서, 도전성 비아들(116)은 개구부들(114) 중 일부에 형성되고 보강 구조체들(120)은 나머지 개구부들(114)에 형성된다. 또한, 도전성 층(112)은 기판 코어(110) 상에 도전성 라인들(113)을 형성하는 데 사용된다.
도전성 비아들(116) 및 도전성 라인들(113)과 관련하여, 도전성 비아들(116)은 구리, 티타늄, 텅스텐, 알루미늄, 또는 이와 유사한 것과 같은 도전성 재료로 형성될 수 있다. 일부 실시예들에서, 도전성 비아들(116) 및 도전성 라인들(113)은 동일한 재료 또는 상이한 재료들로 형성될 수 있고, 동일한 공정 또는 상이한 공정들에 의해 형성될 수 있다. 다른 실시예들에서, 도전성 비아들(116)은 제1 공정으로 형성되고 도전성 라인들(113)은 제2 공정으로 형성된다.
보강 구조체들(120)과 관련하여, 일부 실시예들에서, 보강 구조체들(120)은 도전성 비아들(116)과 동일한 또는 상이한 공정에서 형성될 수 있다. 보강 구조체들(120)이 도전성 비아들(116)과 동일한 공정에서 형성되는 실시예들에서, 보강 구조체들(120) 및 도전성 비아들(116)이 동일한 도전성 재료로 형성될 수 있지만, 보강 구조체들(120)의 도전성 재료는 커플링되지 않고 전기적으로 플로팅된다(electrically floats). 보강 구조체들(120)이 도전성 비아들(116)과 상이한 공정에서 형성되는 실시예들에서, 보강 구조체들(120)은 도전성 비아들(116)과 동일한 또는 상이한 재료들을 사용하여 형성될 수 있다. 그러한 실시예들에서, 도전성 비아들(116) 또는 보강 구조체들(120) 중 어느 하나가 먼저 형성될 수 있다.
도전성 비아들(116) 및 도전성 라인들(113)의 형성을 참조하면, 도전성 비아들(116) 및 도전성 라인들(113)은 임의의 적당한 공정에 의해 형성될 수 있다. 예를 들어, 일부 실시예들에서, 후속하여 보강 구조체들(120)이 될 개구부들(114)은 마스킹되는 반면, 도전성 비아들(116)이 될 개구부들(114)은 노출된다.
도전성 비아들(116) 및 도전성 라인들(113)이 개별적으로 형성되는 공정에서, 시드 층들(도시되지 않음)은 노출된 개구부들(114) 내에 형성될 수 있다. 전기 도금 또는 무전해 도금과 같은, 도금 공정은 개구부들(114) 내에 도전성 재료를 퇴적하고, 그로써 도전성 비아들(116)을 형성하는 데 사용될 수 있다. 도전성 라인들(113)을 형성하기 위해, 포토레지스트는 도전성 층(112) 위에 형성되고, 도전성 라인들(113)의 패턴에 포함되지 않은 도전성 층(112)의 부분들을 노출시키도록 도전성 라인들(113)의 역상(inverse image)으로 패터닝될 수 있다. 도전성 층(112)의 노출된 부분들은 이어서, 예를 들어, 습식 또는 건식 에칭에 의해서와 같이, 적당한 에칭 공정에 의해, 제거되어, 도전성 라인들(113)을 형성할 수 있다. 포토레지스트는, 산소 플라스마 또는 이와 유사한 것을 사용하는 것과 같이, 허용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 도전성 라인들(113)은 도전성 비아들(116)의 형성 이전에 또는 그 이후에 형성될 수 있다. 이 공정으로부터 결과되는 예시적인 구조체가 도 5에서 확대되어 도시되어 있다(좌측 확대도(enlargement)).
도전성 비아들(116) 및 도전성 라인들(113)이 동일한 공정에서 형성되는 공정에서, 노출된 개구들(114) 내에 형성되는 시드 층들(도시되지 않음)은 도전성 라인들이 될 도전성 층(112)의 부분들 위에 또한 연장될 수 있다. 포토레지스트는 도전성 층(112) 및 시드 층 위에 형성되고, 도전성 라인들(113)의 패턴에 포함되는 시드 층의 부분들을 노출시키기 위해 도전성 라인들(113)의 이미지로 패터닝될 수 있다. 도금 공정은 도전성 비아들(116)을 형성하기 위해 개구부들(114)에 있고 도전성 재료(112p)를 형성하기 위해 포토레지스트를 통해 노광되는 도전성 재료를 시드 층 상에 퇴적시키는 데 사용될 수 있다. 도금 이후에, 포토레지스트는, 산소 플라스마 또는 이와 유사한 것을 사용하는 것과 같이, 허용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 이어서, 시드 층의 노광된 부분들이 제거되고, 뒤이어서 도전성 층(112)의 노광된 부분들이 제거될 수 있다. 시드 층 및 도전성 층(112)의 부분들의 제거는, 습식 또는 건식 에칭에 의해서와 같이, 허용가능한 에칭 공정에 의할 수 있다. 이 공정으로부터 결과되는 예시적인 구조체가 도 5에서 확대되어 도시되어 있다(우측 확대도).
이상에서 사용된 포토레지스트는 스핀 코팅(spin coating) 또는 이와 유사한 것에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은, 앞서 설명된 것과 같은, 사용된 공정에 따라, 도전성 라인들(113)의 도전성 패턴 또는 도전성 라인들(113)의 도전성 패턴의 역(inverse)에 대응한다.
일부 실시예들에서, 도전성 라인들(113)을 형성하는 공정은, 도 32와 관련하여 아래에서 논의되는 재배선 구조체(306)와 같은, 재배선 구조체를 형성하기 위해 임의의 횟수 반복될 수 있다. 그러한 실시예들에서, 재배선 구조체(306)와 관련하여 아래에서 논의되는 바와 같이, 유전체 층들은 도전성 라인들(113)의 상이한 층들을 분리시키는 데 사용될 수 있다.
이제 보강 구조체들(120)을 참조하면, 보강 구조체들(120)이 개구부들(114) 중 일부 내에 형성된다. 일부 실시예들에서, 보강 구조체들(120)은, 예를 들어, 약 400 W/m·K와 같은, 약 10 W/m·K 내지 475 W/m·K의 높은 열 전도율을 가지는 재료로 형성될 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 일부 실시예들에서, 보강 구조체들(120)은, 예를 들어, 약 120 GPa와 같은, 약 10 GPa 내지 약 380 GPa의 높은 강성(영률(Young's modulus))을 가지는 재료로 형성될 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 일부 실시예들에서, 보강 구조체들(120)은, 예를 들어, 약 30 PPM/℃(parts per million per degree Celsius)와 같은, 약 20 PPM/℃ 내지 약 100 PPM/℃의, 기판 코어(110)와 유사한 열 팽창 계수(coefficient of thermal expansion)(CTE)를 가지는 재료로 형성될 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 보강 구조체들(120)은 높은 열 전도율, 높은 강성, 및 특정의 CTE 중 하나 이상을 갖도록 선택될 수 있다.
일부 실시예들에서, 보강 구조체들(120)의 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 이와 유사한 것과 같은, 금속 재료일 수 있다. 일부 실시예들에서, 보강 구조체들(120)은, 알루미늄 산화물, 지르코니아, 또는 이와 유사한 것과 같은, 세라믹으로 형성될 수 있다. 다른 실시예들에서, 보강 구조체들(120)은 폴리머 재료들, 흑연 재료들, 실리콘 재료들, 또는 금속 또는 비금속 도전성 막으로 형성될 수 있다. 일부 실시예들에서, 보강 구조체들(120)은 상기한 것들 중 임의의 것의 합성물들(composites) 또는 조합들로 형성될 수 있다.
보강 구조체들(120)은 열 소산을 개선시키고 동시에 뒤틀림을 감소시킨다. 보다 큰 영률을 가지는 보강 구조체들(120)은 기판 코어(110)의 강도(strength)를 향상시킬 수 있다. 일반적으로, 기판 코어(110) 내의 보강 구조체들(120)의 밀도가 클수록, 후속하는 열 공정들에서 뒤틀림이 덜 발생한다. 보강 구조체들(120)이 보다 큰 영률 및 보다 높은 열 전도율 둘 다를 가질 때, 열이 주변 기판 코어(110) 재료보다 응력(stress)을 덜 받는 보강 구조체들(120)을 통해 열 발생 컴포넌트들(heat generating components)로부터 멀어지는 쪽으로 소산된다.
보강 구조체들(120)은, 임의의 다른 커넥터에 전기적으로 커플링되지 않고, 전기적으로 플로팅되어 있을 수 있다. 보강 구조체들(120)는 평면도에서 상이한 형상들 및 크기들을 가질 수 있고(예컨대, 보강 구조체들(122)을 예시하는 도 9 참조), 어떤 패턴으로 또는 랜덤하게 레이아웃될 수 있다.
다른 실시예들에서, 도전성 비아들(116)은 상이한 공정들로 형성된다. 보강 구조체들(120)은, 보강 구조체들(120)의 재료에 따라, 임의의 적당한 공정을 이용하여 형성될 수 있다. 예를 들어, 금속은 도전성 비아들(116)과 관련하여 앞서 설명된 것과 유사한 방식으로 형성될 수 있다. 다른 재료들은 포토리소그래피를 사용하여 다른 개구부들(114) 또는 도전성 비아들(116)을 마스킹하는 것, 및 개구부들(114)을 노광시켜 대응하는 보강 구조체들(120)을 형성하는 것에 의해 형성될 수 있다. 포토레지스트는, 예를 들어, 스핀 코팅 또는 라미네이팅에 의해 형성되고, 이어서 보강 구조체들(120)을 위해 사용될 개구부들(114)을 노광시키기 위해 적당한 광원(light source)에 노광시킴으로써 패터닝될 수 있다. 개구부들(114)을 노광시킨 후에, 보강 구조체들(120)은 금속 재료들 등에 대한 전기 도금 또는 무전해 도금에 의해 형성될 수 있다. 보강 구조체들(120)을 형성한 후에, 포토레지스트는, 애싱 기술에 의해서와 같이, 습식 및/또는 건식 기술에 의해 제거될 수 있다. 보강 구조체들(120)이 세라믹으로 형성되는 다른 예에서, 세라믹은 CVD 공정을 사용하여 퇴적될 수 있다. 보강 구조체들(120)이 폴리머로 형성되는 또 다른 예에서, 폴리머는 스핀 온(spin on) 또는 디스펜싱 기술을 사용하여 퇴적되고 경화될 수 있다. 다른 퇴적 방법들이 고려되고 사용될 수 있다.
일부 실시예들에서, 예를 들어, 보강 구조체들(120)의 상부를 인터포저 기판(100)의 다른 층과 동일한 높이로 레벨링하기 위해, 평탄화 공정과 같은, 제거 공정이 보강 구조체들(120)의 재료의 부분들을 제거하는 데 사용될 수 있다. 보강 구조체들(120)이 도전성 층(112)의 형성 이전에 형성되는 실시예들에서, 보강 구조체들(120)의 상부는 기판 코어(110)의 상부와 동일한 높이로 레벨링될 수 있다. 다른 실시예들에서, 보강 구조체들의 상부는 도전성 라인들(113)의 상부와 동일한 높이로 또는 도전성 비아들(116)의 상부와 동일한 높이로 레벨링될 수 있다. 일부 실시예들에서, 도전성 라인들(113)의 상부를 도전성 비아들(116)의 상부와 동일한 높이로 레벨링하기 위해, 평탄화 공정과 같은, 동일한 제거 공정 또는 별개의 제거 공정이 사용될 수 있다.
도 6에서, 캐리어 기판(102)이 제거된다. 캐리어 기판(102)은 기판 코어(110)로부터 분리될(detached)(또는 "디본딩될(de-bonded)") 수 있다. 일부 실시예들에서, 디본딩(de-bonding)은, 이형 층(104)이 광의 열로 인해 분해되고 캐리어 기판(102)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 이형 층(104) 상에 투사하는 것을 포함한다.
솔더 레지스트 층들(124)은 기판 코어(110)의 대향 측면들 위에, 도전성 라인들(106) 및 도전성 라인들(113) 상에 형성된다. 솔더 레지스트 층들(124)은 기판 코어(110)의 영역들을 외부 손상으로부터 보호한다. 일부 실시예들에서, 솔더 레지스트 층들(124)은 감광성 유전체 층을 퇴적시키는 것, 감광성 재료를 광학 패턴으로 노광시키는 것, 및 노광된 층을 현상하여 개구부들(124o)를 형성하는 것에 의해 형성된다. 일부 실시예들에서, 솔더 레지스트 층들(124)은 비-감광성 유전체 층(예컨대, 실리콘 산화물, 또는 실리콘 질화물, 또는 이와 유사한 것)을 퇴적시키는 것, 및 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 유전체 층을 패터닝하여 개구부들(124o)을 형성하는 것에 의해 형성된다. 개구부들(124o)은 후속 공정들에서 커넥터 패드들(connector pads) 또는 언더범프 금속화부들(underbump metallizations)로서 사용될 수 있는 도전성 라인들(113) 및 도전성 라인들(106)의 아래에 놓이는(underlying) 부분들을 노출시킨다. 개구부들(124o)은 테이퍼링되어, 개구부(124o)의 가장 얕은 부분에서의 보다 큰 폭 W3에 비해 개구부(124o)의 가장 깊은 부분에서의 보다 작은 폭 W2을 갖는다. 폭 W2는, 약 180 μm와 같은, 약 55 μm 내지 약 320 μm일 수 있지만, 다른 치수들이 고려되고 사용될 수 있다. 폭 W3은, 약 210 μm와 같은, 약 70 μm 내지 약 350 μm일 수 있지만, 다른 치수들이 고려되고 사용될 수 있다. 각각의 솔더 레지스트 층의 두께 T2는, 약 25 μm와 같은, 약 5 μm 내지 약 50 μm일 수 있지만, 다른 두께들이 고려된다. 인터포저 기판(100)의 전체 두께 T3은, 약 100 μm와 같은, 약 50 μm 내지 약 300 μm일 수 있지만, 다른 두께들이 고려된다.
도 7에서, 도전성 커넥터들(126)은 개구부들(124o)(도 6 참조) 내에 형성된다. 도전성 커넥터들(126)은 도전성 라인들(106)의 노출된 부분들과 접촉할 수 있다. 도전성 커넥터들(126)은 볼 그리드 어레이(ball grid array)(BGA) 커넥터들, 솔더 볼들, 금속 필라(metal pillar)들, C4(controlled collapse chip connection) 범프들, 마이크로 범프들, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성 범프들, 또는 이와 유사한 것일 수 있다. 도전성 커넥터들(126)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 이와 유사한 것, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터들(126)은 증발, 전기 도금, 인쇄, 솔더 전사(solder transfer), 볼 배치(ball placement), 또는 이와 유사한 것과 같은 그러한 통상적으로 사용되는 방법들을 통해 솔더와 같은 공융 재료(eutectic material)의 층을 초기에 형성하는 것에 의해 형성되는 공융 커넥터들(eutectic connectors)이다. 솔더의 층이 구조체 상에 일단 형성되었으면, 재료를 원하는 범프 형상들로 셰이핑하기 위해 리플로(reflow)가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터들(126)은 인쇄, 전기 도금, 무전해 도금, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD) 등에 의해 형성된 (구리 필라와 같은) 금속 필라들을 포함한다. 금속 필라들은 솔더 프리(solder free)이고 실질적으로 수직인 측벽들을 가질 수 있다.
도 8 및 도 9는 다양한 실시예들에 따른, 인터포저 기판(100)의 기판 코어(110)를 통한 수평 단면도들이다. 도 8에 예시된 인터포저 기판(100)의 실시예에서, 보강 구조체들(120)은 인터포저 기판(100) 전체에 걸쳐 다양한 위치들에 형성된다. 보강 구조체들(120)은 도전성 비아들(116)과 거의 동일한 크기 또는 상이한 크기들을 가질 수 있다. 보강 구조체들(120)은 도전성 비아들(116)의 패턴과 동일한 패턴으로 또는 상이한 패턴으로 형성될 수 있다. 일부 실시예들에서, 보강 구조체들(120)은 랜덤하게 분포일 수 있다. 도 9에 예시된 인터포저 기판(100)의 실시예는 불규칙적인 형상들을 갖고 보강 구조체들(120) 중 다른 것들의 면적의 약 2배 내지 100배인 면적을 포함하는 보강 구조체들(122)을 예시하고 있지만, 그 면적이 보강 구조체들(120)의 면적의 2배 미만 또는 100배 초과일 수 있다. 보강 구조체들(122)은 부착된 패키지 내의 특정의 디바이스 또는 핫 스폿에 대응하도록 위치되고 설계될 수 있으며, 부착된 패키지로부터 열을 소산시키는 데 도움을 줄 수 있다.
도 8 및 도 9는 도 7에 대해 취해진 단면을 나타내는 라인 A-A를 예시하고 있다. 도 8 및 도 9에 예시된 뷰들에서, 평면도에서 보강 구조체들(120) 및 보강 구조체들(122) 전부의 총 면적은 인터포저 기판(100)의 총 면적의 약 5% 내지 약 80%일 수 있다. 보강 구조체들(120) 및 보강 구조체들(122) 전부의 총 체적은 인터포저 기판(100)의 기판 코어(110)의 체적의 약 5% 내지 약 80%일 수 있다.
도 10은 인터포저 기판(100)의 상부 뷰(top view), 중간 뷰(middle view), 및 하부 뷰(bottom view)를 예시하고 있다. 도 10에 예시된 바와 같이, 도전성 비아들(116)은 인터포저 기판(100)의 주변 영역(peripheral area)에 위치될 수 있고, 도전성 라인들(113)은 하나의 도전성 비아(116)로부터 다른 도전성 비아(116)로의 라우팅을 제공할 수 있다. 보강 구조체들(120 및/또는 122)은 기판 코어(110)의 중앙(middle)을 통해 형성될 수 있다.
도 11은 일부 실시예들에 따른, 캐비티(130)가 그 내에 배치되어 있는 인터포저 기판(100)을 예시하고 있다. 캐비티(130)는 도전성 커넥터들(126)을 형성하기 이전에 또는 그 이후에 기판 코어(110) 및 솔더 레지스트 층들(124)의 부분들을 제거함으로써 형성될 수 있다. 캐비티(130)를 형성하기 위한 재료의 제거는 컴퓨터 수치 제어(computer numeric control)(CNC)를 사용한 기계적 드릴링 공정에 의해 달성될 수 있다. 그러한 실시예들에서, 재료는 기계적 드릴에 의해 제거되고, 드릴의 위치는 컴퓨터 또는 제어기에 의해 제어된다. 제거는, 레이저 커팅 공정, 레이저 드릴링 공정, 또는 이와 유사한 것과 같은, 다른 공정들에 의해 또한 달성될 수 있다. 재료의 남아 있는 부분들은 인터포저 기판(100)을 형성한다. 캐비티(130)는, 약 50 μm와 같은, 약 20 μm 내지 약 270 μm의 높이 H1을 가질 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 그러한 실시예들에서, 보강 구조체들(120 및/또는 122)은 인터포저 기판(100)의 얇은 부분에 그리고/또는 인터포저 기판(100)의 주변 부분들에 배치될 수 있다. 그에 따라, 그러한 보강 구조체들(120 및/또는 122) 중 일부는 캐비티(130)가 형성될 때 마찬가지로 시닝될(thinned) 수 있다. 인터포저 기판(100)이 하부 팬 아웃 패키지(bottom fan out package)에 부착될 때 형성되는 패키지의 전체 두께를 감소시키기 위해, 캐비티(130)가 하부 팬 아웃 패키지(아래에서 더욱 상세히 논의됨)의 실장된 디바이스(mounted device)와 정렬되도록 하는 인터포저 기판(100)의 위치에 캐비티(130)가 형성될 수 있다.
도 12는 일부 실시예들에 따른, 스루홀(140)이 그 내에 배치되어, 링 형상을 제공하는 인터포저 기판(100)을 예시하고 있다. 일부 실시예들에서, 캐비티(130)는 스루홀(140)을 형성하도록 기판 코어 층(110) 및 솔더 레지스트 층(124)을 완전히 관통하여 형성될 수 있다. 그러한 실시예들에서, 보강 구조체들(120 및/또는 122)은 인터포저 기판(100)의 주변 부분들 내에 배치될 수 있다. 인터포저 기판(100)이 하부 팬 아웃 패키지에 부착될 때 형성되는 패키지의 전체 두께를 감소시키기 위해, 스루홀(140)이 하부 팬 아웃 패키지(아래에서 더욱 상세히 논의됨)의 실장된 디바이스와 정렬되도록 하는 인터포저 기판(100)의 위치에 스루홀(140)이 형성될 수 있다.
도 13은 일부 실시예들에 따른, 도 12에 예시된 바와 같은 링 형상 인터포저 기판(100)의 기판 코어(110)를 통한 수평 단면도를 예시하고 있다. 라인 A-A는 도 12에 대한 취해진 단면을 나타낸다. 보강 구조체들(120)은 인터포저 기판(100) 전체에 걸쳐 다양한 위치들에 형성된다. 보강 구조체들(120)은 도전성 비아들(116)과 거의 동일한 크기 또는 상이한 크기들을 가질 수 있다. 보강 구조체들(120)은 도전성 비아들(116)의 패턴과 동일한 패턴으로 또는 상이한 패턴으로 형성될 수 있다. 일부 실시예들에서, 보강 구조체들(120)은 랜덤하게 분포일 수 있다. 비록 이 뷰에 도시되어 있지 않지만, 보강 구조체들(122)(도 9 참조)이 포함될 수 있다. 보강 구조체들(120) 및 보강 구조체들(122) 전부의 총 면적은 인터포저 기판(100)의 총 면적의 약 5% 내지 약 80%일 수 있다. 보강 구조체들(120) 및 보강 구조체들(122) 전부의 총 체적은 인터포저 기판(100)의 기판 코어(110)의 체적의 약 5% 내지 약 80%일 수 있다.
도 14 내지 도 30은 하나 이상의 부가 기판 코어(210) 층을 포함하는 인터포저 기판(200)의 다양한 실시예들을 예시하고 있다. 도 14는 일부 실시예들에 따른, 기판 코어(110) 및 도전성 라인들(113) 위에 형성되는 제2 기판 코어(210)를 예시하고 있다. 도 5의 도전성 비아들(116) 및 도전성 라인들(113)의 형성 이후에, 제2 기판 코어(210)는 제1 기판 코어(110) 및 도전성 라인들(113)에 라미네이트될 수 있다. 제2 기판 코어(210)는 기판 코어(110)와 관련하여 앞서 논의된 것들과 유사한 재료들 및 공정들을 사용하여 형성될 수 있으며, 이는 반복되지 않는다. 도전성 라인들(212)은 제2 기판 코어(210) 위에 형성될 수 있다. 도전성 라인들(212)은 먼저 도전성 층(112)과 관련하여 앞서 논의된 것들과 유사한 공정들 및 재료들을 사용하여 도전성 층을 형성하는 것 및 이어서 도전성 라인들(113)의 패터닝에서 앞서 논의된 것들과 유사한 공정들 및 재료들을 사용하여 도전성 라인들(212)을 생성하기 위해 도전성 층을 패터닝하는 것에 의해 형성될 수 있으며, 이는 반복되지 않는다. 도 14에 예시된 바와 같이, 일부 실시예들에서, 기판 코어(110) 또는 기판 코어(210) 중 어느 것도 보강 구조체들이 그 내에 배치되어 있지 않을 수 있다. 일부 실시예들에서, 도전성 라인들(212)을 형성하는 공정은, 도 32와 관련하여 아래에서 논의되는 재배선 구조체(306)와 같은, 재배선 구조체를 형성하기 위해 임의의 횟수 반복될 수 있다. 그러한 실시예들에서, 재배선 구조체(306)와 관련하여 아래에서 논의되는 바와 같이, 유전체 층들은 도전성 라인들(212)의 상이한 층들을 분리시키는 데 사용될 수 있다.
도 15는 일부 실시예들에 따른, 기판 코어(110) 및 도전성 라인들(113) 위에 형성되는 제2 기판 코어(210)를 예시하고 있다. 도 5의 도전성 비아들(116), 도전성 라인들(113), 및 보강 구조체들(120)의 형성 이후에, 제2 기판 코어(210)는 제1 기판 코어(110) 및 도전성 라인들(113)에 라미네이트될 수 있다. 제2 기판 코어(210) 및 도전성 라인들(212)은 도 14의 제2 기판 코어(210)와 관련하여 논의된 것과 유사한 방식으로 형성될 수 있다. 도 15에 예시된 바와 같이, 일부 실시예들에서, 보강 구조체들(120)이 기판 코어(110) 내에 배치된 후에 기판 코어(210)가 기판 코어(110) 위에 형성될 수 있지만, 보강 구조체들이 없을 수 있다.
도 16은 일부 실시예들에 따른, 기판 코어(110) 및 도전성 라인들(113) 위에 형성되는 제2 기판 코어(210)를 예시하고 있다. 도 5의 도전성 비아들(116), 도전성 라인들(113), 및 보강 구조체들(120)의 형성 이후에, 제2 기판 코어(210)는 제1 기판 코어(110) 및 도전성 라인들(113)에 라미네이트될 수 있다. 일부 실시예들에서, 보강 구조체들(220)은 제2 기판 코어(210) 내에 형성될 수 있다. 일부 실시예들에서, 보강 구조체들(220) 중 일부 또는 전부는 각자의 보강 구조체들(120)과 정렬될 수 있는 반면, 다른 실시예들에서, 보강 구조체들(220) 중 어느 것도 보강 구조체들(120)과 정렬되지 않는다. 일부 실시예들에서, 보강 구조체들(220)은 앞서 논의된 보강 구조체들(122)과 유사한 불규칙적인 형상의(irregularly shaped) 보강 구조체들을 포함할 수 있다. 보강 구조체들(220)은 보강 구조체들(120 및/또는 122)의 형성에서 앞서 논의된 것들과 유사한 공정들 및 재료들을 사용하여 형성될 수 있으며, 이는 반복되지 않는다.
도 17 내지 도 21은 인터포저 기판(200)을 완성하는 데 있어서의 다양한 중간 공정들을 예시하고 있다. 비록 도 17 내지 도 21이 도 14에 묘사된 바와 같은 인터포저 기판(200)에 기초하여 예시되어 있지만, 도 15 및 도 16에 묘사된 것들과 부합하는 인터포저 기판(200)의 실시예들에도 적용될 수 있음이 이해되어야 한다.
도 17은 도전성 라인들(113)의 일 부분에 대응하는 리세싱된 본드 패드(113p)를 노출시키기 위해 리세스들(250)이 제2 기판 코어(210) 내에 형성된 후의 도 14의 인터포저 기판을 예시하고 있다. 일부 실시예들에서, 리세스들(250)은 레이저 드릴링에 의해 형성된다. 드릴 비트를 사용한 기계적 드릴링과 같은, 다른 공정들이 리세스들(250)을 형성하는 데 또한 사용될 수 있다. 임의의 다른 적당한 공정이 리세스들(250)을 형성하는 데 사용될 수 있다. 리세스들(250)은, 다각형, 원형, 또는 이와 유사한 것과 같은, 임의의 평면도 형상을 가질 수 있다. 기판 코어(210)의 제거된 재료로 스미어링되었을 수 있는 리세스들(250) 근방의 영역들을 세정하기 위해 세정 공정이 이어서 수행될 수 있다. 리세스들(250)은, 약 210 μm와 같은, 약 70 μm 내지 약 350 μm의 폭 W4를 가질 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 일부 실시예들에서, 리세스들(250)은, 약 260 μm와 같은, 70 μm 내지 약 400 μm의 피치 P4를 가지는, 규칙적인 패턴으로 형성될 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 일부 실시예들에서, 리세스들(250)의 상부에서의 폭 W4는 리세스들(250)의 하부에서의 폭 W5보다 더 넓을 수 있어, 리세스들(250)은 테이퍼링된 형상을 가질 수 있다. 폭 W5는, 약 180 μm와 같은, 약 55 μm 내지 약 320 μm일 수 있다. 리세스들(250)은, 약 30 μm와 같은, 약 20 μm 내지 약 300 μm의 높이 H4를 가질 수 있지만, 다른 값들이 고려되고 사용될 수 있다.
도 18에서, 캐리어 기판(102)이 제거된다. 캐리어 기판(102)은 기판 코어(110)로부터 분리될(또는 "디본딩될") 수 있다. 일부 실시예들에서, 디본딩은, 이형 층(104)이 광의 열로 인해 분해되고 캐리어 기판(102)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 이형 층(104) 상에 투사하는 것을 포함한다. 일부 실시예들에서, 부가 기판 코어 층들이 기판 코어(210)와 관련하여 앞서 논의된 것과 유사한 방식으로 부가될 수 있으며, 도전성 라인들, 비아들, 및 보강 구조체들은 앞서 논의된 것과 부합하는 방식으로 그 내에 배치될 수 있고, 최상부 기판 코어(topmost substrate core)는 리세스들(250)이 그 내에 형성될 수 있다.
도 19에서, 솔더 레지스트 층들(124)은 기판 코어(110) 및 기판 코어(210)의 대향 측면들 위에, 도전성 라인들(106) 및 도전성 라인들(212) 상에 형성된다. 솔더 레지스트 층들(124)은 기판 코어(110) 및 기판 코어(210)의 영역들을 외부 손상으로부터 보호한다. 솔더 레지스트 층들(124)은 도 6과 관련하여 앞서 논의된 것들과 유사한 공정들 및 재료들을 사용하여 형성될 수 있으며, 이는 반복되지 않는다. 개구부들은 앞서 논의된 것과 유사한 방식으로 솔더 레지스트 층들(124) 내에 만들어질 수 있다. 각각의 솔더 레지스트 층의 두께 T4는, 약 25 μm와 같은, 약 5 μm 내지 약 50 μm일 수 있지만, 다른 두께들이 고려된다. 인터포저 기판(200)의 전체 두께 T5는, 약 200 μm와 같은, 약 30 μm 내지 약 1500 μm일 수 있지만, 다른 두께들이 고려된다.
도 20에서, 임의적 금속 라이너(260)가 형성될 수 있으며, 여기서 금속 라이너(260)는 언더범프 금속화부를 제공하기 위해 제2 기판 코어(210)의 리세스들(250)을 라이닝한다(lines). 일부 실시예들에서, 금속 라이너(260)는 캐리어 기판(102)이 여전히 부착되는 동안 그리고 솔더 레지스트 층들(124)의 형성 이전에, 예를 들어, 도 17에서의 리세스들(250)의 형성 이후에, 형성될 수 있다. 다른 실시예들에서, 금속 라이너(260)는 솔더 레지스트 층들(124)의 형성 이후에 형성될 수 있다. 금속 라이너(260)는 구리, 티타늄, 니켈, 알루미늄, 이들의 조성물들, 또는 이와 유사한 것의 하나 이상의 층일 수 있고, 포일, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD) 등에 의해서와 같이, 임의의 적절한 공정을 사용하여 형성될 수 있다. 금속 라이너(260)가 인터포저 기판(200)을 포함하는 아래에서 논의되는 도면들에 묘사되어 있더라도, 금속 라이너(260)가 임의적임이 이해되어야 한다.
일부 실시예들에서, 금속 라이너(260)를 형성하기 위해, 시드 층(도시되지 않음)이 기판 코어(210) 위에 먼저 형성될 수 있다. 다음에, 포토레지스트(도시하지 않음)가 시드 층 위에 형성되고 패터닝되어 리세스들(250)을 노출시킨다. 이어서, 금속 라이너(260)가 리세스들(250) 내에 형성될 수 있다. 금속 라이너(260)의 형성 이후에, 포토레지스트는, 애싱에 의해서와 같이, 제거될 수 있고, 시드 층의 현재 노광된 부분들은, 습식 또는 건식 에칭에 의해서와 같이, 제거될 수 있다.
다른 실시예들에서, 금속 라이너(260)를 형성하기 위해, 금속 층이 기판 코어(210) 위에 형성될 수 있고, 포토레지스트(도시되지 않음)가 금속 층 위에 퇴적될 수 있다. 포토레지스트는 유지되어서는 안 되는 금속 층의 부분들을 노광시키도록 패터닝될 수 있고, 그 부분들은, 습식 또는 건식 에칭에 의해서와 같이, 제거될 수 있다. 포토레지스트는, 애싱에 의해서와 같이, 제거될 수 있고, 금속 층의 남아 있는 부분들은 금속 라이너(260)가 될 수 있다.
도 21에서, 도전성 커넥터들(126)은 솔더 레지스트 층들(124) 내의 개구부들 내에 형성된다. 도전성 커넥터들(126)은 도 7의 도전성 커넥터들(126)과 관련하여 앞서 논의된 것들 중 임의의 것과 유사한 공정들 및 재료들을 사용하여 형성될 수 있다.
도 22 내지 도 25는 일부 실시예들에 따른, 캐비티(230)(도 22 내지 도 24) 또는 스루홀(240)(도 25)이 그 내에 배치되어 있는 인터포저 기판(200)을 예시하고 있다. 캐비티(230) 또는 스루홀(240)은 캐비티(130) 및 스루홀(140)과 관련하여 앞서 논의된 공정들 중 임의의 것을 사용하여 형성될 수 있고, 이는 반복되지 않는다. 캐비티(230)는 약 20 μm 내지 약 1470 μm의 높이 H2를 가질 수 있지만, 다른 높이들이 고려되고 사용될 수 있다. 도 22는 제거된 부분의 높이 H2가 기판 코어(110)의 두께에 대응하도록 캐비티(230)가 형성되는 실시예를 예시하고 있다. 도 23은 제거된 부분의 높이 H2가 기판 코어(110)의 두께보다 더 작도록 캐비티(230)가 형성되는 실시예를 예시하고 있다. 도 24는 제거된 부분의 높이 H2가 기판 코어(110)의 두께보다 더 크도록 캐비티(230)가 형성되고 제2 기판 코어(210) 내로 연장되지만 제2 기판 코어(210)를 완전히 관통하지는 않게 연장되는 실시예를 예시하고 있다. 도 25는 스루홀(240)이 기판 코어(110) 및 제2 기판 코어(210)를 완전히 관통하여 연장되는 실시예를 예시하고 있다.
도 26은, 예를 들어, 도 16에 예시된 중간 공정으로부터 뒤따를 수 있는, 보강 구조체들(120) 및 보강 구조체들(220)이 그 내에 배치되어 있는 인터포저 기판(200)을 예시하고 있다. 보강 구조체들(220)이, 앞서 논의된 바와 같이, 임의적임이 이해되어야 한다.
도 27 내지 도 30은 일부 실시예들에 따른, 캐비티(230)(도 27 내지 도 29) 또는 스루홀(240)(도 30)이 그 내에 배치되어 있는 인터포저 기판(200)을 예시하고 있다. 캐비티(230) 또는 스루홀(240)은 캐비티(130) 및 스루홀(140)과 관련하여 앞서 논의된 공정들 중 임의의 것을 사용하여 형성될 수 있고, 이는 반복되지 않는다. 도 27 내지 도 30에 예시된 실시예들은 보강 구조체들(120)(및/또는 보강 구조체들(122)) 및/또는 보강 구조체들(220)이 그 각자의 기판 코어들 내에 배치되어 있다.
도 27은 제거된 부분의 높이 H2가 기판 코어(110)의 두께에 대응하도록 캐비티(230)가 형성되는 실시예를 예시하고 있다. 보강 구조체들(120)은 기판 코어(110)의 주변 부분 내에 배치될 수 있고, 보강 구조체들(220)은 캐비티(230)와 정렬되는 제2 기판 코어(210)의 일 부분 내에 배치되고 그리고/또는 캐비티(230) 주위의 제2 기판 코어의 주변 부분 내에 배치될 수 있다.
도 28은 제거된 부분의 높이 H2가 기판 코어(110)의 두께보다 더 작도록 캐비티(230)가 형성되는 실시예를 예시하고 있다. 보강 구조체들(120)은 기판 코어(110)의 주변 부분 내에 그리고/또는 캐비티(230)와 정렬되는 기판 코어(110)의 일 부분 내에 배치될 수 있고 캐비티(230)를 형성하는 공정에 의해 시닝될 수 있다. 보강 구조체들(220)은 캐비티(230)와 정렬되는 제2 기판 코어(210)의 일 부분 내에 배치되고 그리고/또는 캐비티(230) 주위의 제2 기판 코어의 주변 부분 내에 배치될 수 있다.
도 29는 제거된 부분의 높이 H2가 기판 코어(110)의 두께보다 더 크도록 캐비티(230)가 형성되고 제2 기판 코어(210) 내로 연장되지만 제2 기판 코어(210)를 완전히 관통하지는 않게 연장되는 실시예를 예시하고 있다. 보강 구조체들(120)은 기판 코어(110)의 주변 부분 내에 배치될 수 있다. 보강 구조체들(220)은 캐비티(230)를 둘러싸는 제2 기판 코어(210)의 주변 부분 내에 배치될 수 있고 그리고/또는 캐비티(230)와 정렬되는 제2 기판 코어의 일 부분 내에 배치될 수 있으며 캐비티(230)를 형성하는 공정에 의해 시닝될 수 있다.
도 30은 스루홀(240)이 기판 코어(110) 및 제2 기판 코어(210)를 완전히 관통하여 연장되는 실시예를 예시하고 있다. 보강 구조체들(120)은 기판 코어(110)의 주변 부분 내에 배치될 수 있고, 보강 구조체들(220)은 제2 기판 코어(210)의 주변 부분 내에 배치될 수 있다.
도 31 내지 도 79는 일부 실시예들에 따른, 다양한 패키지 컴포넌트들을 형성하기 위해 인터포저 기판(100) 또는 인터포저 기판(200)을 다른 디바이스들과 함께 패키징하기 위한 공정의 중간 단계들의 단면도들을 예시하고 있다. 패키지 컴포넌트들은 다수의 영역들을 포함할 수 있고, 하나의 인터포저 기판(100) 또는 인터포저 기판(200)은 각각의 영역 내에 패키징된다. 패키지 컴포넌트들의 하나의 영역이 예시되어 있다.
도 31 내지 도 42는, 일부 실시예들에 따른, 하부 팬-아웃 패키지(300)를 형성하기 위한 공정의 중간 단계들의 단면도들을 예시하고 있다. 하부 팬-아웃 패키지(300)의 형성은 아래에서 논의되는 실시예들 중 임의의 것에서 사용될 수 있다. 도 31에서, 캐리어 기판(302)이 제공되고, 이형 층(304)은 캐리어 기판(302) 상에 형성된다. 캐리어 기판(302)은 캐리어 기판(102)에 대한 후보들 중 임의의 것과 유사할 수 있고, 이형 층(304)은, 각각이 도 1과 관련하여 앞서 논의된, 이형 층(104)에 대한 후보들 중 임의의 것과 유사할 수 있다. 이형 층(304)의 상부 표면은 레벨링될 수 있고 높은 정도의 코플래너리티(coplanarity)를 가질 수 있다.
도 32에서, 제1 재배선 구조체(306)는 이형 층(304) 상에 형성된다. 제1 재배선 구조체(306)는 유전체 층들(308, 312, 316, 및 320); 및 금속화 패턴들(310, 314, 및 318)을 포함한다. 금속화 패턴들은 재배선 층들(redistribution layers) 또는 재배선 라인들(redistribution lines)이라고 또한 지칭될 수 있다. 제1 재배선 구조체(306)가 예로서 도시되어 있다. 보다 많은 또는 보다 적은 유전체 층들 및 금속화 패턴들이 제1 재배선 구조체(306) 내에 형성될 수 있다. 보다 적은 유전체 층들 및 금속화 패턴들이 형성되어야 하는 경우, 아래에서 논의되는 단계들 및 공정이 생략될 수 있다. 보다 많은 유전체 층들 및 금속화 패턴들이 형성되어야 하는 경우, 아래에서 논의되는 단계들 및 공정들이 반복될 수 있다.
제1 재배선 구조체(306)를 형성하기 위한 예로서, 유전체 층(308)은 이형 층(304) 상에 퇴적된다. 일부 실시예들에서, 유전체 층(308)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, 폴리벤즈옥사졸(polybenzoxazole)(PBO), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene)(BCB), 또는 이와 유사한 것과 같은 광감성 재료로 형성된다. 유전체 층(308)은 스핀 코팅, 라미네이션, CVD, 이와 유사한 것, 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층(308)은 이어서 패터닝된다. 패터닝은 이형 층(304)의 부분들을 노출시키는 개구부들을 형성한다. 패터닝은, 유전체 층(308)이 감광성 재료일 때 유전체 층(308)을 광에 노광시키는 것, 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것과 같은, 허용가능한 공정에 의해 이루어질 수 있다. 유전체 층(308)이 감광성 재료이면, 유전체 층(308)은 노광 이후에 현상될 수 있다.
금속화 패턴(310)이 이어서 형성된다. 금속화 패턴(310)은 유전체 층(308)의 주 표면(major surface) 상에 있고 그를 따라 연장되는 도전성 라인들을 포함한다. 금속화 패턴(310)은 유전체 층(308)을 관통하여 연장되는 도전성 비아들을 더 포함한다. 금속화 패턴(310)을 형성하기 위해, 시드 층이 유전체 층(308) 위에 그리고 유전체 층(308)을 관통하여 연장되는 개구부들 내에 형성된다. 일부 실시예들에서, 시드 층은, 단일 층 또는 상이한 재료들로 형성된 복수의 서브층들(sub-layers)을 포함하는 복합 층(composite layer)일 수 있는, 금속 층이다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD, 또는 이와 유사한 것을 사용하여 형성될 수 있다. 포토레지스트가 이어서 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 또는 이와 유사한 것에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(310)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 관통하여 개구부들을 형성한다. 도전성 재료가 이어서 포토레지스트의 개구부들 내에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 이와 유사한 것과 같은, 도금에 의해 형성될 수 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 이와 유사한 것과 같은, 금속을 포함할 수 있다. 시드 층의 아래에 놓이는 부분들과 도전성 재료의 조합은 금속화 패턴(310)을 형성한다. 도전성 재료가 형성되지 않은 시드 층의 부분들 및 포토레지스트는 제거된다. 포토레지스트는, 산소 플라스마 또는 이와 유사한 것을 사용하는 것과 같이, 허용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 일단 제거되면, 습식 또는 건식 에칭에 의해서와 같이, 허용가능한 에칭 공정을 사용하는 것에 의해서와 같이, 시드 층의 노광된 부분들이 제거된다.
유전체 층(312)은 금속화 패턴(310) 및 유전체 층(308) 상에 퇴적된다. 유전체 층(312)은 유전체 층(308)과 유사한 방식으로 형성될 수 있고, 유전체 층(308)과 동일한 재료로 형성될 수 있다.
금속화 패턴(314)이 이어서 형성된다. 금속화 패턴(314)은 유전체 층(312)의 주 표면 상에 있고 그를 따라 연장되는 도전성 라인들을 포함한다. 금속화 패턴(314)은 금속화 패턴(310)에 물리적으로 그리고 전기적으로 접속되도록 유전체 층(312)을 관통하여 연장되는 도전성 비아들을 더 포함한다. 금속화 패턴(314)은 금속화 패턴(310)과 유사한 방식으로 형성될 수 있고, 금속화 패턴(310)과 동일한 재료로 형성될 수 있다. 금속화 패턴(314)의 도전성 비아들은 금속화 패턴(310)의 도전성 비아들보다 더 작은 폭을 갖는다. 이에 따라, 금속화 패턴(314)을 위한 유전체 층(312)을 패터닝할 때, 유전체 층(312) 내의 개구부들의 폭은 유전체 층(308) 내의 개구부들의 폭보다 더 작다.
유전체 층(316)은 금속화 패턴(314) 및 유전체 층(312) 상에 퇴적된다. 유전체 층(316)은 유전체 층(308)과 유사한 방식으로 형성될 수 있고, 유전체 층(308)과 동일한 재료로 형성될 수 있다.
금속화 패턴(318)이 이어서 형성된다. 금속화 패턴(318)은 유전체 층(316)의 주 표면 상에 있고 그를 따라 연장되는 도전성 라인들을 포함한다. 금속화 패턴(318)은 금속화 패턴(314)에 물리적으로 그리고 전기적으로 접속되도록 유전체 층(316)을 관통하여 연장되는 도전성 비아들을 더 포함한다. 금속화 패턴(318)은 금속화 패턴(310)과 유사한 방식으로 형성될 수 있고, 금속화 패턴(310)과 동일한 재료로 형성될 수 있다. 금속화 패턴(318)의 도전성 비아들은 금속화 패턴(310)의 도전성 비아들보다 더 작은 폭을 갖는다. 이에 따라, 금속화 패턴(314)을 위한 유전체 층(316)을 패터닝할 때, 유전체 층(316) 내의 개구부들의 폭은 유전체 층(308) 내의 개구부들의 폭보다 더 작다.
유전체 층(320)은 금속화 패턴(318) 및 유전체 층(316) 상에 퇴적된다. 유전체 층(320)은 유전체 층(308)과 유사한 방식으로 형성될 수 있고, 유전체 층(308)과 동일한 재료로 형성될 수 있다.
도 33에서, UBM들(322)은 유전체 층(320) 상에 형성되고 유전체 층(320)을 관통하여 연장된다. UBM들(322)을 형성하기 위한 예로서, 유전체 층(320)은 금속화 패턴(318)의 부분들을 노출시키는 개구부들을 형성하도록 패터닝될 수 있다. 패터닝은, 유전체 층(320)이 감광성 재료일 때 유전체 층(320)을 광에 노광시키는 것, 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것과 같은, 허용가능한 공정에 의해 이루어질 수 있다. 유전체 층(320)이 감광성 재료이면, 유전체 층(320)은 노광 이후에 현상될 수 있다. 일부 실시예들에서, UBM들(322)을 위한 개구부들은 금속화 패턴들(310, 314, 및 318)의 도전성 비아 부분들을 위한 개구부들보다 더 넓을 수 있다. 일부 실시예들에서, UBM들(322)을 위한 개구부들은 금속화 패턴들(310, 314, 및 318)의 도전성 비아 부분들을 위한 개구부들보다 더 좁거나 그와 거의 동일한 폭일 수 있다. 시드 층은 유전체 층(320) 위에 그리고 개구부들 내에 형성된다. 일부 실시예들에서, 시드 층은, 단일 층 또는 상이한 재료들로 형성된 복수의 서브층들(sub-layers)을 포함하는 복합 층(composite layer)일 수 있는, 금속 층이다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 또는 이와 유사한 것을 사용하여 형성될 수 있다. 포토레지스트가 이어서 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 또는 이와 유사한 것에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 UBM들(322)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 관통하여 개구부들을 형성한다. 도전성 재료가 포토레지스트의 개구부들 내에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금, 또는 이와 유사한 것과 같은, 도금에 의해 형성될 수 있다. 도전성 재료는, 구리, 니켈, 티타늄, 텅스텐, 알루미늄, 또는 이와 유사한 것과 같은, 금속을 포함할 수 있다. 이어서, 도전성 재료가 형성되지 않은 시드 층의 부분들 및 포토레지스트는 제거된다. 포토레지스트는, 산소 플라스마 또는 이와 유사한 것을 사용하는 것과 같이, 허용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 일단 제거되면, 습식 또는 건식 에칭에 의해서와 같이, 허용가능한 에칭 공정을 사용하는 것에 의해서와 같이, 시드 층의 노광된 부분들이 제거된다. 시드 층 및 도전성 재료의 남아 있는 부분들은 UBM들(322)을 형성한다. UBM들(322)이 상이하게 형성되는 실시예들에서, 보다 많은 포토레지스트 및 패터닝 단계들이 이용될 수 있다.
UBM들(322) 모두가 동일한 폭을 갖는 것은 아닐 수 있다. 일부 실시예들에서, 제1 재배선 구조체(306)의 제1 영역(306A) 내의 UBM들(322)의 제1 서브세트는 제1 폭 W6을 가지며, 제1 재배선 구조체(306)의 제2 영역(306B) 내의 UBM들(322)의 제2 서브세트는 제2 폭 W7을 가진다. 제1 폭 W6은 제2 폭 W7과 상이할 수 있고, 일부 실시예들에서 제1 폭 W6은 제2 폭 W7보다 더 크다. 폭 W6은, 약 170 μm와 같은, 약 100 μm 내지 약 250 μm일 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 폭 W7은, 약 48 μm와 같은, 약 30 μm 내지 약 70 μm일 수 있지만, 다른 값들이 고려되고 사용될 수 있다.
도 34에서, 일부 실시예들에 따르면, 제1 영역(306A)의 UBM들(322)의 일부 또는 전부는 그 대신에 도전성 필라들(322p) 내에 형성될 수 있다. 도전성 필라들(322p)이, 약 60 μm와 같은, 약 10 μm 내지 약 150 μm와 같은, 원하는 높이 H8에 도달할 때까지 포토레지스트를 통해 제1 영역(306A)의 UBM들(322)을 도금함으로써 도전성 필라들(322p)이 형성될 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 일부 실시예들에서, 도전성 필라들의 폭 W8은 금속화 패턴(318)의 부분들을 노출시키도록 패터닝된 유전체 층(320) 내의 개구부들에 대응할 수 있다. 일부 실시예들에서, 폭 W8은 유전체 층(320) 내의 개구부들보다 더 넓거나 더 좁을 수 있다. 폭 W8은, 약 150 μm와 같은, 약 80 μm 내지 약 230 μm일 수 있지만, 다른 값들이 고려되고 사용될 수 있다.
도 35에서, 일부 실시예들에 따르면, 제1 영역(306A)의 UBM들(322)의 일부 또는 전부는 도전성 필라들(322p)이 그 상에 배치될 수 있다. UBM들(322)을 형성한 후에, 다른 포토레지스트가 스핀 코팅 또는 이와 유사한 것에 의해 형성되고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전성 필라들(322p)에 대한 패턴에 대응한다. 패터닝은 UBM들(322)을 노출시키도록 포토레지스트 내에 개구부들을 형성한다. 도전성 필라들(322p)이, 약 60 μm와 같은, 약 10 μm 내지 약 150 μm와 같은, 원하는 높이 H9에 도달할 때까지 전기 도금 또는 무전해 도금과 같은 도금, 또는 이와 유사한 것에 의해 도전성 필라들(322p)의 도전성 재료가 형성될 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 도전성 필라들의 폭 W9는 포토레지스트의 패턴의 개구부들의 폭에 대응한다. 폭 W9는, 약 150 μm와 같은, 약 80 μm 내지 약 230 μm일 수 있지만, 다른 값들이 고려되고 사용될 수 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄, 또는 이와 유사한 것과 같은, 금속을 포함할 수 있다. 이어서, 포토레지스트가 제거된다. 포토레지스트는, 산소 플라스마 또는 이와 유사한 것을 사용하는 것과 같이, 허용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 결과적인 구조체는 도전성 필라들(322p)의 베이스(base)를 둘러싸는 UBM들(322)의 숄더(shoulder)(322s)를 가질 수 있다.
비록 나머지 도면들이 도 35와 관련하여 설명된 바와 같이 구성되는 도전성 필라들(322p)을 예시하고 있지만, 달리 언급되지 않는 한 적절한 경우, 도 34와 관련하여 설명된 바와 같이 구성되는(즉, UBM(322)을 갖지 않는) 도전성 필라들(322p)로 대체될(substituted) 수 있음이 이해되어야 한다.
도 36 내지 도 45는, 일부 실시예들에 따른, 팬-아웃 하부 패키지 및 인터포저를 포함하는 패키지 구조체를 형성하는 공정에서의 다양한 중간 단계들을 예시하고 있다. 도 36에서, 집적 회로 다이(324)는 제1 재배선 구조체(306) 위에 배치된다. 집적 회로 다이(324)는 로직 다이(예컨대, 중앙 프로세싱 유닛, 마이크로제어기 등), 메모리 다이(예컨대, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예컨대, PMIC(power management integrated circuit) 다이), RF(radio frequency) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, DSP(digital signal processing) 다이), 프런트 엔드(front-end) 다이(예컨대, AFE(analog front-end) 다이), 이와 유사한 것, 또는 이들의 조합(예컨대, SoC(system-on-chip))일 수 있다.
집적 회로 다이(324)는 반도체 기판을 포함하며, 트랜지스터들, 다이오드들, 커패시터들, 저항기들 등과 같은 디바이스들이 반도체 기판 내에 그리고/또는 그 상에 형성된다. 디바이스들은, 예를 들어, 집적 회로를 형성하기 위해 반도체 기판 상의 하나 이상의 유전체 층 내의 금속화 패턴들에 의해 형성된 인터커넥트 구조체들에 의해 상호접속될 수 있다. 집적 회로 다이(324)는 외부 접속들이 이루어지는, 알루미늄 패드들과 같은, 패드들(326)을 더 포함한다. 패드들(326)은 집적 회로 다이(324)의 각자의 활성면들(active sides)이라고 지칭될 수 있는 것 상에 있고, 인터커넥트 구조체들의 최상부 층들(uppermost layers) 내에 있을 수 있다. 집적 회로 다이(324)의 활성면이 제1 재배선 구조체(306) 쪽으로 향해 있기 때문에, 제1 재배선 구조체(306)는 전면 재배선 구조체(front-side redistribution structure)라고 또한 지칭될 수 있다. 그리고 집적 회로 다이(324)의 활성면이 아래로 제1 재배선 구조체(306) 쪽으로 향해 있기 때문에, 결과적인 패키지는 하부 팬-아웃 패키지라고 지칭될 수 있다. 도전성 커넥터들(328)은 패드들(326) 상에 형성될 수 있다. 도전성 커넥터들(328)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 이와 유사한 것, 또는 이들의 조합과 같은 도전성 재료로 형성될 수 있다. 일부 실시예들에서, 도전성 커넥터들(328)은 솔더 커넥터들이다.
집적 회로 다이(324)는, 예컨대, 픽-앤-플레이스(pick-and-place) 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(328)이 제2 영역(306B) 내의 UBM들(322)과 정렬되도록 집적 회로 다이(324)가 재배선 구조체(306) 상에 배치된다. 집적 회로 다이(324)가 배치된 후에, 도전성 커넥터들(328)이 리플로되어 대응하는 UBM들(322)과 패드들(326) 사이에 접합부들(joints)을 형성하여, 집적 회로 다이(324)를 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다.
언더필(underfill)(330)이 집적 회로 다이(324)와 제1 재배선 구조체(306) 사이에 형성되어, 도전성 커넥터들(328)을 둘러쌀 수 있다. 이와 같이, 도전성 커넥터들(328)이 기계적 힘들로부터 보호될 수 있다. 언더필(330)은 집적 회로 다이(324)가 부착된 후에 모세관 유동 공정(capillary flow process)에 의해 형성될 수 있거나, 집적 회로 다이(324)가 부착되기 전에 적당한 퇴적 방법에 의해 형성될 수 있다.
도 37에서, 일부 실시예들에 따르면, 인터포저 기판(100)(예컨대, 도 7 참조)은 도전성 커넥터들(126)을 도전성 필라들(322p)의 각자의 도전성 필라들에 커플링시키도록 도전성 필라들(322p)에 정렬된다. 인터포저 기판(100)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 UBM들(322) 및/또는 도전성 필라들(322p)과 정렬되도록 인터포저 기판(100)이 재배선 구조체(306) 상에 배치된다.
도 38에서, 인터포저 기판(100)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(100)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 봉지재(encapsulant)(334)가 다양한 컴포넌트들 상에 형성된다. 봉지재(334)는 몰딩 컴파운드, 에폭시, 또는 이와 유사한 것일 수 있고, 압축 몰딩(compression molding), 트랜스퍼 몰딩(transfer molding), 또는 이와 유사한 것에 의해 도포될(applied) 수 있다. 집적 회로 다이(324)가 매립되거나 커버되고 인터포저 기판(100)과 재배선 구조체(306) 사이의 공간이 충전되도록 봉지재(334)가 제1 재배선 구조체(306) 위에 형성될 수 있다. 봉지재(334)가 이어서 경화된다. 일부 실시예들에서, 봉지재(334)는, 예를 들어, 언더필(330)이 생략된 실시예들에서, 제1 재배선 구조체(306)와 집적 회로 다이(324) 사이에 또한 형성된다.
도 39에 예시된 것과 같은, 일부 실시예들에서, 도전성 커넥터들(126)이 리플로되어 도전성 필라들(322p) 주위에 형성될 수 있다. 집적 회로 다이(100)가 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(100)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 그러한 실시예들에서, 도전성 커넥터들(126)은 재료가 도전성 필라(322p)의 전체 길이를 따라 아래로 연장되어 UBM들(322)의 숄더(322s) 부분과 접촉하며, 그로써 도전성 필라(322p)를 도전성 커넥터들의 재료 내에 매립하도록 하는 양의 재료로 형성될 수 있다. UBM들(322)의 숄더(322s) 부분은 "스텝(step)"이라고 또한 지칭될 수 있다. 파선들로 그려진 박스가 도 40에 확대되어 있다.
도 40에서, 일부 실시예들에 따른, 도 39의 접속부들(connections)의 확대도가 제공된다. 도 39에 도시된 바와 같이, 리플로 이후에, 도전성 커넥터(126)의 재료는 도전성 필라(322p)를 따라 아래로 연장되어, 도전성 필라(322p)의 상부 및 측벽들을 커버한다. 도전성 커넥터(126)의 재료는 도전성 필라(322p)를 둘러싸는 UBM(322)의 숄더(322s)까지 연장된다. 도전성 커넥터(126)의 재료는 UBM(322)의 측방 범위(lateral extents) 내에 형성된다. 도전성 커넥터(126)의 재료가 리플로될 때, 도전성 필라(322p)는 재료가 주위로 유동(flow around)하여, 도전성 필라(322p)의 측벽들 상에 재료의 실질적으로 균일한 층을 형성하도록 템플릿(template)으로서 기능한다. UBM들(322)의 숄더(322s) 또는 스텝은 리플로된 도전성 커넥터(126)의 외측 폭(outer width)의 한계를 정의하는 템플릿으로서 기능한다. 도전성 필라(322p)는 약 80 μm 내지 약 230 μm일 수 있는 폭 D1, 및 약 10 μm 내지 약 150 μm일 수 있는 높이 D2를 갖는다. 도전성 커넥터(126)는 약 100 μm 내지 약 250 μm의 도전성 필라(322p)를 둘러싸는 폭 D3을 가질 수 있으며, 여기서 D3은 D1보다 더 크다. 일부 실시예들에서, 도전성 필라(322p) 위쪽에서의 폭 D4가 도전성 필라(322p)를 둘러싸는 폭 D3과 동일하여, 비 D4/D3 = 1을 생성할 수 있다. 일부 실시예들에서, D4는 D3보다 더 작거나 더 클 수 있으며 여기서 D4/D3의 비는 약 0.8 내지 약 1.4이다. 리플로 이후의 도전성 커넥터(126)의 높이 D5는 인터포저 기판(100)의 기판 코어(110)와 재배선 구조체(306) 사이의 공간에 대응하고, 약 80 μm 내지 약 180 μm일 수 있다. 이러한 치수들이 예들이고 다른 치수들이 적절한 경우 사용될 수 있음이 이해되어야 한다.
도전성 필라(322p)가 도전성 커넥터(126)의 재료에 의해 캡슐화되기(encapsulated) 때문에, 인터포저 기판(100) 및 재배선 구조체(306)와 같은, 상이하게 형성된 구조체들 사이의 CTE 미스매치(mismatch)에 의해 유도되는 뒤틀림 응력들을 보다 잘 견딜 수 있는 강한 접합부가 형성된다. 뒤틀림 응력들을 견디는 것은 접합 실패(joint failure)를 감소시키고 뒤틀림을 감소시킨다. 도전성 필라(322p)와 도전성 커넥터(126) 사이에 접합부를 형성하는 공정은 도전성 필라(322p) 및 숄더(322s)가 리플로를 제어하기 위한 템플릿들로서 기능하기 때문에 다른 커넥터들에 대한 브릿징(bridging)의 감소된 위험을 제공하는 장점을 또한 갖는다. 이 공정은 미세 피치 접합들(fine-pitch joints)을 또한 가능하게 함에도 불구하고 양호한 자기 정렬(self-alignment)을 가능하게 해준다. 견고한 접합은 높은 접합률(joint rate) 및 접합 신뢰성을 제공한다. 또한, 이 공정은 도전성 필라들(322p)을 사용하여 제어된 접합 스탠드오프를 제공한다.
도 41에서, 캐리어 기판(302)이 제거된다. 캐리어 기판(302)은 재배선 구조체(306)로부터 분리될(또는 "디본딩될") 수 있다. 일부 실시예들에서, 디본딩은, 이형 층(304)이 광의 열로 인해 분해되고 캐리어 기판(302)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 이형 층(304) 상에 투사하는 것을 포함한다. 이 구조체는 이어서 뒤집혀(flipped over) 테이프 상에 배치된다. 디본딩은 재배선 구조체(306)의 금속화 패턴들(310)을 노출시킨다.
도 42에서, 도전성 커넥터들(352)은 재배선 구조체(306) 위에 형성된다. 도전성 커넥터들(352)은 금속화 패턴들(310)의 노출된 부분들과 접촉한다. 일부 실시예들에서, 패시베이션 층은 금속화 패턴들(310) 위에 사용되고, 도전성 커넥터들(352)을 형성하기 전에 금속화 패턴들(310)의 일 부분들을 노출시키도록 패터닝될 수 있다. 일부 실시예들에서, UBM들은 금속화 패턴들(310)의 노출된 부분들 위에 형성될 수 있다. 그러한 실시예들에서, UBM들은 UBM들(322)과 유사한 공정들 및 재료들을 사용하여 형성될 수 있다. 도전성 커넥터들(352)은 볼 그리드 어레이(BGA) 커넥터들, 솔더 볼들, 금속 필라들, C4(controlled collapse chip connection) 범프들, 마이크로 범프들, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성 범프들, 또는 이와 유사한 것일 수 있다. 도전성 커넥터들(352)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 이와 유사한 것, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터들(352)은 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치, 또는 이와 유사한 것과 같은 그러한 통상적으로 사용되는 방법들을 통해 솔더의 층을 초기에 형성하는 것에 의해 형성되는 솔더 커넥터들이다. 솔더의 층이 이 구조체 상에 일단 형성되었으면, 재료를 원하는 범프 형상들로 셰이핑하기 위해 리플로가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터들(352)은 인쇄, 전기 도금, 무전해 도금, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD) 등에 의해 형성된 (구리 필라와 같은) 금속 필라들을 포함한다. 금속 필라들은 솔더 프리(solder free)이고 실질적으로 수직인 측벽들을 가질 수 있다. 도전성 커넥터들(352)을 형성한 후에, 이 구조체는 뒤집혀 테이프 상에 배치되거나 도전성 커넥터들(352)에 의해 고정될 수 있다. 일부 실시예들에서, 패키지(300)는 도전성 커넥터들(352)(도시되지 않음)을 형성한 후에 테이프 상의 다이들로 곧바로 싱귤레이팅될 수 있다.
도 43에서, 디바이스(500)는 인터포저 기판(100)에 실장되어 3D 패키지(600)를 형성할 수 있다. 디바이스(500)는 집적 회로 다이들 또는 다른 인터포저를 포함할 수 있다. 디바이스(500)는 임의적 재배선 구조체(506) 및 디바이스 기판(510)을 포함할 수 있다. 재배선 구조체(506)는 재배선 구조체(306)와 관련하여 앞서 논의된 것들과 유사한 공정들 및 재료들을 사용하여 형성될 수 있다. 디바이스 기판(510)은 안테나들, 메모리 다이들, RF 다이들, 수동 디바이스들, 또는 이들의 조합들, 및 이와 유사한 것을 포함한 집적 회로 다이들을 포함할 수 있다. 집적 회로 다이들은 반도체 기판을 포함하며, 트랜지스터들, 다이오드들, 커패시터들, 저항기들 등과 같은 디바이스들이 반도체 기판 내에 그리고/또는 그 상에 형성된다. 디바이스들은, 예를 들어, 집적 회로를 형성하기 위해 반도체 기판 상의 하나 이상의 유전체 층 내의 금속화 패턴들에 의해 형성된 인터커넥트 구조체들에 의해 상호접속될 수 있다. 디바이스(500)는 재배선 구조체(506) 상에 형성된 도전성 커넥터들(536)을 포함할 수 있다. 도전성 커넥터들(536)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 이와 유사한 것, 또는 이들의 조합과 같은 도전성 재료로 형성될 수 있다. 디바이스(500)는 도전성 커넥터들(536)을 솔더 레지스트 층(124)을 관통하여 도전성 라인들(113)의 노출된 부분들에 커플링시킴으로써 인터포저 기판(100)에 실장될 수 있다. 일부 실시예들에서, 도전성 커넥터들(536)은 리플로되어 디바이스(500)를 도전성 라인들(113)에 부착시킨다.
도 44에서, 패키지(600)(예컨대, 도 43 참조)는 도전성 커넥터들(352)을 사용하여 패키지 기판(650)에 실장되어 3D 패키지(700)를 형성할 수 있다. 패키지 기판(650)은 실리콘, 게르마늄, 다이아몬드, 또는 이와 유사한 것과 같은 반도체 재료로 이루어질 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들, 및 이와 유사한 것과 같은 화합물 재료들(compound materials)이 또한 사용될 수 있다. 부가적으로, 패키지 기판(650)은 SOI(silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon-genanium-on-insulator), 또는 이들의 조합들과 같은 반도체 재료의 층을 포함한다. 패키지 기판(650)은, 하나의 대체 실시예에서, 유리섬유 강화 수지 코어(fiberglass reinforced resin core)와 같은 절연 코어(insulating core)에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안들은 BT(bismaleimide-triazine) 수지, 또는 대안적으로, 다른 PCB 재료들 또는 필름들을 포함한다. ABF(Ajinomoto Build-up film), MLC(multi-layer core) 기판, 또는 다른 라미네이트들과 같은 빌드업 필름들이 패키지 기판(650)에 사용될 수 있다.
패키지 기판(650)은 능동 및 수동 디바이스들(도시되지 않음)을 포함할 수 있다. 본 기술분야의 통상의 기술자가 인식할 것인 바와 같이, 트랜지스터들, 커패시터들, 저항기들, 이들의 조합들, 및 이와 유사한 것과 같은 매우 다양한 디바이스들이 패키지 기판(650)에 대한 설계의 구조적 및 기능적 요구사항들을 생성하는 데 사용될 수 있다. 디바이스들은 임의의 적당한 방법들을 사용하여 형성될 수 있다.
패키지 기판(650)은 금속화 층들 및 비아들(도시되지 않음)과 금속화 층들 및 비아들 위의 본드 패드들(664)을 또한 포함할 수 있다. 금속화 층들은 능동 및 수동 디바이스들 위에 형성될 수 있고, 다양한 디바이스들을 접속시켜 기능 회로부를 형성하도록 설계된다. 금속화 층들은 도전성 재료의 층들을 상호접속시키는 비아들을 갖는 유전체 재료(예컨대, 로우-k 유전체 재료) 및 도전성 재료(예컨대, 구리)의 교호 층들로 형성될 수 있고, (퇴적, 다마신(damascene), 듀얼 다마신(dual damascene), 또는 이와 유사한 것과 같은) 임의의 적당한 공정을 통해 형성될 수 있다. 일부 실시예들에서, 패키지 기판(650)은 능동 및 수동 디바이스들이 실질적으로 없다.
일부 실시예들에서, 도전성 커넥터들(352)은 리플로되어 패키지(600)(도 43)를 패키지 기판(650)의 본드 패드들(664)에 부착시킨다. 도전성 커넥터들(352)은, 패키지 기판(650) 내의 금속화 층들을 포함한, 패키지 기판(650)을 패키지(300)의 재배선 구조체(306)에 전기적으로 그리고/또는 물리적으로 커플링시킨다. 일부 실시예들에서, 수동 디바이스들(예컨대, 예시되지 않은, SMD들(surface mount devices))은, 패키지 기판(650) 상에 실장하기 전에, 패키지(300)에 부착될(예컨대, 재배선 구조체(306)의 표면에 본딩될) 수 있다. 그러한 실시예들에서, 수동 디바이스들은 도전성 커넥터들(352)과 동일한 패키지(300)의 표면에 본딩될 수 있다.
일부 실시예들에서, 언더필(도시되지 않음)은 패키지(300)와 패키지 기판(650) 사이에 그리고 도전성 커넥터들(352)을 둘러싸게 형성될 수 있다. 언더필은 패키지(600)(도 43)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 패키지(600)가 부착되기 전에 적당한 퇴적 방법에 의해 형성될 수 있다.
다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 돕기 위해 테스트 구조체들(testing structures)이 포함될 수 있다. 테스트 구조체들은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브들 및/또는 프로브 카드들의 사용, 및 이와 유사한 것을 가능하게 해주는, 재배선 층 내에 또는 기판 상에 형성된 테스트 패드들(test pads)을 포함할 수 있다. 검증 테스트는 중간 구조체들은 물론 최종 구조체에 대해 수행될 수 있다. 부가적으로, 본 명세서에 개시된 구조체들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 노운 굿 다이들(known good dies)의 중간 검증을 포함하는 테스트 방법론들과 관련하여 사용될 수 있다.
도 45는, 패키지(300)가 도 39와 관련하여 앞서 논의된 바와 같이 형성되는 것, 즉 도전성 필라(322p)를 따라 아래로 연장되어 숄더(322s)와 접촉하는 도전성 커넥터들(126)를 갖는 것을 제외하고는, 도 44의 패키지(700)와 유사한 패키지(700)를 예시하고 있다.
도 46 및 도 47은 일부 실시예들에 따른, 인터포저를 갖지 않지만, 금속 필라를 둘러싸는 커넥터들을 사용하여 서로 부착되는 팬-아웃 하부 패키지와 제2 디바이스를 포함하는 패키지의 뷰들을 예시하고 있다. 도 46은, 인터포저 기판(100)이 포함되지 않는다는 점을 제외하고는, 도 45의 패키지(700)와 유사한 패키지(700')를 예시하고 있다. 앞서 논의된 바와 같이, 인터포저 기판(100)의 목적들 중 하나는 뒤틀림을 감소시키고 패키지들 사이의 접합부들을 고장나게 할 가능성을 감소시키기 위해 지지력을 제공하는 것일 수 있다. 도 39 및 도 40과 관련하여 앞서 논의된 것과 같은, 도전성 커넥터들(126)은, 일부 실시예들에서, 인터포저 기판(100)이 생략될 수 있도록 강한 접속을 제공한다. 그러한 실시예들에서, 디바이스(500)는 도 39 및 도 40과 관련하여 앞서 논의된, 인터포저 기판(100)을 도전성 필라들(322p)에 실장하는 것과 유사한 방식으로 도전성 필라들(322p)에 실장될 수 있다.
도 47은, 디바이스(500)와 집적 회로 다이(324) 사이에 접착제 층(332)이 사용될 수 있다는 점을 제외하고는, 도 46의 패키지(700')와 유사한 패키지(700')를 예시하고 있다. 접착제 층(332)은 임의의 적당한 접착제, 에폭시, 언더필, DAF(die attach film), 열 계면 재료(thermal interface material), 또는 이와 유사한 것일 수 있다. 접착제 층(332)은 집적 회로 다이들(324)의 배면에 도포될 수 있거나, 각각의 집적 회로 다이(324)에 대해, 디바이스(500)의 다이 부착 영역(die attach area)에 도포될 수 있다. 예를 들어, 접착제 층(332)은, 집적 회로 다이들(324)을 분리시키기 위한 싱귤레이팅(singulating) 이전에 집적 회로 다이들(324)의 배면에 도포될 수 있거나, 디바이스(500)를 분리시키기 위한 싱귤레이팅 이전에 디바이스(500)의 전면에 도포될 수 있다. 일부 실시예들에서, 접착제 층(332)은 디바이스(500)를 도전성 필라들(322p)에 본딩하기 직전에 집적 회로 다이들(324) 또는 디바이스(500) 중 어느 하나에 별개의 공정에서 추가될 수 있다.
도 48 내지 도 79는 상이한 및/또는 부가의 피처들을 포함하는, 이전에 논의된 실시예들에 대한 변형들인 실시예들을 예시하고 있다. 도 48 내지 도 50은, 일부 실시예들에 따른, 접착제가 그 사이에 형성되는 팬-아웃 하부 패키지와 인터포저를 포함하는 패키지 구조체를 형성하는 공정에서의 다양한 중간 단계들을 예시하고 있다. 도 48은 도 37과 관련하여 앞서 논의된 바와 같은 실시예를 예시하고 있다. 도 48에서, 인터포저 기판(100)을 도전성 필라들(322p)에 접합시키기 전에, 접착제 층(332)이 인터포저 기판(100) 및/또는 집적 회로 다이들(324) 상에 배치될 수 있다. 접착제 층(332)은 임의의 적당한 접착제, 에폭시, 언더필, DAF(die attach film), 열 계면 재료, 또는 이와 유사한 것일 수 있다. 접착제 층(332)은 집적 회로 다이들(324)의 배면에 도포될 수 있거나, 각각의 집적 회로 다이(324)에 대해, 인터포저 기판(100)의 다이 부착 영역에 도포될 수 있다. 예를 들어, 접착제 층(332)은, 집적 회로 다이들(324)을 분리시키기 위한 싱귤레이팅 이전에 집적 회로 다이들(324)의 배면에 도포될 수 있거나, 인터포저 기판(100)을 분리시키기 위한 싱귤레이팅 이전에 인터포저 기판(100)의 전면에 도포될 수 있다.
도 48에서, 일부 실시예들에 따르면, 인터포저 기판(100)은 도전성 필라들(322p)에 정렬된다. 인터포저 기판(100)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 UBM들(322) 및/또는 도전성 필라들(322p)과 정렬되도록 인터포저 기판(100)이 재배선 구조체(306) 상에 배치된다.
도 49에서, 인터포저 기판(100)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(100)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 도 38과 관련하여 앞서 논의된 바와 같이, 봉지재(334)가 형성될 수 있다.
도 50에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(100)에 실장되어 패키지(600)를 형성할 수 있다. 도 44와 관련하여 앞서 논의된 바와 같이, 패키지(600)가 패키지 기판(650)에 실장될 수 있다.
도 51은 도 36과 관련하여 앞서 논의된 바와 같은 실시예를 예시하고 있다. 집적 회로 다이들(324)을 실장한 후에, 봉지재(334)가 재배선 구조체(306) 위에 형성되어 집적 회로 다이들(324) 및 도전성 필라들(322p)을 측방으로 둘러쌀 수 있다. 일부 실시예들에서, 봉지재(334)는 집적 회로 다이들(324) 및/또는 도전성 필라들(322p)의 상부 표면들(top surfaces) 위에 또한 연장될 수 있다. 봉지재(334)의 상부 부분(upper portion)은 이어서 제거 공정에 의해 제거되어 도전성 필라들(322p)의 상부 표면들을 서로에 대해 레벨링할 수 있다. 일부 실시예들에서, 도전성 필라들(322p)의 상부 표면들이 또한 제거 공정에 의해 집적 회로 다이들(324)의 상부 표면과 동일한 높이로 레벨링될 수 있다. 제거 공정은, 예를 들어, CMP 및/또는 에치백(etch-back) 공정일 수 있다. 봉지재(334)는 도 38과 관련하여 앞서 논의된 것들과 유사한 공정들 및 재료들을 사용하여 형성될 수 있다.
도 52에서, 인터포저 기판(100)을 도전성 필라들(322p)에 접합시키기 전에, 접착제 층(332)이 인터포저 기판(100) 및/또는 집적 회로 다이들(324) 상에 배치될 수 있다. 접착제 층(332)은 도 48의 접착제 층(332)과 유사할 수 있다. 인터포저 기판(100)은 도전성 필라들(322p)에 정렬된다. 인터포저 기판(100)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 도전성 필라들(322p)과 정렬되도록 인터포저 기판(100)이 봉지재(334) 상에 배치된다.
도 53에서, 인터포저 기판(100)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(100)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 접착제 층(332)은, 인터포저 기판(100) 및 집적 회로 다이들(324) 둘 다와 접촉하도록, 인터포저 기판(100)과 집적 회로 다이들(324) 사이에 개재될 수 있다.
도 54에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(100)에 실장되어 패키지(600)를 형성할 수 있다. 도 44와 관련하여 앞서 논의된 바와 같이, 패키지(600)가 패키지 기판(650)에 실장될 수 있다.
도 55 내지 도 70은, 일부 실시예들에 따른, 팬-아웃 하부 패키지와, 캐비티 또는 스루홀이 그 내에 형성되는, 인터포저를 포함하는 패키지 구조체를 형성하는 공정에서의 다양한 중간 단계들을 예시하고 있다. 도 55에서, 솔더 레지스트 층(124) 내에 형성된 캐비티(124c)를 가지는 인터포저 기판(100)이 제공된다. 캐비티(124c)는 도 11과 관련하여 앞서 논의된 캐비티(130)의 형성과 유사한 방식으로 형성될 수 있다. 인터포저 기판(100)이 도전성 필라들(322p) 및/또는 UBM들(322)에 일단 실장되면 보강 구조체들(120) 및/또는 보강 구조체들(122)이 집적 회로 다이들(324)에 보다 가깝도록 캐비티(124c)가 집적 회로 다이들(324)과 정렬되도록 캐비티(124c)가 형성될 수 있다. 일부 실시예들에서, 캐비티(124c)는 집적 회로 다이들(324)이 실장 시에 캐비티(124c) 내로 리세싱할 수 있게 해주도록 크기 설정되고(sized) 위치 결정될(positioned) 수 있다. 이것은 완성된 패키지의 전체 높이를 감소시키는 데는 물론 집적 회로 다이들(324)로부터 보강 구조체들(120) 및/또는 보강 구조체들(122)로의 보다 나은 열 소산을 제공하는 데 도움을 줄 수 있다.
일부 실시예들에 따르면, 인터포저 기판(100)은 도전성 필라들(322p)에 정렬된다. 인터포저 기판(100)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 UBM들(322) 및/또는 도전성 필라들(322p)과 정렬되도록 인터포저 기판(100)이 재배선 구조체(306) 상에 배치된다.
도 56에서, 인터포저 기판(100)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(100)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 도 38과 관련하여 앞서 논의된 바와 같이, 봉지재(334)가 형성될 수 있다. 일부 실시예들에서, 봉지재(334)가 집적 회로 다이들(324)의 상부 표면과 인터포저 기판(100)의 기판 코어(110)의 하부 사이에 배치되도록 봉지재(334)는 집적 회로 다이들(324)과 인터포저 기판(100) 사이의 공간으로 유동할 수 있다.
도 57에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(100)에 실장되어 패키지(600)를 형성할 수 있다. 도 44와 관련하여 앞서 논의된 바와 같이, 패키지(600)가 패키지 기판(650)에 실장될 수 있다.
도 58에서, 도 55와 관련하여 앞서 논의된 바와 같이, 솔더 레지스트 층(124) 내에 형성된 개구부(124o)를 갖는 인터포저 기판(100)이 제공된다. 인터포저 기판(100)을 도전성 필라들(322p)에 접합시키기 전에, 접착제 층(332)이 인터포저 기판(100) 및/또는 집적 회로 다이들(324) 상에 배치될 수 있다. 접착제 층(332)은 도 48의 접착제 층(332)과 유사할 수 있다. 인터포저 기판(100)은 도전성 필라들(322p)에 정렬된다. 인터포저 기판(100)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 도전성 필라들(322p)과 정렬되도록 인터포저 기판(100)이 재배선 구조체(306) 상에 배치된다.
도 59에서, 인터포저 기판(100)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(100)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 접착제 층(332)은, 인터포저 기판(100) 및 집적 회로 다이들(324) 둘 다와 접촉하도록, 인터포저 기판(100)과 집적 회로 다이들(324) 사이에 개재될 수 있다.
도 60에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(100)에 실장되어 패키지(600)를 형성할 수 있다. 도 44와 관련하여 앞서 논의된 바와 같이, 패키지(600)가 패키지 기판(650)에 실장될 수 있다.
도 61에서, 기판 코어(110) 내에 형성된 캐비티(130)(도 11 참조)을 갖는 인터포저 기판(100)이 제공된다. 인터포저 기판(100)이 도전성 필라들(322p) 및/또는 UBM들(322)에 일단 실장되면 집적 회로 다이들(324)이 캐비티(130) 내에 적어도 부분적으로 배치되도록 캐비티(130)가 집적 회로 다이들(324)과 정렬되도록 캐비티(130)가 형성될 수 있다. 이것은 완성된 패키지의 전체 높이를 감소시키는 데 도움을 줄 수 있다. 보강 구조체들(120) 및/또는 보강 구조체들(122)은 집적 회로 다이들(324)의 지지 및 열 소산을 또한 제공할 수 있다.
일부 실시예들에 따르면, 인터포저 기판(100)은 도전성 필라들(322p)에 정렬된다. 인터포저 기판(100)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 도전성 필라들(322p)과 정렬되도록 인터포저 기판(100)이 재배선 구조체(306) 상에 배치된다.
도 62에서, 인터포저 기판(100)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(100)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 도 38과 관련하여 앞서 논의된 바와 같이, 봉지재(334)가 형성될 수 있다. 일부 실시예들에서, 봉지재(334)가 집적 회로 다이들(324)의 상부 표면과 캐비티(130) 내의 인터포저 기판(100)의 기판 코어(110)의 하부 사이에 배치되도록 봉지재(334)는 집적 회로 다이들(324)과 인터포저 기판(100) 사이의 공간으로 유동할 수 있다.
일부 실시예들에서, 인터포저 기판(100)을 도전성 필라들(322p)에 접합시킨 후에, 집적 회로 다이들(324)은 캐비티(130) 내에 적어도 부분적으로 배치될 수 있다(도 61 참조).
도 63에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(100)에 실장되어 패키지(600)를 형성할 수 있다. 도 44와 관련하여 앞서 논의된 바와 같이, 패키지(600)가 패키지 기판(650)에 실장될 수 있다.
도 64에서, 도 61과 관련하여 앞서 논의된 같이, 캐비티(130)가 그 내에 형성되어 있는 인터포저 기판(100)이 제공된다. 인터포저 기판(100)을 도전성 필라들(322p)에 접합시키기 전에, 접착제 층(332)이 인터포저 기판(100) 및/또는 집적 회로 다이들(324) 상에 배치될 수 있다. 접착제 층(332)은 도 48의 접착제 층(332)과 유사할 수 있다. 인터포저 기판(100)은 도전성 필라들(322p)에 정렬된다. 인터포저 기판(100)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 도전성 필라들(322p)과 정렬되도록 인터포저 기판(100)이 재배선 구조체(306) 상에 배치된다.
도 65에서, 인터포저 기판(100)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(100)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 접착제 층(332)은, 인터포저 기판(100) 및 집적 회로 다이들(324) 둘 다와 접촉하도록, 인터포저 기판(100)과 집적 회로 다이들(324) 사이에 개재될 수 있다.
일부 실시예들에서, 인터포저 기판(100)을 도전성 필라들(322p)에 접합시킨 후에, 집적 회로 다이들(324)은 캐비티(130) 내에 적어도 부분적으로 배치될 수 있다(도 64 참조).
도 66에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(100)에 실장되어 패키지(600)를 형성할 수 있다. 패키지(600)는, 도 44과 관련하여 앞서 논의된 바와 같이, 패키지 기판(650)에 실장되어 패키지(700)를 형성할 수 있다.
도 67에서, 기판 코어(110) 내에 형성된 스루홀(140)(도 12 참조)을 갖는 인터포저 기판(100)이 제공된다. 인터포저 기판(100)이 도전성 필라들(322p) 및/또는 UBM들(322)에 일단 실장되면 집적 회로 다이들(324)이 스루홀(140) 내에 적어도 부분적으로 배치되도록 스루홀(140)이 집적 회로 다이들(324)과 정렬되도록 스루홀(140)이 형성될 수 있다. 일부 실시예들에서, 집적 회로 다이들(324)의 상부 표면이 인터포저 기판(100)의 상부 표면의 레벨과 동일한 높이이거나 그보다 낮도록 집적 회로 다이들(324)이 스루홀(140) 내에 실장될 수 있다. 이것은 완성된 패키지의 전체 높이를 감소시킬 수 있다. 보강 구조체들(120) 및/또는 보강 구조체들(122)은 인터포저 기판(100)의 주변 부분 내에 배치될 수 있다.
일부 실시예들에 따르면, 인터포저 기판(100)은 도전성 필라들(322p) 또는 UBM들(322)에 정렬된다. 인터포저 기판(100)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 도전성 필라들(322p) 또는 UBM들(322)과 정렬되도록 인터포저 기판(100)이 재배선 구조체(306) 상에 배치된다.
도 68에서, 인터포저 기판(100)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p) 또는 UBM들(322)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(100)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 도 38과 관련하여 앞서 논의된 바와 같이, 봉지재(334)가 형성될 수 있다. 일부 실시예들에서, 봉지재(334)가 집적 회로 다이들(324)의 측면들과 인터포저 기판(100)의 스루홀(140)의 측벽들 사이에 개재되도록 봉지재(334)는 집적 회로 다이들(324) 및 인터포저 기판(100) 주위로 유동할 수 있다. 봉지재(334)는 인터포저의 상부 표면 위로 또한 유동할 수 있다. 봉지재(334)는, CMP 및/또는 에치백 공정과 같은, 제거 공정을 사용하여 인터포저 기판(100) 및/또는 집적 회로 다이들(324)의 상부 표면과 동일한 높이인 상부 표면을 갖도록 레벨링될 수 있다.
일부 실시예들에서, 인터포저 기판(100)을 도전성 필라들(322p) 또는 UBM들(322)에 접합시킨 후에, 집적 회로 다이들(324)은 스루홀(140) 내에 적어도 부분적으로 배치될 수 있다(도 67 참조).
도 69에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(100)에 실장되어 패키지(600)를 형성할 수 있다. 패키지(600)는, 도 44과 관련하여 앞서 논의된 바와 같이, 패키지 기판(650)에 실장되어 패키지(700)를 형성할 수 있다.
도 70에서, 인터포저 기판(100)을 도전성 필라들(322p)에 접합시키기 전에, 접착제 층(332)이 디바이스(500) 및/또는 집적 회로 다이들(324) 상에 배치될 수 있다. 접착제 층(332)은 도 47의 접착제 층(332)과 유사할 수 있다. 접착제 층(332)은 보다 나은 안정성을 제공하고 CTE 미스매치로 인한 뒤틀림을 감소시키는 데 도움을 줄 수 있다. 접착제 층(332)은 또한 집적 회로 다이들(324)로부터 열을 소산시키는 데 도움을 주기 위한 열 컴파운드(thermal compound)일 수 있다. 인터포저 기판(100)은 제1 영역(306A) 내의 도전성 필라들(322p) 또는 UBM들(322)에 정렬된다. 인터포저 기판(100)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 도전성 필라들(322p) 또는 UBM들(322)과 정렬되도록 인터포저 기판(100)이 재배선 구조체(306) 상에 배치된다.
도 71 내지 도 79는, 인터포저 기판(200)이 사용된다는 점을 제외하고는, 도 44 내지 도 70과 관련하여 앞서 논의된 것들과 유사한 다양한 실시예들을 예시하고 있다. 앞서 논의된 바와 같이, 인터포저 기판(200)은 리세싱된 본드 패드들이 그 내에 형성되어 있는 적어도 2개의 코어 기판 층, 예컨대, 도 71에 예시된 바와 같은 기판 코어(110) 및 기판 코어(210)를 갖는다. 도 71은 인터포저 기판(200)이 상부 기판 코어(210)를 관통하여 형성된 리세스들(250)을 가지며, 리세스들(250)이 아래에 놓이는 리세싱된 본드 패드(113p)를 노출시킨다는 것을 또한 예시하고 있다. 인터포저 기판(200)은, 도 21과 관련하여 앞서 논의된 바와 같이, 리세스들(250)을 라이닝하는 금속 라이너(260)를 갖는 것으로 또한 예시되어 있다. 금속 라이너(260)가 아래에서 논의되는 도면들에 묘사되어 있더라도, 금속 라이너(260)가 임의적임이 이해되어야 한다. 보강 구조체들(120) 및 보강 구조체들(220)은, 예를 들어, 도 71에서 인터포저 기판(200)에 형성되는 것으로 예시되어 있다. 도 17 내지 도 25와 관련하여 앞서 논의된 바와 같이, 보강 구조체들(120, 122, 및/또는 220) 중 임의의 것이 임의로 생략될 수 있다. 비록 보강 구조체들(120 및 220)이 맥락을 위해 예시되어 있지만, 보강 구조체들(120, 122, 및/또는 220)을 포함하지 않는 실시예들이 포함된다는 점이 이해되어야 한다.
부가 디바이스 또는 패키지가 리세싱된 본드 패드들(113p)에 본딩될 때 인터포저 기판(200) 내의 리세스들(250)은 전체 패키지 높이를 감소시킨다. 또한 딥 리세스들은 부가의 디바이스 또는 패키지를 본딩시키기 위한 양호한 정렬을 또한 제공한다. 인터포저 기판(200)은, 임의적 보강 구조체들(120, 122, 또는 220)을 갖지 않더라도, 여전히 얼마간의 구조적 지지를 제공하고 뒤틀림을 감소시키는 데 도움을 준다.
도 71에서, 일부 실시예들에 따르면, 인터포저 기판(200)은 도전성 필라들(322p)에 정렬된다. 인터포저 기판(200)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 도전성 필라들(322p)과 정렬되도록 인터포저 기판(200)이 재배선 구조체(306) 상에 배치된다.
인터포저 기판(200)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p) 및/또는 UBM들(322)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(200)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 일부 실시예들에서, 도전성 커넥터들(126)은, 도 71에서 도전성 커넥터(126a)로 예시된 바와 같이, 인터포저 기판(200)으로부터 UBM(322)까지 연장될 수 있다. 도 38과 관련하여 앞서 논의된 바와 같이, 봉지재(334)가 형성될 수 있다.
도 72에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(200)에 실장되어 패키지(600)를 형성할 수 있다. 패키지(600)는, 도 44과 관련하여 앞서 논의된 바와 같이, 패키지 기판(650)에 실장되어 패키지(800)를 형성할 수 있다.
도 73에서, 인터포저 기판(200)을 도전성 필라들(322p)에 접합시키기 전에, 접착제 층(332)이 디바이스(500) 및/또는 집적 회로 다이들(324) 상에 배치될 수 있다. 접착제 층(332)은 도 47의 접착제 층(332)과 유사할 수 있다.
도 74에서, 캐비티(230)가 그 내에 형성되어 있는 인터포저 기판(200)이 제공된다(도 27 내지 도 29 참조). 인터포저 기판(200)이 도전성 필라들(322p)에 일단 실장되면 집적 회로 다이들(324)이 캐비티(230) 내에 적어도 부분적으로 배치되도록 캐비티(230)가 집적 회로 다이들(324)과 정렬되도록 캐비티(230)가 형성될 수 있다. 이것은 완성된 패키지의 전체 높이를 감소시키는 데 도움을 줄 수 있다. 캐비티(230)의 높이는 도 22 내지 도 24 및 도 27 내지 도 29와 관련하여 앞서 논의된 바와 같이 변할 수 있다. 보강 구조체들(120) 및/또는 보강 구조체들(122) 및/또는 보강 구조체들(220)은 집적 회로 다이들(324)의 지지 및 열 소산을 또한 제공할 수 있다.
일부 실시예들에 따르면, 인터포저 기판(200)은 도전성 필라들(322p)에 정렬된다. 인터포저 기판(200)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 도전성 필라들(322p)과 정렬되도록 인터포저 기판(200)이 재배선 구조체(306) 상에 배치된다.
인터포저 기판(200)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(200)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 도 38과 관련하여 앞서 논의된 바와 같이, 봉지재(334)가 형성될 수 있다. 일부 실시예들에서, 봉지재(334)가 집적 회로 다이들(324)의 상부 표면들과 캐비티(230) 내의 인터포저 기판(200)의 기판 코어(110)의 하부 사이에 배치되도록 봉지재(334)는 집적 회로 다이들(324)과 인터포저 기판(200) 사이의 공간으로 유동할 수 있다.
일부 실시예들에서, 인터포저 기판(200)을 도전성 필라들(322p)에 접합시킨 후에, 집적 회로 다이들(324)은 캐비티(230) 내에 적어도 부분적으로 배치될 수 있다.
도 75에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(200)에 실장되어 패키지(600)를 형성할 수 있다. 인터포저 기판(200)이 리세싱된 본드 패드들(113p)을 갖기 때문에, 디바이스(500)가 본드 패드들이 리세싱되지 않은 경우보다 더 큰 도전성 커넥터들(536)을 사용하여 견고하게 부착된다. 리세싱된 본드 패드들(113p)은 전체 패키지 높이를 감소시키는 데 또한 도움을 줄 수 있다. 도 44와 관련하여 앞서 논의된 바와 같이, 패키지(600)가 패키지 기판(650)에 실장될 수 있다.
도 76에서, 인터포저 기판(200)을 도전성 필라들(322p)에 접합시키기 전에, 접착제 층(332)이 디바이스(500) 및/또는 집적 회로 다이들(324) 상에 배치될 수 있다. 접착제 층(332)은 도 47의 접착제 층(332)과 유사할 수 있다.
도 77에서, 스루홀(240)이 그 내에 형성되어 있는 인터포저 기판(200)이 제공된다(예컨대, 도 25 또는 도 30 참조). 인터포저 기판(200)이 도전성 필라들(322p) 및/또는 UBM들(322)에 일단 실장되면 집적 회로 다이들(324)이 스루홀(240) 내에 적어도 부분적으로 배치되도록 스루홀(240)이 집적 회로 다이들(324)과 정렬되도록 스루홀(140)이 형성될 수 있다. 이것은 완성된 패키지의 전체 높이를 감소시키는 데 도움을 줄 수 있다. 일부 실시예들에서, 집적 회로 다이들(324)의 상부 표면이 인터포저 기판(200)의 상부 표면의 레벨과 동일한 높이이거나 그보다 낮도록 집적 회로 다이들(324)이 스루홀(240) 내에 실장될 수 있다. 보강 구조체들(120) 및/또는 보강 구조체들(122) 및/또는 보강 구조체들(220)은 인터포저 기판(200)의 주변 부분 내에 배치될 수 있고 집적 회로 다이들(324)의 지지 및 열 소산을 제공할 수 있다.
일부 실시예들에 따르면, 인터포저 기판(200)은 도전성 필라들(322p) 및/또는 UBM들(322)에 정렬된다. 인터포저 기판(200)은, 예컨대, 픽-앤-플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 도전성 커넥터들(126)이 제1 영역(306A) 내의 도전성 필라들(322p) 및/또는 UBM들(322)과 정렬되도록 인터포저 기판(200)이 재배선 구조체(306) 상에 배치된다.
인터포저 기판(200)이 배치된 후에, 도전성 커넥터들(126)이 리플로되어 대응하는 도전성 필라들(322p) 및/또는 UBM들(322)과 도전성 라인들(106) 사이에 접합부들을 형성하여, 인터포저 기판(200)을 제1 재배선 구조체(306)에 물리적으로 그리고 전기적으로 접속시킨다. 도 38과 관련하여 앞서 논의된 바와 같이, 봉지재(334)가 형성될 수 있다. 일부 실시예들에서, 봉지재(334)는 도 68과 관련하여 앞서 설명된 바와 같이 집적 회로 다이들(324) 주위로 그리고 그 위로 유동할 수 있다.
일부 실시예들에서, 인터포저 기판(200)을 도전성 필라들(322p) 및/또는 UBM들(322)에 접합시킨 후에, 집적 회로 다이들(324)은 스루홀(240) 내에 적어도 부분적으로 배치될 수 있다.
도 78에서, 도 41과 관련하여 앞서 논의된 바와 같이, 캐리어 기판(302)이 제거된다. 도 42와 관련하여 앞서 논의된 바와 같이, 도전성 커넥터들(352)이 재배선 구조체(306) 위에 형성된다. 디바이스(500)는, 도 43과 관련하여 앞서 논의된 바와 같이, 인터포저 기판(200)에 실장되어 패키지(600)를 형성할 수 있다. 인터포저 기판(200)이 리세싱된 본드 패드들(113p)을 갖기 때문에, 디바이스(500)가 본드 패드들이 리세싱되지 않은 경우보다 더 큰 도전성 커넥터들(536)을 사용하여 견고하게 부착된다. 리세싱된 본드 패드들은 전체 패키지 높이를 감소시키는 데 또한 도움을 줄 수 있다. 도 44와 관련하여 앞서 논의된 바와 같이, 패키지(600)가 패키지 기판(650)에 실장될 수 있다.
도 79에서, 인터포저 기판(200)을 도전성 필라들(322p) 및/또는 UBM들(322)에 접합시키기 전에, 접착제 층(332)이 디바이스(500) 및/또는 집적 회로 다이들(324) 상에 배치될 수 있다. 접착제 층(332)은 도 47의 접착제 층(332)과 유사할 수 있다.
실시예들은 패키지 디바이스에 본딩된 인터포저를 제공하며, 여기서 인터포저는 보강 구조체들(120), 불규칙적인 보강 구조체들(122), 보강 구조체들(220), 또는 이들의 조합들을 포함한다. 보강 구조체들은 강성, 열 소산을 제공하고, 패키지의 응력, 및 뒤틀림을 감소시키는 데 도움을 준다. 접착 및/또는 열 소산을 개선시키기 위해 인터포저와 집적 회로 다이 사이에 접착제 층이 사용될 수 있다. 일부 실시예들에서, 몰딩 컴파운드는 인터포저를 패키지 디바이스에 본딩하기 전에 형성될 수 있는 반면, 다른 실시예들에서, 몰딩 컴파운드는 인터포저를 패키지 디바이스에 본딩한 후에 형성될 수 있다.
일부 실시예들에서, 집적 회로 다이가 캐비티 또는 스루홀 내에 적어도 부분적으로 배치되도록 캐비티 또는 스루홀이 패키징된 디바이스의 집적 회로 다이에 정렬되게 함으로써 패키지의 전체 높이를 감소시키는 데 도움을 주기 위해 캐비티 또는 스루홀이 인터포저 내에 형성될 수 있다. 캐비티가 사용되는 경우, 인터포저와 집적 회로 다이 사이에 접착제 층이 사용될 수 있다. 스루홀이 사용되는 경우, 인터포저의 상부(top)에 본딩되는 위에 놓이는 디바이스와 집적 회로 다이 사이에 접착제 층이 사용될 수 있다.
일부 실시예들에서, 2개의 코어 기판 층 사이에 리세스 본드 패드가 형성될 수 있도록 인터포저는 적어도 제2 코어 기판 층을 가질 수 있다. 리세싱된 본드 패드는 인터포저 위에 디바이스를 실장하기 위한 강한 계면 지점을 제공한다. 리세싱된 본드 패드는 완성된 패키지의 전체 높이를 감소시키는 데 또한 도움을 준다. 인터포저와 인터포저 위에 실장된 디바이스 사이에 임의적 접착제 층이 사용될 수 있다. 일부 실시예들에서, 리세싱된 본드 패드는 리세스 본드 패드에 대해 인터포저 내의 개구부를 라이닝하는 금속 라이너를 또한 포함할 수 있다. 적어도 제2 코어 층을 갖는 실시예들에서, 보강 구조체들이 인터포저로부터 생략될 수 있다.
이러한 실시예들 각각은 인터포저로부터의 솔더 재료 내에 금속 필라를 매립하는 계단형 본드 패드를 사용하는 패키지 디바이스에 인터포저를 커플링시키기 위한 커플링 기술을 포함할 수 있다. 일부 실시예들에서, 계단형 본드 패드를 사용하는 커플링 기술은, 인터포저를 사용하지 않고, 디바이스를 패키지 디바이스에 직접 실장하는 데 사용될 수 있다.
실시예들은, 예를 들어, 보강 구조체들, 리세스 본드 패드들, 및 계단형 본드 패드들을 포함한, 하부 팬-아웃 패키지 및 인터포저를 이용하여 완성된 패키지의 강성 및 강도를 증가시키기 위한 다양한 방식들을 제공한다. 일부 실시예들은 유리하게도 공간을 절감하고 보다 얇은 컴포넌트들을 통해 보다 효율적인 열 소산을 제공하는 데 도움을 주기 위해 패키지의 전체 높이를 감소시키기 위한 기술들을 또한 사용한다.
실시예들에 대한 변형들을 설명하기 위한 노력이 이루어졌지만, 본 명세서에서 논의된 실시예들에서 설명된 기술들이 하나의 실시예로부터의 양태들을 하나 이상의 다른 실시예들로부터의 양태들과 조합하는 이러한 실시예들에 대한 변형들을 생성하기 위해 조합될 수 있음이 이해되어야 한다. 그러한 조합들은 지나치게 부담스러운 것으로 간주되어서도 안 되고 과도한 실험을 요구하지도 않아야 하며, 본 개시내용의 범위 내에 있는 것으로 간주되어야 한다.
일 실시예는 인터포저의 코어 층 내에 개구부를 형성하는 단계를 포함하는 방법이다. 보강 구조체는 개구부 내에 형성되고, 보강 구조체는 인터포저의 제1 표면으로부터 인터포저의 제2 표면까지 연장되며, 여기서 보강 구조체는 인터포저의 도전성 피처들로부터 전기적으로 격리된다. 제1 커넥터들은 인터포저의 제1 표면에서 인터포저 상에 형성된다. 인터포저의 제1 커넥터들은 제1 패키지 디바이스의 제2 커넥터들에 본딩된다. 몰딩 컴파운드는 인터포저와 제1 패키지 디바이스 사이에 형성된다.
다른 실시예는 제1 패키지 요소의 제1 커넥터들을 제2 패키지 요소의 제2 커넥터들에 정렬시키는 단계를 포함하는 방법이며, 제1 커넥터들은 솔더 재료들을 포함하고, 제2 커넥터들 각각은 금속 스텝(metal step)으로부터 돌출하는 금속 필라를 포함한다. 제1 커넥터들은 제2 커넥터들에 접촉되고 솔더 재료들은 리플로되며, 여기서 솔더 재료들은 금속 필라들 각각을 둘러싸도록 유동하고 금속 스텝들 각각과 접촉한다. 금속 필라들을 둘러싸는 솔더 재료들의 부분은 금속 스텝의 측방 범위 내에 있다.
다른 실시예는 제1 디바이스 패키지를 포함하는 구조체이고, 제1 디바이스 패키지는 활성면을 갖는 집적 회로 다이를 포함하며, 활성면은 아래쪽으로 향해 있다. 제1 디바이스 패키지는 집적 회로 다이의 하나 이상의 콘택트에 커플링된 재배선 구조체 및 재배선 구조체의 상부 표면에 배치된 제1 콘택트들을 또한 포함한다. 이 구조체는 인터포저를 또한 포함하고, 인터포저는 기판 코어 층 내에 배치된 하나 이상의 금속 비아 및 기판 코어 층 내에 배치된 하나 이상의 보강 구조체를 갖는 기판 코어 층을 포함한다. 하나 이상의 보강 구조체는 전기적으로 디커플링되어 있다. 제2 콘택트들은 인터포저의 하부 표면에 배치되고, 제1 콘택트들은 제2 콘택트들의 각자의 제2 콘택트들에 커플링된다.
전술된 내용은 본 기술분야의 통상의 기술자가 본 개시내용의 양태들을 보다 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명한다. 본 기술분야의 통상의 기술자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조체들을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 인식해야 한다. 본 기술분야의 통상의 기술자는 그러한 동등한 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 치환들, 및 수정들을 행할 수 있음을 또한 알아야 한다.
<부기>
1. 방법에 있어서,
인터포저의 코어 층 내에 개구부를 형성하는 단계;
상기 개구부 내에 보강 구조체를 형성하는 단계 - 상기 보강 구조체는 상기 인터포저의 제1 표면으로부터 상기 인터포저의 제2 표면까지 연장되며, 상기 보강 구조체는 상기 인터포저의 도전성 피처들로부터 전기적으로 격리됨 -;
상기 인터포저의 상기 제1 표면에서 상기 인터포저 상에 제1 커넥터들을 형성하는 단계;
상기 인터포저의 상기 제1 커넥터들을 제1 패키지 디바이스의 제2 커넥터들에 본딩하는 단계; 및
상기 인터포저와 상기 제1 패키지 디바이스 사이에 몰딩 컴파운드(molding compound)를 형성하는 단계
를 포함하는, 방법.
2. 제1항에 있어서,
상기 제1 패키지 디바이스의 집적 회로 다이와 상기 인터포저 사이에 접착제 층을 형성하는 단계를 더 포함하고, 상기 접착제 층은 상기 집적 회로 다이 및 상기 인터포저 둘 다와 접촉하는, 방법.
3. 제1항에 있어서,
상기 인터포저의 상기 코어 층 내에 캐비티를 형성하는 단계를 더 포함하고, 상기 제1 커넥터들을 상기 제2 커넥터들에 본딩한 후에, 상기 집적 회로 다이는 상기 캐비티 내에 적어도 부분적으로 배치되는, 방법.
4. 제3항에 있어서, 상기 캐비티는 스루홀을 형성하도록 상기 인터포저를 완전히 관통하여 연장되는, 방법.
5. 제1항에 있어서, 상기 인터포저의 상기 코어 층은 제1 코어 층이고, 상기 방법은,
상기 인터포저의 제2 코어 층을 형성하는 단계; 및
상기 인터포저의 상기 제2 코어 층 내에 제2 개구부를 형성하는 단계를 더 포함하고, 상기 제2 개구부는 상기 제1 코어 층과 상기 제2 코어 층 사이에 배치된 리세스 본드 패드를 노출시키는, 방법.
6. 제5항에 있어서,
상기 제2 개구부 내에 금속 막을 형성하는 단계를 더 포함하고, 상기 금속 막은 상기 제2 개구부의 측벽들 및 바닥(bottom)을 라이닝하는, 방법.
7. 제1항에 있어서, 상기 인터포저의 상기 제1 커넥터들을 제1 패키지 디바이스의 제2 커넥터들에 본딩하는 단계는,
상기 제1 커넥터들을 상기 제2 커넥터들에 정렬시키는 단계; 및
공융 재료(eutectic material)를 리플로시켜 상기 제1 커넥터들을 상기 제2 커넥터들에 커플링시키는 단계를 포함하는, 방법.
8. 제7항에 있어서, 상기 공융 재료는 상기 제2 커넥터들의 제1 수직 부분을 측방으로 캡슐화하고(laterally encapsulates) 상기 제2 커넥터들의 제2 수평 부분과 접촉하며, 상기 제1 수직 부분은 금속 필라(metal pillar)를 포함하고, 상기 제2 수평 부분은 상기 금속 필라가 돌출해 나오는 스텝(step)을 포함하는, 방법.
9. 제8항에 있어서, 상기 공융 재료는 상기 제2 수평 부분의 측방 범위(lateral extents) 내에 있는, 방법.
10. 방법에 있어서,
제1 패키지 요소의 제1 커넥터들을 제2 패키지 요소의 제2 커넥터들에 정렬시키는 단계 - 상기 제1 커넥터들은 솔더 재료들을 포함하고, 상기 제2 커넥터들 각각은 금속 스텝(metal step)으로부터 돌출하는 금속 필라를 포함함 -;
상기 제1 커넥터들을 상기 제2 커넥터들에 접촉시키는 단계; 및
상기 솔더 재료들을 리플로시키는 단계
를 포함하고, 상기 솔더 재료들은 상기 금속 필라들 각각을 둘러싸도록 유동하고 상기 금속 스텝들 각각과 접촉하며, 상기 금속 필라들을 둘러싸는 상기 솔더 재료들의 일 부분은 상기 금속 스텝의 측방 범위 내에 있는, 방법.
11. 제10항에 있어서, 상기 제1 패키지 요소는 인터포저 또는 집적 회로 다이를 포함하고, 상기 제2 패키지는 하부 팬 아웃 패키지에 대응하는, 방법.
12. 제10항에 있어서,
상기 솔더 재료들을 리플로시킨 후에, 상기 제1 패키지 요소와 상기 제2 패키지 요소 사이에 몰딩 컴파운드를 퇴적시키는 단계를 더 포함하고, 상기 몰딩 컴파운드는 상기 솔더 재료들을 둘러싸는, 방법.
13. 제12항에 있어서, 상기 제2 패키지 요소는 상기 제1 패키지 요소의 제1 표면에서 상기 제1 패키지 요소에 커플링되고, 상기 방법은,
제3 패키지 요소를 상기 제1 패키지 요소의 제2 표면에 커플링시키는 단계를 더 포함하고, 상기 제2 표면은 상기 제1 표면에 대향하는, 방법.
14. 제10항에 있어서,
상기 제1 패키지 요소와 상기 제2 패키지 요소 사이에 열 접착제 층을 형성하는 단계를 더 포함하고, 상기 열 접착제 층은 상기 제1 패키지 요소 및 상기 제2 패키지 요소의 집적 회로 다이와 접촉하는, 방법.
15. 제10항에 있어서, 상기 제1 패키지 요소는 보강 구조체들이 내부에 배치되어 있는 하나 이상의 코어 기판 층을 포함하며, 상기 보강 구조체들 각각은 전기적으로 플로팅(floating)되어 있는, 방법.
16. 구조체에 있어서,
제1 디바이스 패키지; 및
인터포저
를 포함하고,
상기 제1 디바이스 패키지는,
활성면(active side)을 갖는 집적 회로 다이 - 상기 활성면은 아래쪽으로 향해 있음 -,
상기 집적 회로 다이의 하나 이상의 콘택트에 커플링된 재배선 구조체(redistribution structure), 및
상기 재배선 구조체의 상부 표면에 배치된 제1 콘택트들을 포함하고,
상기 인터포저는,
기판 코어 층,
상기 기판 코어 층 내에 배치된 하나 이상의 금속 비아,
상기 기판 코어 층 내에 배치된 하나 이상의 보강 구조체 - 상기 하나 이상의 보강 구조체는 전기적으로 디커플링되어 있음 -, 및
상기 인터포저의 하부 표면에 배치된 제2 콘택트들을 포함하고, 상기 제1 콘택트들은 상기 제2 콘택트들의 각자의 제2 콘택트들에 커플링되는, 구조체.
17. 제16항에 있어서, 상기 인터포저는,
상기 기판 코어 층 상에 형성된 금속화부 - 상기 금속화부는 본드 패드들을 포함함 -;
상기 금속화부 위에 형성된 제2 기판 코어 층; 및
상기 제2 기판 코어 층을 관통하여 형성되고 상기 본드 패드들에 커플링되는 제3 콘택트들을 더 포함하는, 구조체.
18. 제17항에 있어서, 상기 인터포저는 상기 제3 콘택트들 각각의 측면 및 바닥을 둘러싸는 금속 라이너 층을 더 포함하고, 상기 금속 라이너는 상기 제3 콘택트들과 상기 본드 패드들 사이에 개재되는, 구조체.
19. 제16항에 있어서, 평면도에서, 상기 하나 이상의 보강 구조체의 총 면적은 상기 기판 코어 층의 전체 면적의 5% 내지 80%인, 구조체.
20. 제16항에 있어서, 상기 제2 콘택트들 각각은 금속 숄더(metal shoulder)의 상단 상에 배치된 금속 필라를 포함하며, 상기 제1 콘택트들 각각은 상기 하나 이상의 금속 비아의 각자의 금속 비아에 전기적으로 커플링된 솔더 재료를 포함하고, 상기 솔더 재료는 상기 금속 필라를 캡슐화하며, 상기 솔더 재료의 측방 범위(lateral extent)는 상기 금속 숄더의 측방 범위 내에 있는, 구조체.

Claims (6)

  1. 패키지를 형성하기 위한 방법에 있어서,
    제1 패키지 요소의 제1 커넥터들을 제2 패키지 요소의 제2 커넥터들에 정렬시키는 단계 - 상기 제1 커넥터들은 솔더 재료들을 포함하고, 상기 제2 커넥터들 각각은 금속 스텝(metal step)으로부터 돌출하는 금속 필라를 포함함 -;
    상기 제1 커넥터들을 상기 제2 커넥터들에 접촉시키는 단계; 및
    상기 솔더 재료들을 리플로시키는 단계
    를 포함하고, 상기 솔더 재료들은 상기 금속 필라들 각각을 둘러싸도록 유동하고 상기 금속 스텝들 각각과 접촉하며, 상기 금속 필라들을 둘러싸는 상기 솔더 재료들의 부분은 상기 금속 스텝의 측방 범위 내에 있고,
    상기 제1 패키지 요소는 제1 코어 기판 층 및 제2 코어 기판 층을 포함하고, 상기 제1 코어 기판 층은 내부에 배치된 제1 보강 구조체를 갖고, 상기 제2 코어 기판 층은 내부에 배치된 제2 보강 구조체를 갖고,
    상기 제2 보강 구조체의 적어도 일부는 상기 제1 보강 구조체와 정렬되어 있지 않은 것인, 패키지를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 패키지 요소는 인터포저를 포함하고, 상기 제2 패키지는 하부 팬 아웃 패키지에 대응하는, 패키지를 형성하기 위한 방법.
  3. 제1항에 있어서,
    상기 솔더 재료들을 리플로시킨 후에, 상기 제1 패키지 요소와 상기 제2 패키지 요소 사이에 몰딩 컴파운드를 퇴적시키는 단계를 더 포함하고, 상기 몰딩 컴파운드는 상기 솔더 재료들을 둘러싸는, 패키지를 형성하기 위한 방법.
  4. 제3항에 있어서,
    상기 제2 패키지 요소는 상기 제1 패키지 요소의 제1 표면에서 상기 제1 패키지 요소에 커플링되고, 상기 방법은,
    제3 패키지 요소를, 상기 제1 표면의 반대편에 있는, 상기 제1 패키지 요소의 제2 표면에 커플링시키는 단계를 더 포함하는, 패키지를 형성하기 위한 방법.
  5. 제1항에 있어서,
    상기 제1 패키지 요소와 상기 제2 패키지 요소 사이에 열 접착제 층을 형성하는 단계를 더 포함하고, 상기 열 접착제 층은 상기 제1 패키지 요소 및 상기 제2 패키지 요소의 집적 회로 다이와 접촉하는, 패키지를 형성하기 위한 방법.
  6. 제1항에 있어서,
    상기 제1 보강 구조체 및 제2 보강 구조체는 전기적으로 플로팅(floating)되어 있는, 패키지를 형성하기 위한 방법.
KR1020220041020A 2018-09-28 2022-04-01 팬-아웃 패키지 및 그 형성 방법 KR102494297B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862738918P 2018-09-28 2018-09-28
US62/738,918 2018-09-28
US16/371,917 US11164754B2 (en) 2018-09-28 2019-04-01 Fan-out packages and methods of forming the same
US16/371,917 2019-04-01
KR1020190098192A KR102383912B1 (ko) 2018-09-28 2019-08-12 팬-아웃 패키지 및 그 형성 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020190098192A Division KR102383912B1 (ko) 2018-09-28 2019-08-12 팬-아웃 패키지 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20220045950A KR20220045950A (ko) 2022-04-13
KR102494297B1 true KR102494297B1 (ko) 2023-02-06

Family

ID=69781285

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020190098192A KR102383912B1 (ko) 2018-09-28 2019-08-12 팬-아웃 패키지 및 그 형성 방법
KR1020220041020A KR102494297B1 (ko) 2018-09-28 2022-04-01 팬-아웃 패키지 및 그 형성 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020190098192A KR102383912B1 (ko) 2018-09-28 2019-08-12 팬-아웃 패키지 및 그 형성 방법

Country Status (4)

Country Link
KR (2) KR102383912B1 (ko)
CN (1) CN110970312B (ko)
DE (1) DE102019117199A1 (ko)
TW (1) TWI754839B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11552029B2 (en) 2020-09-04 2023-01-10 Micron Technology, Inc. Semiconductor devices with reinforced substrates
TWI789682B (zh) * 2021-01-15 2023-01-11 友達光電股份有限公司 封裝結構及其製作方法
CN113130420A (zh) * 2021-03-19 2021-07-16 南通越亚半导体有限公司 一种嵌埋封装结构及其制造方法
US11804445B2 (en) * 2021-04-29 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming chip package structure
US11817324B2 (en) * 2021-05-13 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Info packages including thermal dissipation blocks
US20230260942A1 (en) * 2022-02-16 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Bond routing structure for stacked wafers
CN116417353B (zh) * 2023-04-07 2023-11-03 江苏中科智芯集成科技有限公司 一种半导体封装结构的制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5629580B2 (ja) * 2007-09-28 2014-11-19 テッセラ，インコーポレイテッド 二重ポスト付きフリップチップ相互接続
US8383457B2 (en) * 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8193039B2 (en) * 2010-09-24 2012-06-05 Advanced Micro Devices, Inc. Semiconductor chip with reinforcing through-silicon-vias
CN202423279U (zh) * 2011-12-29 2012-09-05 日月光半导体制造股份有限公司 多芯片晶圆级半导体封装构造
US9385052B2 (en) * 2012-09-14 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over carrier for testing at interim stages
US9443797B2 (en) * 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US9287245B2 (en) * 2012-11-07 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contoured package-on-package joint
KR102134133B1 (ko) * 2013-09-23 2020-07-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US20150206812A1 (en) * 2014-01-23 2015-07-23 Qualcomm Incorporated Substrate and method of forming the same
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
US20150342046A1 (en) * 2014-05-23 2015-11-26 Samsung Electro-Mechanics Co., Ltd. Printed circuit board, method for maufacturing the same and package on package having the same
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
US9899342B2 (en) * 2016-03-15 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, redistribution circuit structure, and method of fabricating the same
CN106558574A (zh) * 2016-11-18 2017-04-05 华为技术有限公司 芯片封装结构和方法
KR102400534B1 (ko) * 2016-12-28 2022-05-20 삼성전기주식회사 팬-아웃 반도체 패키지 모듈

Also Published As

Publication number Publication date
CN110970312A (zh) 2020-04-07
KR102383912B1 (ko) 2022-04-08
TW202032679A (zh) 2020-09-01
KR20220045950A (ko) 2022-04-13
KR20200037066A (ko) 2020-04-08
TWI754839B (zh) 2022-02-11
CN110970312B (zh) 2022-03-04
DE102019117199A1 (de) 2020-04-02

Similar Documents

Publication Publication Date Title
US11164754B2 (en) Fan-out packages and methods of forming the same
US20210384120A1 (en) Semiconductor packages and methods of forming same
US11527474B2 (en) Integrated circuit package and method
KR102494297B1 (ko) 팬-아웃 패키지 및 그 형성 방법
US10529698B2 (en) Semiconductor packages and methods of forming same
US11177201B2 (en) Semiconductor packages including routing dies and methods of forming same
US10475768B2 (en) Redistribution layers in semiconductor packages and methods of forming same
US10037963B2 (en) Package structure and method of forming the same
US11942403B2 (en) Integrated circuit package and method
US10304801B2 (en) Redistribution layers in semiconductor packages and methods of forming same
KR102397032B1 (ko) 반도체 디바이스 및 제조 방법
US10062648B2 (en) Semiconductor package and method of forming the same
US11158619B2 (en) Redistribution layers in semiconductor packages and methods of forming same
TWI790503B (zh) 積體電路封裝及其形成方法
US20210202266A1 (en) Semiconductor devices and methods of manufacturing
CN113140533A (zh) 集成电路封装
TW202217988A (zh) 半導體裝置及製造方法
US20230105359A1 (en) Integrated Circuit Packages
US20230377905A1 (en) Dummy through vias for Integrated Circuit Packages and Methods of Forming the Same
CN112530818A (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right