JP2003324183A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 多数の入出力端子を有し、かつ高密度化され
た半導体装置を提供する。 【解決手段】 パッケージ基板２の開口部２１内に、第
１半導体チップ１１を配置し、この第１半導体チップ１
１と対向するように第２半導体チップ１２を配置し、バ
ンプ３を介して相互接続した。第２半導体チップ１２
を、バンプ３を介して、パッケージ基板２の複数の入力
端子２２と電気的に接続した。パッケージ基板２は、複
数の入力端子２２に接続された多層配線２３を当該基板
２内に備え、この多層配線２３に接続された複数の出力
端子２４を備えた。出力端子２４に接続された半田ボー
ル４を、パッケージ基板２の裏面に備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に複数の半導体チップをパッケージ基板に実装し
てなるマルチチップモジュールに関するものである。
【０００２】
【従来の技術】図１０は、従来の半導体装置を説明する
ための斜視図であり、図１１は、従来の半導体装置を説
明するための断面図である。図１０及び図１１におい
て、参照符号１０は半導体チップ、２０は複数の半導体
チップ１０を実装する高密度配線基板としてのパッケー
ジ基板、３は半田等の材料からなるバンプ、４は半田ボ
ール、５はアンダーフィル樹脂、８はパッケージ基板２
０を実装するシステム基板を示している。
【０００３】従来の半導体装置では、多数の入出力端子
を備えることが要求される用途や、電気的・熱的に高性
能が要求される用途に対して、図１０及び図１１に示す
ように、複数の半導体チップ１０をバンプ３を介してパ
ッケージ基板２０上に平面的に実装していた。このよう
な半導体装置を、一般的にマルチチップモジュールと称
する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置、特にマルチチップモジュールでは、そのモ
ジュール内で信号のやり取りを行うことによりシステム
基板８との入出力端子を減少させているが、更なるシス
テムの高機能化が要求された場合、平面的なマルチチッ
プモジュールにおいては、システムの外形サイズの大型
化が進んでしまうという問題があった。
【０００５】システムの外形サイズの大型化が進んでし
まうと、半導体チップ１０とパッケージ基板２０との熱
膨張係数の差に基づく基板の反りや、端子の位置精度等
が問題となり、システム基板８への実装が困難になるた
め、実装信頼性が劣るという問題があった。特に、ＢＧ
Ａ（Ball Grid Array）タイプでは、５０ｍｍ角程度が
ほぼ外形サイズの限界とされているため、外形サイズが
大きく端子数が多い領域では、ＰＧＡ（Pin Grid Arra
y）タイプを採用する場合がある。しかし、この場合に
は、半導体チップとシステム基板との間にソケットを別
途設ける必要があるため、製造コストが上昇するという
問題があった。
【０００６】また、多数の入出力端子が要求される場
合、平面的（２次元的）なマルチチップモジュールで
は、半導体チップ１０の接続距離が長くなってしまい、
半導体チップ間の伝送特性の高速性能が充分発揮できな
いという問題があった。
【０００７】また、マルチチップモジュールの場合に
は、システムによって外形や端子数等がさまざまであ
り、ソケットやシステム基板の共用が困難である点もコ
ストアップの要因となっていた。更に、システム基板に
実装・搭載した半導体装置やマルチチップモジュール
を、故障やシステムの高性能化のための交換等で一度取
り外した後、再付着するリワークを行うことがあるが、
ＢＧＡタイプではこのリワークが困難であるという問題
があった。
【０００８】上述したように、従来の半導体装置では、
更なる高性能が要求されると、システムが大型化してし
まうため、実装の困難性により歩留まりが低下する問
題、実装信頼性を確保するためにソケットを設ける必要
がある問題、リワークが困難である問題等が発生してい
た。このため、飛躍的にコスト上昇が起こってしまうと
いう問題があった。
【０００９】また、実装面積を低減するために、３次元
的に半導体チップを搭載する技術が提案されているが、
高い電気的性能が要求された場合、例えば、多数の入出
力端子が要求されている場合に、対応することができな
いという問題があった。
【００１０】また、安定したシステムの動作を維持する
ために、半導体チップの放熱性を高める必要があった。
【００１１】本発明は、上記従来の課題を解決するため
になされたもので、多数の入出力端子を有し且つ高密度
化された半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１の発明に係る半
導体装置は、開口部を有する基板であって、当該基板の
表面に形成された複数の入力端子と、当該入力端子に接
続され当該基板内に形成された多層配線と、当該多層配
線に接続された複数の出力端子と、を備えた基板と、前
記開口部内に配置された第１半導体チップと、前記第１
半導体チップと対向して配置され、前記第１半導体チッ
プおよび前記入力端子と電気的に接続された第２半導体
チップと、を備えたことを特徴とするものである。
【００１３】請求項２の発明に係る半導体装置は、請求
項１に記載の半導体装置において、前記開口部と対向し
て、前記第２半導体チップ上にチップコンデンサを更に
備えたことを特徴とするものである。
【００１４】請求項３の発明に係る半導体装置は、請求
項１又は２に記載の半導体装置において、前記開口部内
に前記第１半導体チップを複数配置したことを特徴とす
るものである。
【００１５】請求項４の発明に係る半導体装置は、請求
項１から３の何れかに記載の半導体装置において、前記
第２半導体チップ上に放熱部材を更に備えたことを特徴
とするものである。
【００１６】請求項５の発明に係る半導体装置は、請求
項１に記載の半導体装置において、前記複数の出力端子
にそれぞれ接続された複数の導電部材を更に備え、前記
第２半導体チップの厚みを前記導電部材の厚みよりも薄
くし、前記第２半導体チップを前記導電部材の側方に配
置したことを特徴とするものである。
【００１７】請求項６の発明に係る半導体装置は、請求
項５に記載の半導体装置において、前記基板を複数積層
して備えたことを特徴とするものである。
【００１８】請求項７の発明に係る半導体装置は、開口
部を有する基板であって、当該基板の表面に形成された
複数の入力端子と、当該入力端子に接続され当該基板内
に形成された多層配線と、当該多層配線に接続された複
数の出力端子と、を備えた基板と、前記開口部上に配置
され、前記入力端子と電気的に接続された半導体チップ
と、前記開口部と対向して前記半導体チップ上に配置さ
れたチップコンデンサと、を備えたことを特徴とするも
のである。
【００１９】請求項８の発明に係る半導体装置は、請求
項７に記載の半導体装置において、前記基板上にチップ
コンデンサを更に備えたことを特徴とするものである。
【００２０】請求項９の発明に係る半導体装置は、請求
項７又は８に記載の半導体装置において、前記半導体チ
ップの上に放熱部材を配置したことを特徴とするもので
ある。
【００２１】請求項１０の発明に係る半導体装置は、請
求項１から９の何れかに記載の半導体装置において、前
記基板内に、電源プレーン又はグランドプレーンを備え
たことを特徴とするものである。
【００２２】請求項１１の発明に係る半導体装置は、請
求項１から１０の何れかに記載の半導体装置において、
前記基板は、前記開口部を複数有することを特徴とする
ものである。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一又は相当する部
分には同一の符号を付してその説明を簡略化ないし省略
することがある。
【００２４】実施の形態１．図１は、本発明の実施の形
態１による半導体装置を説明するための断面図である。
詳細には、図１（ａ）は、本実施の形態１による半導体
装置の構造を説明するための断面図であり、図１（ｂ）
は、本実施の形態１による半導体装置において、パッケ
ージ基板を説明するための断面図であり（その１）、図
１（ｃ）は、本実施の形態１による半導体装置におい
て、パッケージ基板を説明するための断面図である（そ
の２）。
【００２５】図１（ａ）〜（ｃ）において、参照符号１
１は第１の半導体チップ（以下「第１半導体チップ」と
いう。）、１２は第２の半導体チップ（以下「第２半導
体チップ」という。）、２はパッケージ基板、２１は開
口部、２２は入力端子、２３は多層配線、２４は出力端
子、２５は電源／グランドプレーン（後述）、２６は層
間樹脂、２７は絶縁膜、３は半田等の材料からなるバン
プ、４は導電部材としての半田ボール、５はアンダーフ
ィル樹脂を示している。
【００２６】図１（ａ）に示すように、パッケージ基板
２には所定の大きさの開口部２１が形成されており、こ
の開口部２１内に第１半導体チップ１１が配置されてい
る。そして、第１半導体チップ１１に対向するように、
第１半導体チップ１１よりもサイズが大きい第２半導体
チップ１２が配置されている。ここで、２つの半導体チ
ップ１１，１２は互いの表面が対向するようにして配置
され、バンプ３を介して電気的に接続されている。ま
た、図１（ｂ）に示すように、第２半導体チップ１２
は、バンプ３を介してパッケージ基板２の複数の入力端
子２２と電気的に接続されている。また、パッケージ基
板２の裏面には、複数の出力端子２４（図１（ｂ）参
照）に接続された半田ボール４が形成されている。ま
た、図示しないが、この半田ボール４を介して、パッケ
ージ基板２がシステム基板に実装される。
【００２７】パッケージ基板２は、図１（ｂ）に示すよ
うに、表面に形成された複数の入力端子２２と、この入
力端子２２に接続され内部に形成された多層配線２３
と、この多層配線２３に接続され裏面に形成された複数
の出力端子２４とを備えている。また、パッケージ基板
２は、内部に電源プレーン又はグランドプレーン（以下
「電源／グランドプレーン」という。）２５を備えてい
る。また、パッケージ基板２において、複数の多層配線
２３および電源／グランドプレーン２５の層間は、層間
樹脂２６により絶縁されている。また、パッケージ基板
２は、表面および裏面において、隣接する複数の入力端
子２２および複数の出力端子２４の絶縁を確実にするた
めに、絶縁膜２７を備えている。なお、入力端子２２お
よび出力端子２４を絶縁するために、上記絶縁膜２７に
代えて、樹脂を用いてもよい。
【００２８】また、パッケージ基板２は、当該パッケー
ジ基板２が実装されるシステム基板と同等の熱膨張率を
有する。
【００２９】また、図１（ｂ）に示すパッケージ基板２
は一例であり、図１（ｃ）に示すような大きいビアホー
ルを内部に有するパッケージ基板を用いてもよい。さら
に、入出力端子数も要求されるシステムの性能に応じて
適宜変更すればよい。
【００３０】以上説明した本実施の形態１による半導体
装置を要約すると、パッケージ基板２に形成された開口
部２１内に第１半導体チップ１１を配置し、この第１半
導体チップ１１と対向するように第２半導体チップ１２
を配置した。第１半導体チップ１１と第２半導体チップ
１２とはバンプ３を介して電気的に接続した。また、第
２半導体チップ１２は、バンプ３を介して、パッケージ
基板２の複数の入力端子２２と電気的に接続した。パッ
ケージ基板２は、複数の入力端子２２に接続された多層
配線２３を当該基板２内に備え、この多層配線２３に接
続された複数の出力端子２４を備えることとした。そし
て、この出力端子２４に接続された半田ボール４を、パ
ッケージ基板２の裏面に備えた。
【００３１】本実施の形態１によれば、パッケージ基板
２が多層配線２３とこれに接続された多数の入出力端子
２２，２４とを有しているため、多数列のバンプ３及び
半田ボール４により多数入出力が可能となる。
【００３２】また、本実施の形態１では、パッケージ基
板２の開口部２１に第１半導体チップ１１を配置し、そ
の上方に第２半導体チップ１２を３次元的に配置した。
これにより、半導体装置の高密度化および小型化を実現
することができ、システム基板への実装性を向上でき
る。さらに、システム基板と同等の熱膨張率を有するパ
ッケージ基板２を介して複数の半導体チップを実装し、
かつそのサイズも従来と比べ小型化されるため、高い実
装信頼性を達成することができる。従って、従来よりも
半導体装置の製造コストを低減することができる。ま
た、従来の平面的なマルチチップモジュールに比べて、
複数の半導体チップを最短距離で接続することができる
ため、チップ間伝送特性を極限まで高めることができ
る。本実施の形態１による半導体装置を用いれば、入出
力端子数が増加すればするほど、高密度化・高性能化の
効果が増大する。
【００３３】また、本実施の形態１では、パッケージ基
板２０の内部に、電源／グランドプレーン２５を設け
た。これにより、電源／グランドノイズ低減効果が向上
すると共に、高速伝送が可能となる。
【００３４】実施の形態２．図２は、本発明の実施の形
態２による半導体装置を説明するための断面図である。
本実施の形態２では、図２に示すように、第２半導体チ
ップ１２の厚さを半田ボール４の直径（厚さ）よりも薄
くし、その第２半導体チップ１２を半田ボール４の側方
に配置した。また、第１半導体チップ１１は、その回路
表面が下方に向くように、すなわち上方を向いた第２半
導体チップ１２の回路表面と対向するようにして、パッ
ケージ基板２の開口２１内に配置した。なお、その他の
構成については、前述した実施の形態１と概略同一であ
るため、説明を省略する。
【００３５】本実施の形態２によれば、実施の形態１に
よる効果に加えて、半導体装置の更なる薄型化を実現す
ることができる。すなわち、半導体装置を更に高密度化
・小型化することができる。これにより、半導体装置を
実装する箇所が、高さの低い箇所であっても実装可能で
ある。本実施の形態２は、例えば、実装間隔の少ないシ
ステムに好適である。
【００３６】実施の形態３．図３は、本発明の実施の形
態３による半導体装置を説明するための断面図である。
本実施の形態３では、図３に示すように、パッケージ基
板２に開口２１を複数設け、その複数の開口２１内に第
１半導体チップ１１をそれぞれ配置し、さらに第１半導
体チップ１１の表面と回路表面が対向するようにして第
２半導体チップ１２を複数配置した。そして、２つの半
導体チップ１１，１２をバンプ３を介して電気的に接続
した。すなわち、前述した実施の形態１による半導体チ
ップ１１，１２を、パッケージ基板２に複数実装した。
なお、その他の構成については、前述した実施の形態１
と概略同一であるため、説明を省略する。
【００３７】本実施の形態３によれば、実施の形態１に
よる効果に加えて、更なる高機能化に対応可能な半導体
装置を提供することができる。
【００３８】実施の形態４．図４は、本発明の実施の形
態４による半導体装置を説明するための断面図である。
本実施の形態４では、図４に示すように、前述した実施
の形態２による半導体チップ１１，１３をパッケージ基
板２０上に複数搭載した半導体装置である。詳細には、
パッケージ基板２に開口２１を複数設け、その複数の開
口２１内に第１半導体チップ１１をそれぞれ配置した。
さらに、第１半導体チップ１１の表面と回路表面が対向
するように、且つ半田ボール４の側方に、第２半導体チ
ップ１３を配置した。この時、第２半導体チップ１３の
厚みを、半田ボール４の厚みよりも薄くした。本実施の
形態４によれば、実施の形態２および３と同一の効果が
得られる。
【００３９】実施の形態５．図５は、本発明の実施の形
態５による半導体装置を説明するための断面図である。
本実施の形態５では、図５に示すように、パッケージ基
板２の開口２１内に複数の第１半導体チップ１１を配置
し、この複数の第１半導体チップ１１と対向するように
１個の第２半導体チップ１２を配置した。そして、それ
らを相互に電気的接続した。すなわち、前述した実施の
形態１において、パッケージ基板２に設けられた開口部
２１内に、複数の第１半導体チップ１１を配置した。
【００４０】本実施の形態５によれば、システムに対し
て複雑な機能が要求される場合であっても、それらの機
能を統合した半導体装置を容易に実現することができ
る。これは、パッケージ基板２が微細な多層配線２３を
有する基板（図１（ｂ），（ｃ）参照）であるため、設
計自由度が高いことによる。なお、本実施の形態５で
は、２個の第１半導体チップ１１と１個の第２半導体チ
ップ１２とを相互接続したが、３個以上の第１半導体チ
ップ１１を接続してもよい。このように、多数の第１半
導体チップ１１を用いる場合であっても、パッケージ基
板２は多数の入出力端子２２，２４及び多層配線２３を
有しているため、対応可能である。
【００４１】実施の形態６．図６は、本発明の実施の形
態６による半導体装置を説明するための断面図である。
本実施の形態６では、前述した実施の形態５において、
第１半導体チップ１１に代えて、チップコンデンサ６を
第２半導体チップ１２のバンプ３側に複数搭載した。
【００４２】本実施の形態６によれば、従来のマルチチ
ップモジュールのようにパッケージ基板２上にチップコ
ンデンサ６を設けるのではなく、半導体チップ１４上に
直接チップコンデンサ６を搭載することができる。従っ
て、電気特性が著しく向上し、高速性能を発揮でき、電
源ノイズを低減することができる。また、電源／グラン
ドの電圧レベルを安定させることができる。なお、本実
施の形態６では、パッケージ基板２上にチップコンデン
サ６を搭載しているが、要求される性能に応じて、当該
基板２上への搭載を決定すればよい。
【００４３】実施の形態７．図７は、本発明の実施の形
態７による半導体装置を説明するための断面図である。
本実施の形態７では、図７に示すように、実施の形態１
による半導体装置において、第２半導体チップ１２のバ
ンプ３側にチップコンデンサ６を更に搭載した。すなわ
ち、第２半導体チップ１２上に、第１半導体チップ１１
とチップコンデンサ６とを混載した。本実施の形態８に
よれば、高機能なシステムに対して、自由度の高い設計
が可能で、特に高速伝送と電源の強化が可能となる。
【００４４】実施の形態８．図８は、本発明の実施の形
態８による半導体装置を説明するための断面図である。
本実施の形態８では、図８に示すように、前述した実施
の形態３による半導体装置において、複数の第２半導体
チップ１２の裏面に、放熱部材としての放熱板７を設け
た。
【００４５】本実施の形態８によれば、半導体チップ１
２に蓄積された熱が、当該チップ１２から放熱板７にダ
イレクトに放熱されるため、高い放熱効果が得られる。
また、半導体チップ１２に蓄積された熱は、バンプ３を
介して接続された第１半導体チップ１１からも放熱され
るが、２つの半導体チップ１１，１２の接続距離は短い
ため、高い放熱効果が得られる。
【００４６】なお、本実施の形態８では、実施の形態３
による第２半導体チップ１２の裏面に放熱板７を設けた
が、これに限らず、実施の形態１，５〜７の半導体チッ
プに対して放熱板７を設けてもよい。また、本実施の形
態８のように、一体型の放熱板７ではなく、各半導体チ
ップに個別の放熱板を設けてもよい。
【００４７】実施の形態９．図９は、本発明の実施の形
態９による半導体装置を説明するための断面図である。
本実施の形態９では、図９に示すように、前述した実施
の形態２による半導体装置を３次元的に搭載した半導体
装置である。本実施の形態９によれば、更なる複雑なシ
ステムにおいても簡単に高密度な実装が可能となり、高
速性能も小さな面積で実現することができる。なお、本
実施の形態９では、実施の形態２による半導体装置を３
次元的に複数積層したが、実施の形態４による半導体装
置についても適用可能である。この場合、半導体装置を
さらに高密度化することができる。
【００４８】
【発明の効果】本発明によれば、多数の入出力端子を有
し、且つ高密度化された半導体装置を提供することがで
きる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置を説
明するための図である。
【図２】 本発明の実施の形態２による半導体装置を説
明するための断面図である。
【図３】 本発明の実施の形態３による半導体装置を説
明するための断面図である。
【図４】 本発明の実施の形態４による半導体装置を説
明するための断面図である。
【図５】 本発明の実施の形態５による半導体装置を説
明するための断面図である。
【図６】 本発明の実施の形態６による半導体装置を説
明するための断面図である。
【図７】 本発明の実施の形態７による半導体装置を説
明するための断面図である。
【図８】 本発明の実施の形態８による半導体装置を説
明するための断面図である。
【図９】 本発明の実施の形態９による半導体装置を説
明するための断面図である。
【図１０】 従来の半導体装置を説明するための斜視図
である。
【図１１】 従来の半導体装置を説明するための断面図
である。
【符号の説明】
１１ 第１の半導体チップ、 １２，１３ 第２の半導
体チップ、 １４ 半導体チップ、 ２ パッケージ基
板、 ２１ 開口部、 ２２ 入力端子、 ２３ 多層
配線、 ２４ 出力端子、 ２５ 電源／グランドプレ
ーン、 ２６層間樹脂、 ２７ 絶縁膜、 ３ バンプ
電極、 ４ 導電部材（半田ボール）、 ５ アンダー
フィル樹脂、 ６ チップコンデンサ、 ７ 放熱部材
（放熱板）。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 開口部を有する基板であって、当該基板
    の表面に形成された複数の入力端子と、当該入力端子に
    接続され当該基板内に形成された多層配線と、当該多層
    配線に接続された複数の出力端子と、を備えた基板と、 前記開口部内に配置された第１半導体チップと、 前記第１半導体チップと対向して配置され、前記第１半
    導体チップおよび前記入力端子と電気的に接続された第
    ２半導体チップと、 を備えたことを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記開口部と対向して、前記第２半導体チップ上にチッ
    プコンデンサを更に備えたことを特徴とする半導体装
    置。
  3. 【請求項３】 請求項１又は２に記載の半導体装置にお
    いて、 前記開口部内に前記第１半導体チップを複数配置したこ
    とを特徴とする半導体装置。
  4. 【請求項４】 請求項１から３の何れかに記載の半導体
    装置において、 前記第２半導体チップ上に放熱部材を更に備えたことを
    特徴とする半導体装置。
  5. 【請求項５】 請求項１に記載の半導体装置において、 前記複数の出力端子にそれぞれ接続された複数の導電部
    材を更に備え、 前記第２半導体チップの厚みを前記導電部材の厚みより
    も薄くして、前記第２半導体チップを前記導電部材の側
    方に配置したことを特徴とする半導体装置。
  6. 【請求項６】 請求項５に記載の半導体装置において、 前記基板を複数積層して備えたことを特徴とする半導体
    装置。
  7. 【請求項７】 開口部を有する基板であって、当該基板
    の表面に形成された複数の入力端子と、当該入力端子に
    接続され当該基板内に形成された多層配線と、当該多層
    配線に接続された複数の出力端子と、を備えた基板と、 前記開口部上に配置され、前記入力端子と電気的に接続
    された半導体チップと、 前記開口部と対向して前記半導体チップ上に配置された
    チップコンデンサと、 を備えたことを特徴とする半導体装置。
  8. 【請求項８】 請求項７に記載の半導体装置において、 前記基板上にチップコンデンサを更に備えたことを特徴
    とする半導体装置。
  9. 【請求項９】 請求項７又は８に記載の半導体装置にお
    いて、 前記半導体チップの上に放熱部材を配置したことを特徴
    とする半導体装置。
  10. 【請求項１０】 請求項１から９の何れかに記載の半導
    体装置において、 前記基板内に、電源プレーン又はグランドプレーンを備
    えたことを特徴とする半導体装置。
  11. 【請求項１１】 請求項１から１０の何れかに記載の半
    導体装置において、 前記基板は、前記開口部を複数有することを特徴とする
    半導体装置。
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