JP6704165B1 - 半導体モジュール、ｄｉｍｍモジュール、及びそれらの製造方法 - Google Patents

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Abstract

積層される複数のメモリチップに対して、電力供給を安定させることが可能な半導体モジュール、ＤＩＭＭモジュール、及びそれらの製造方法を提供すること。複数のメモリチップ２１を有する半導体モジュール１であって、一方の面である配置面に露出する電源回路１２を有するメモリ基板１０と、メモリ基板１０の配置面に配置される少なくとも１つのメモリユニット２０と、を備え、メモリユニット２０は、積層方向Ｄを配置面に沿って配置される複数のメモリチップ２１と、複数のメモリチップ２１を積層方向Ｄに貫通する貫通電極２２と、積層方向Ｄ一端面に積層され、貫通電極２２及び電源回路１２に接続される電極層２３と、を備える。

Description

本発明は、半導体モジュール、ＤＩＭＭモジュール、及びそれらの製造方法に関する。
従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの脆弱性や、ダイ面積の増加等により、この種の大容量化は限界に達してきている。
そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が開発されている。例えば、複数の集積回路チップを積み重ねて接着するとともに、集積回路チップに跨る直線状の電気導体を設けた高密度電子モジュールが提案されている（例えば、特許文献１参照）。
特表平３−５０１４２８号公報
特許文献１に記載の高密度電子モジュールでは、複数のチップ基板を積み重ねることで高密度化を図っている。これにより、集積回路チップを単体でスタック支持基板に配置する場合に比べ、高密度化を実現できる。
ところで、昨今では、メモリチップの大容量化が進んでいる。そのため、メモリチップの消費電力量も増加する傾向にある。特許文献１では、集積回路チップの一側面に配置される電気導体から電力供給している。このように、一側面のみから電力を供給するだけでは、大容量化された複数のメモリチップに対して供給される電力が不足することが考えられる。そこで、積層される複数のメモリチップに対して、電力供給を安定させることができれば好適である。
本発明は、積層される複数のメモリチップに対して、電力供給を安定させることが可能な半導体モジュール、ＤＩＭＭモジュール、及びそれらの製造方法を提供することを目的とする。
本発明は、複数のメモリチップを有する半導体モジュールであって、一方の面である配置面に露出する電源回路を有するメモリ基板と、前記メモリ基板の配置面に配置される少なくとも１つのメモリユニットと、を備え、前記メモリユニットは、積層方向を前記配置面に沿って配置される複数のメモリチップと、複数の前記メモリチップを積層方向に貫通する貫通電極と、積層方向一端面に積層され、前記貫通電極及び前記電源回路に接続される電極層と、を備える半導体モジュールに関する。
また、半導体モジュールは、隣接される一対のメモリユニットの間に配置され、少なくとも一方の前記メモリユニットの前記電極層に接触する接着層をさらに備えるのが好ましい。
また、半導体モジュールは、前記電極層の面内方向一端と前記電源回路との間に配置され、前記電極層及び前記電源回路を電気的に接続する接続部をさらに備えるのが好ましい。
また、前記メモリチップは、前記メモリ基板に隣接する一端部に、前記メモリ基板の通信回路と通信可能な通信部を有するのが好ましい。
また、半導体モジュールは、前記通信部と前記通信回路との間に配置され、前記メモリ基板の配置面に前記メモリユニットをマウントするマウント部をさらに備えるのが好ましい。
また、本発明は、複数の前記半導体モジュールと、少なくとも一方の面である載置面に、前記半導体モジュールが複数載置されるＤＩＭＭ基板と、を備えるＤＩＭＭモジュールに関する。
また、本発明は、複数の前記半導体モジュールと、少なくとも一方の面である載置面に、前記半導体モジュールが複数載置されるＤＩＭＭ基板と、複数の前記半導体モジュールのメモリユニットのそれぞれに跨って配置されるとともに、前記接着層に接触して配置されるヒートスプレッダと、を備えるＤＩＭＭモジュールに関する。
また、本発明は、複数のメモリチップを有する半導体モジュールの製造方法であって、前記メモリチップを積層するとともに、前記メモリチップを貫通する貫通電極と前記メモリチップの積層方向一端面に配置される電極層とを形成してメモリユニットを形成するメモリユニット形成工程と、一方の面である配置面に露出する電源回路を有するメモリ基板に前記メモリチップを配置するメモリチップ配置工程であって、前記電極層の面内方向一端と前記電源回路とを対向配置するメモリチップ配置工程と、前記メモリ基板に対して前記メモリユニットを電気的に接続する接続工程と、を備える半導体モジュールの製造方法に関する。
また、半導体モジュールの製造方法は、前記メモリユニット形成工程の後、前記メモリチップ配置工程の前に、前記メモリユニットの前記電極層の積層方向一面に他の前記メモリユニットを接着するための接着層を形成する接着層形成工程と、前記接着層形成工程の後、前記メモリチップ配置工程の前に、前記接着層を用いて、２つの前記メモリユニットを接着する接着工程と、をさらに備えるのが好ましい。
また、半導体モジュールの製造方法は、前記メモリユニット形成工程の後、前記接着層形成工程の前に、前記メモリユニットを個片化する個片化工程をさらに備えるのが好ましい。
また、本発明は、上記の半導体モジュールの製造方法と、ＤＩＭＭ基板の少なくとも一方の面である載置面に、製造された前記半導体モジュールを複数載置する載置工程と、を備えるＤＩＭＭモジュールの製造方法に関する。
また、本発明は、上記の半導体モジュールの製造方法と、ＤＩＭＭ基板の少なくとも一方の面である載置面に、製造された前記半導体モジュールを複数載置する載置工程と、複数の前記半導体モジュールのメモリユニットのそれぞれに跨って、前記接着層に接触してヒートスプレッダを配置するヒートスプレッダ配置工程と、を備えるＤＩＭＭモジュールの製造方法に関する。
本発明によれば、積層される複数のメモリチップに対して、電力供給を安定させることが可能な半導体モジュール、ＤＩＭＭモジュール、及びそれらの製造方法を提供することができる。
本発明の第１実施形態に係る半導体モジュールの斜視図を示す。 図１のＡ−Ａ線断面図を示す。 第１実施形態の半導体モジュールの一製造過程を示す概略図である。 第１実施形態の半導体モジュールの一製造過程を示す概略図である。 第１実施形態の半導体モジュールの一製造過程を示す概略図である。 第１実施形態の半導体モジュールの一製造過程を示す概略図である。 本発明の第２実施形態に係る半導体モジュールを備える半導体パッケージの斜視図を示す 図７のＢ−Ｂ線断面図を示す。 本発明の第３実施形態に係るＤＩＭＭモジュールを示す斜視図である。 第３実施形態に係るＤＩＭＭモジュールにヒートスプレッダを配置した斜視図である。 本発明の変形例に係る半導体モジュールを示す斜視図である。
以下、本発明の各実施形態に係る半導体モジュール１、ＤＩＭＭモジュール１００、及びその製造方法について図１から図１０を参照して説明する。
各実施形態に係る半導体モジュール１は、例えば、積層される複数のメモリチップ２１（ＤＲＡＭチップ）を有するメモリ部材である。半導体モジュール１は、例えば、基板上に積層された複数のメモリチップ２１を配置して構成される。このとき、半導体モジュール１は、メモリチップ２１の積層方向Ｄを配置されるメモリ基板１０の面内方向に向けることで、配置されるメモリチップ２１の枚数の増加を図ったものである。
［第１実施形態］
次に、本発明の第１実施形態に係る半導体モジュール１、ＤＩＭＭモジュール１００、及びその製造方法について、図１から図６を参照して説明する。
本実施形態に係る半導体モジュール１は、例えば、ＤＲＡＭモジュールである。半導体モジュール１は、図１及び図２に示すように、複数のメモリチップ２１を有する。そして、半導体モジュール１は、複数のメモリチップ２１をメモリ基板１０の面内方向に沿って配置することで構成される。半導体モジュール１は、メモリ基板１０と、メモリユニット２０と、接着層４０と、接続部５０と、マウント部６０と、を備える。なお接着層４０は、例えばフィルム状の基材（図示せず）の両面に接着剤を塗布したものでも良い。また接着層４０は、後述する隣接するメモリユニット２０間のスペースを調整するスペーサとして機能しても良い。
メモリ基板１０は、例えば、シリコン基板である。メモリ基板１０は、例えば、アクティブインターポーザである。すなわち、メモリ基板１０は、厚さ方向に貫通する複数の電極を有する。本実施形態において、メモリ基板１０は、電極として、一方の面である配置面に一部が露出する電源回路１２を有する。また、メモリ基板１０は、一方の面側に配置される通信回路１１（例えば信号用上面電極（非接触通信回路））を有する。本実施形態において、メモリ基板１０は、非接触通信可能な通信回路１１を有する。また、メモリ基板１０は、他方の面側に、他の基板等と電気的に接続可能なバンプ３０を有する。
メモリユニット２０は、複数のメモリチップ２１を積層して構成される。メモリユニット２０は、少なくとも１つが、メモリ基板１０の配置面に配置される。本実施形態において、メモリユニット２０は、２つ配置される。メモリユニット２０は、メモリチップ２１と、貫通電極２２と、電極層２３と、を備える。
メモリチップ２１は、記憶回路を含む正面視矩形の板状体である。メモリチップ２１は、複数枚積層される。本実施形態において、メモリチップ２１は、４枚積層される。メモリチップ２１は、積層方向Ｄを配置面に沿って配置される。また、メモリチップ２１は、メモリ基板１０に隣接する一端部に、メモリ基板１０と通信可能な通信部１２１（例えば信号用側面電極（非接触通信回路））を有する。
貫通電極２２は、例えば、金属等の導電体で形成されるビアである。貫通電極２２は、複数のメモリチップ２１を積層方向Ｄに貫通する。具体的には、貫通電極２２は、積層方向Ｄに沿って、一端に配置されるメモリチップ２１から、他端に配置されるメモリチップ２１の前に配置されるメモリチップ２１まで貫通して配置される。本実施形態において、貫通電極２２は、複数設けられる。
電極層２３は、例えば、金属等の導電体で形成される板状体である。電極層２３は、積層方向Ｄ一端面に積層され、貫通電極２２及び電源回路１２に接続される。具体的には、電極層２３は、積層方向Ｄの一端側に配置されるメモリチップ２１の一端側の面に積層され、貫通電極２２及び電源回路１２に接続される。
接着層４０は、正面視矩形の板状体である。また、接着層４０は、積層方向Ｄにおいて、電極層２３と同じ又は略同じ大きさで形成される。接着層４０は、隣接される一対のメモリユニット２０の間に配置される。接着層４０は、少なくとも一方のメモリユニット２０の電極層２３に接触する。これにより、接着層４０は、一対のメモリユニット２０同士を接着する。接着層４０は、絶縁材料を用いて形成される。本実施形態において、接着層４０は、熱伝導率の比較的高い材料（例えば酸化ベリリウム等の基材）で形成される。
接続部５０は、金属等の導電体で形成される。接続部５０は、例えば、マイクロバンプである。接続部５０は、電極層２３の面内方向一端と電源回路１２との間に配置される。接続部５０は、電極層２３及び電源回路１２を電気的に接続する。これにより、接続部５０は、メモリ基板１０の電源回路１２から、電極層２３に対して電力供給可能に構成される。
マウント部６０は、メモリ基板１０とメモリチップ２１との間に配置される。すなわち、マウント部６０は、通信部１２１と通信回路１１との間に配置される。マウント部６０は、基部の配置面にメモリユニット２０をマウントする。
次に、本実施形態に係る半導体モジュール１の動作について説明する。
メモリ基板１０は、バンプ３０と厚さ方向に貫通する電極及び電源回路１２を通して、接続部５０に電力を供給する。接続部５０は、メモリユニット２０の電極層２３に電力を供給する。そして、電極層２３は、複数の貫通電極２２を通して、メモリチップ２１のそれぞれに電力を供給する。
メモリチップ２１のそれぞれは、通信部１２１を介して、通信回路１１と通信する。これにより、メモリチップ２１のそれぞれは、メモリ基板１０に直接的に通信可能に構成される。すなわち、メモリチップ２１のそれぞれは、他のメモリチップ２１との同期等に影響されずに通信可能に構成される。
次に、本実施形態に係る半導体モジュール１の製造方法について説明する。
本実施形態に係る半導体モジュール１の製造方法は、メモリユニット形成工程と、個片化工程と、接着層形成工程と、接着工程と、マウント部配置工程と、接続部形成工程と、メモリチップ配置工程と、接続工程と、を備える。
まず、メモリユニット形成工程において、図３に示すように、メモリユニット２０が形成される。具体的には、複数のメモリチップ２１が積層された後、貫通電極２２及び電極層２３が形成される。すなわち、メモリチップ２１が積層されるとともに、メモリチップ２１を貫通する貫通電極２２とメモリチップ２１の積層方向Ｄ一端面に配置される電極層２３とが形成されて、メモリユニット２０が形成される。ここでは、積層方向Ｄに交差する方向において、複数のメモリユニット２０が接続された状態で形成される。すなわち、積層方向Ｄに交差する方向において、複数のメモリチップ２１が並設された状態で形成される。
次いで、個片化工程が実施される。個片化工程は、メモリユニット形成工程の後、接着層形成工程の前に、実行される。個片化工程において、メモリユニット２０が個片化される。例えば、メモリユニット形成工程において形成されたメモリユニット２０を個片化するダイシングが実行される。
次いで、接着層形成工程が実施される。接着層形成工程では、図４に示すように、メモリユニット２０の電極層２３の積層方向Ｄ一面に他のメモリユニット２０を接着するための接着層４０が形成される。
次いで、接着工程が実施される。接着工程では、図５に示すように、接着層４０を用いて、２つのメモリユニット２０が接着される。これにより、２つのメモリユニット２０は、積層方向Ｄに重ねられて配置される。
次いで、マウント部配置工程が実施される。マウント部配置工程では、例えば、図２に示すように、メモリ基板１０の通信回路１１に重なる位置に層状のマウント部６０が配置される。
次いで、接続部形成工程が実施される。接続部形成工程では、図６に示すように、電極層２３の面内方向一端（一側面）に、接続部５０が形成される。接続部形成工程では、メモリユニット２０のそれぞれに接続部５０が形成される。
次いで、メモリチップ配置工程が実施される。メモリチップ配置工程では、一方の面である配置面に露出する電源回路１２を有するメモリ基板１０にメモリチップ２１が配置される。メモリチップ配置工程では、電極層２３の面内方向一端と電源回路１２とを対向配置する。
次いで、接続工程が実施される。接続工程では、メモリ基板１０に対して前記メモリユニット２０が電気的に接続される。その後、メモリ基板１０の他方の面側に、他の基板等と電気的に接続可能なバンプ３０が形成される。これにより、図１及び図２に示すような、半導体モジュール１が形成される。
以上のような第１実施形態に係る半導体モジュール１、及びその製造方法によれば、以下の効果を奏する。
（１） 複数のメモリチップ２１を有する半導体モジュール１であって、一方の面である配置面に露出する電源回路１２を有するメモリ基板１０と、メモリ基板１０の配置面に配置される少なくとも１つのメモリユニット２０と、を備え、メモリユニット２０は、積層方向Ｄを配置面に沿って配置される複数のメモリチップ２１と、複数のメモリチップ２１を積層方向Ｄに貫通する貫通電極２２と、積層方向Ｄ一端面に積層され、貫通電極２２及び電源回路１２に接続される電極層２３と、を備える。これにより、電極層２３及び貫通電極２２を介してメモリ基板１０からメモリチップ２１のそれぞれに電力を供給することができる。したがって、一側面からメモリチップ２１に電力を供給する場合に比べ、電力供給を安定させることができる。したがって、メモリの大容量化を実現可能な半導体モジュール１を提供することができる。
（２） 半導体モジュール１は、隣接される一対のメモリユニット２０の間に配置され、少なくとも一方のメモリユニット２０の電極層２３に接触する接着層４０をさらに備える。これにより、メモリユニット２０同士を接着した状態で、メモリ基板１０の面内方向に積層方向Ｄを向けて配置することができる。したがって、メモリ基板１０に対するメモリユニット２０の実装をより容易にすることができる。また、接着層４０に熱伝導率の高い材料を用いることで、ヒートシンクとしての効果を期待することができる。
（３） 半導体モジュール１は、電極層２３の面内方向一端と電源回路１２との間に配置され、電極層２３及び電源回路１２を電気的に接続する接続部５０をさらに備える。これにより、メモリ基板１０と電極層２３との間の電気的な接続を得ることができるので、メモリ基板１０からメモリユニット２０への電力供給を安定させることができる。
（４） メモリチップ２１は、メモリ基板１０に隣接する一端部に、メモリ基板１０と通信可能な通信部１２１を有する。これにより、メモリチップ２１のそれぞれが他のメモリチップ２１に影響されずに、メモリ基板１０と通信することができる。したがって、積層方向Ｄの一方端のメモリチップ２１を介して全てのメモリチップ２１と通信する場合に比べ、メモリチップ２１のレイテンシの比較的小さい半導体モジュール１を提供することができる。
（５） 半導体モジュール１は、通信部１２１と通信回路１１との間に配置され、基板の配置面にメモリユニット２０をマウントするマウント部６０をさらに備える。これにより、メモリチップ２１の側面がメモリ基板１０にマウントされるので、メモリ基板１０に対して、メモリユニット２０を安定して取り付けることができる。
（６） 複数のメモリチップ２１を有する半導体モジュール１の製造方法であって、メモリチップ２１を積層するとともに、メモリチップ２１を貫通する貫通電極２２とメモリチップ２１の積層方向Ｄ一端面に配置される電極層２３とを形成してメモリユニット２０を形成するメモリユニット形成工程と、一方の面である配置面に露出する電源回路１２を有するメモリ基板１０にメモリチップ２１を配置する配置工程であって、電極層２３の面内方向一端と電源回路１２とを対向配置する配置工程と、メモリ基板１０に対してメモリユニット２０を電気的に接続する接続工程と、を備える。これにより、電力供給を安定化させた半導体モジュール１を容易に得ることができる。
（７） 半導体モジュール１の製造方法は、メモリユニット形成工程の後、配置工程の前に、メモリユニット２０の電極層２３の積層方向Ｄ一面に他のメモリユニット２０を接着するための接着層４０を形成する接着層形成工程と、接着層４０形成工程の後、配置工程の前に、接着層４０を用いて、２つのメモリユニット２０を接着する接着工程と、をさらに備える。これにより、２つのメモリユニット２０を容易に接続できる。したがって、メモリ基板１０に対して配置される複数のメモリユニット２０を容易に形成することができる。
（８） 半導体モジュール１の製造方法は、メモリユニット形成工程の後、接着層形成工程の前に、メモリユニット２０を個片化する個片化工程をさらに備える。これにより、複数のメモリユニット２０を容易に得ることができる。
［第２実施形態］
次に、本発明の第２実施形態に係る半導体モジュール１及びその製造方法について、図７及び図８を用いて説明する。第２実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第２実施形態に係る半導体モジュール１は、図７及び図８に示すように、パッケージ基板７０と、封止部９０と、をさらに備える点で、第１実施形態と異なる。また、第２実施形態に係る半導体モジュール１は、メモリ基板１０が、バンプ３０に代えて、ピラー３１を有する点で第１実施形態と異なる。
パッケージ基板７０は、例えば、シリコン基板や有機基板である。パッケージ基板７０は、メモリ基板１０よりもより大きな面積を有して構成される。パッケージ基板７０は、厚さ方向に貫通する、もしくは電気的接続経路を形成するパッケージ電極７１を有する。また、パッケージ基板７０は、一端面においてメモリ基板１０に対向され、他端面において、露出するパッケージ電極７１に接触される半田ボール８０を有する。
封止部９０は、メモリ基板１０及びパッケージ基板７０の間を封止する。具体的には、封止部９０は、メモリ基板１０の配置面とは逆の面と、パッケージ基板７０の一端面との間を封止する。
ピラー３１は、例えば、Ｃｕピラーである。ピラー３１の先端部には例えば半田が配置され、メモリ基板１０の電源回路１２と、パッケージ基板７０のパッケージ電極７１との間を導通する。
次に、本実施形態の半導体モジュール１の製造方法について説明する。
第１実施形態において製造される半導体モジュール１において、バンプ３０をピラー３１に変更されて形成される。そして、ピラー３１がパッケージ基板７０のパッケージ電極７１に位置合わせされて、ピラー３１の先端部の半田によりパッケージ電極７１に導通した後、封止部９０によって封止される。これにより、本実施形態の半導体モジュール１が製造される。
以上のような第２実施形態に係る半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（９） 半導体モジュール１は、パッケージ基板７０と、封止部９０と、をさらに備える。これにより、取り扱いのよい半導体モジュール１を提供することができる。例えば、ＪＤＥＣ（JEDEC Solid State Technology Association）に準拠するレイアウトを採用することで、汎用性の高い半導体モジュール１を提供することができる。
［第３実施形態］
次に、本発明の第３実施形態に係るＤＩＭＭモジュール１００及びその製造方法について図９及び図１０を参照して説明する。
第３実施形態に係るＤＩＭＭモジュール１００は、第１及び第２実施形態の複数の半導体モジュール１に加えて、ＤＩＭＭ基板１０１と、ヒートスプレッダ１０２と、を備える。また、第３実施形態に係るＤＩＭＭモジュール１００の製造方法は、第１及び第２実施形態の半導体モジュール１の製造方法に加えて、載置工程と、ヒートスプレッダ配置工程と、を備える。
ＤＩＭＭ基板１０１は、図９に示すように、少なくとも一方の面である載置面に、半導体モジュール１が複数載置される。本実施形態において、ＤＩＭＭ基板１０１は、８つの半導体モジュール１が載置される。
ヒートスプレッダ１０２は、図１０に示すように、ＤＩＭＭ基板１０１に載置されている半導体モジュール１に跨って配置可能な面積を有する板状体である。ヒートスプレッダ１０２は、複数の半導体モジュール１のメモリユニット２０のそれぞれに跨って配置されるとともに、接着層４０に接触して配置される。
次に、本実施形態に係るＤＩＭＭモジュール１００の製造方法について説明する。
載置工程では、ＤＩＭＭ基板１０１の少なくとも一方の面である載置面に、製造された半導体モジュール１が複数載置される。本実施形態において、載置工程では、半導体モジュール１は、ＤＩＭＭ基板１０１の一面上に、所定の間隔を開けて直線状に配置される。
次いで、ヒートスプレッダ配置工程が実施される。ヒートスプレッダ配置工程では、複数の半導体モジュール１のメモリユニット２０のそれぞれに跨って、接着層４０に接触してヒートスプレッダ１０２が配置される。
次に、ＤＩＭＭモジュール１００の一例について説明する。
メモリチップ２１のチップ厚を１０μｍ〜２０μｍ、メモリユニット２０１つにおけるメモリチップ２１の積層数を４枚、接着層４０の厚さを２０μｍ〜５０μｍ、メモリユニット２０を複数接着後の厚さを最大５ｍｍとすると、半導体モジュール１へのメモリユニット２０の搭載数は８３ユニット〜３８ユニット、メモリチップ２１の搭載枚数に換算すると３３２枚〜１５２枚となり、２ＧＢ（１６Ｇｂ）のチップを用いて、６６４ＧＢ〜３０４ＧＢのメモリ容量が実現できる。８つの半導体モジュール１を有するＤＩＭＭモジュール１００は、５３１２ＧＢ〜２４３２ＧＢのメモリ容量が実現できる。
以上のような第３実施形態に係る半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（１０） ＤＩＭＭモジュール１００は、上記の複数の半導体モジュール１と、少なくとも一方の面である載置面に、半導体モジュール１が複数載置されるＤＩＭＭ基板１０１と、複数の半導体モジュール１のメモリユニット２０のそれぞれに跨って配置されるとともに、接着層４０に接触して配置されるヒートスプレッダ１０２と、を備える。これにより、大容量のメモリモジュールを実現することができる。また、ヒートスプレッダ１０２を接着層４０に接触させて配置させることで、より冷却効果の高いＤＩＭＭモジュール１００を提供することができる。
（１１） ＤＩＭＭモジュール１００の製造方法は、上記の半導体モジュール１の製造方法と、ＤＩＭＭ基板１０１の少なくとも一方の面である載置面に、製造された半導体モジュール１を複数載置する載置工程と、複数の半導体モジュール１のメモリユニット２０のそれぞれに跨って、接着層４０に接触してヒートスプレッダ１０２を配置するヒートスプレッダ配置工程と、を備える。これにより、大容量かつ冷却効果の高いメモリモジュールを製造することができる。
以上、本発明の半導体モジュール１、ＤＩＭＭモジュール１００、及びその製造方法の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
例えば、上記実施形態において、半導体モジュール１が１つのメモリユニット２０のみを備えてもよい。この場合、半導体モジュール１は、接着層４０を備えずともよい。
また、上記第２実施形態において、図１１に示すように、メモリ基板１０は、厚さ方向に貫通する電極に代えて、配置面に配置される電源回路１２と、ワイヤボンディングに用いられるワイヤＷとを有してもよい。これに伴い、メモリ基板１０は、ピラー３１を有せずともよい。また、半導体モジュール１は、封止材を備えずともよい。この場合、メモリ基板１０及びパッケージ基板７０は、直接接続される。これにより、メモリ基板１０を厚さ方向に貫通する電源電極を必要としないので、製造コストを抑制することができる。
また、上記各実施形態において、接続部形成工程では、図６に示すように、電極層２３の面内方向一端（一側面）に、接続部５０が形成されるとしたが、これに制限されない。接続部形成工程では、接続部５０は、メモリ基板１０の電源回路１２の露出面に形成されてもよい。そして、配置工程において、電極層２３の面内方向一端（一側面）が接続部５０に接触されて配置されてもよい。これにより、メモリチップ２１がメモリ基板１０に配置されてもよい。
１ 半導体モジュール
１０ メモリ基板
１１ 通信回路
１２ 電源回路
２０ メモリユニット
２１ メモリチップ
２２ 貫通電極
２３ 電極層
３０ バンプ
４０ 接着層
５０ 接続部
６０ マウント部
７０ パッケージ基板
７１ パッケージ電極
８０ 半田ボール
９０ 封止部
１００ ＤＩＭＭモジュール
１０１ ＤＩＭＭ基板
１０２ ヒートスプレッダ
１２１ 通信部
Ｄ 積層方向

Claims (12)

  1. 複数のメモリチップを有する半導体モジュールであって、
    一方の面である配置面に露出する電源回路を有するメモリ基板と、
    前記メモリ基板の配置面に配置される少なくとも１つのメモリユニットと、
    を備え、
    前記メモリユニットは、
    積層方向を前記配置面に沿って配置される複数のメモリチップと、
    複数の前記メモリチップを積層方向に貫通する貫通電極と、
    積層方向一端面に積層され、前記貫通電極及び前記電源回路に接続される電極層と、
    を備える半導体モジュール。
  2. 隣接される一対のメモリユニットの間に配置され、少なくとも一方の前記メモリユニットの前記電極層に接触する接着層をさらに備える請求項１に記載の半導体モジュール。
  3. 前記電極層の面内方向一端と前記電源回路との間に配置され、前記電極層及び前記電源回路を電気的に接続する接続部をさらに備える請求項２に記載の半導体モジュール。
  4. 前記メモリチップは、前記メモリ基板に隣接する一端部に、前記メモリ基板の通信回路と通信可能な通信部を有する請求項２又は３に記載の半導体モジュール。
  5. 前記通信部と前記通信回路との間に配置され、前記メモリ基板の配置面に前記メモリユニットをマウントするマウント部をさらに備える請求項４に記載の半導体モジュール。
  6. 請求項１から５のいずれかに記載の複数の前記半導体モジュールと、
    少なくとも一方の面である載置面に、前記半導体モジュールが複数載置されるＤＩＭＭ基板と、
    を備えるＤＩＭＭモジュール。
  7. 請求項２から５のいずれかに記載の複数の前記半導体モジュールと、
    少なくとも一方の面である載置面に、前記半導体モジュールが複数載置されるＤＩＭＭ基板と、
    複数の前記半導体モジュールのメモリユニットのそれぞれに跨って配置されるとともに、前記接着層に接触して配置されるヒートスプレッダと、
    を備えるＤＩＭＭモジュール。
  8. 複数のメモリチップを有する半導体モジュールの製造方法であって、
    前記メモリチップを積層するとともに、前記メモリチップを貫通する貫通電極と前記メモリチップの積層方向一端面に配置される電極層とを形成してメモリユニットを形成するメモリユニット形成工程と、
    一方の面である配置面に露出する電源回路を有するメモリ基板に前記メモリチップを配置するメモリチップ配置工程であって、前記電極層の面内方向一端と前記電源回路とを対向配置するメモリチップ配置工程と、
    前記メモリ基板に対して前記メモリユニットを電気的に接続する接続工程と、
    を備える半導体モジュールの製造方法。
  9. 前記メモリユニット形成工程の後、前記メモリチップ配置工程の前に、前記メモリユニットの前記電極層の積層方向一面に他の前記メモリユニットを接着するための接着層を形成する接着層形成工程と、
    前記接着層形成工程の後、前記メモリチップ配置工程の前に、前記接着層を用いて、２つの前記メモリユニットを接着する接着工程と、
    をさらに備える請求項８に記載の半導体モジュールの製造方法。
  10. 前記メモリユニット形成工程の後、前記接着層形成工程の前に、前記メモリユニットを個片化する個片化工程をさらに備える請求項９に記載の半導体モジュールの製造方法。
  11. 請求項８から１０のいずれかの半導体モジュールの製造方法と、
    ＤＩＭＭ基板の少なくとも一方の面である載置面に、製造された前記半導体モジュールを複数載置する載置工程と、
    を備えるＤＩＭＭモジュールの製造方法。
  12. 請求項９又は１０の半導体モジュールの製造方法と、
    ＤＩＭＭ基板の少なくとも一方の面である載置面に、製造された前記半導体モジュールを複数載置する載置工程と、
    複数の前記半導体モジュールのメモリユニットのそれぞれに跨って、前記接着層に接触してヒートスプレッダを配置するヒートスプレッダ配置工程と、
    を備えるＤＩＭＭモジュールの製造方法。
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