JPH03501428A - 高密度電子モジュール及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高密度電子モジュール及びその製造方法（本発明の背景） 本発明は高密度電子モジュール、即ち所定空間により多くの電子容量を組み込も うとする飽くなき要望を満足せしめ、又は所定の電子容量に対する所要空間を低 減化する、高密度電子モジニールに関する。

本発明の第１の用途はコンビニ−ター装置用のメモリーモジュールを提供するこ とにある。しかしながら、この発明概念は高密度電子回路が要求される何れの分 野にも適用し得るものである。

この発明の背景のほとんどの部分は本願の譲受人に譲渡された特許又は特許出願 発明により提供されるものである。これらの発明は多数の集積回路（ＬＣ）を担 うチップ又は基板を積み重ね及び積層化することに関するものである。積重ねら れたチップは当該モジニールの少なくとも１つのアクセス平面に露出した複数の 電気リードを有するモジュールとされ、各チップが広がる平面は上記アクセス平 面に対し垂直に延びている。

１９８５年１１月５日に発行された特許第４，５５１，６２９号において、積重 ねチップから成るモジュールは各光検知器と組み合わせて使用されるようになっ ており、これらの光検知器は当該モジュールの１つのアクセス平面に固定され、 各光検知器は放射線／電子変換器から成る稠密アレイから構成される。

１９８５年７月２日に発行された特許第４，５２５，９２１号において、積重ね られた回路チップから成る同様のモジニールが上述したようなコンビニ−ターメ モリー構成部分等を含み、一般に使用されるように構成される。

本発明はコンビニ−ターメモリー、制御ロジック、演算ユニット、プロセッサ等 として使用される、製作容易でありかつ信頼性のある構成部品の製造における種 々の問題点を解決しようとするものである。また、本発明は特にチップ材料が不 十分な熱導体とされる複数の電子チップを稠密包装することにより必然的に惹起 される、多量の熱放散に基づく種々の問題点を解決しようとするものである。

（発明の要約） 本発明において、積重ねＩＣチップから成るモジュール自体は１つの基板に直接 取り付けられるアクセス平面と一緒に該基板上に支持される。

電気導体のメタライズパターンが例えば真空光食刻法等によりモジュールのアク セス平面に適用される。また、電気導体のメタライズパターンが基板面に適用さ れる。絶縁（パッシベーション）層がモジュールのアクセス平面と基板の隣接面 間に設けられる。

インジュウム、銅、銀、又は金等の電気導体接続金属から成るバンプ群が各相互 接続面上の整合位置に適用される。次いで２つの相互接続面の電気導通系がバン プボンディング（フリップ−チップボンディングともいわれる）を介して電気接 続され、該２つの面上の各整合バンプが電気接続せしめられる。次いで、基板支 持モジュールが保護ハウジング内に閉じ込められ、該ハウジングを貫通して外部 接続部を構成する各電気導体が延びる。

可成りの熱伝導容量を有するＩＣチップを用いた本発明の１実施例において、各 チップを互いに直接固着したものが示される。本発明の他の実施例において、積 重ねＩＣチップから熱放散を促進するとともに各電気接続部の形成を簡単化する ため、各ＩＣチップ間に電気絶縁性を有しかつ良熱伝導性を有する材料から成る 層が介在させられる。

（図面の簡単な説明） 第１図はチップの縦方向縁部に沿って縁り−ドを設けた改良標準シリコンチップ の平面図である。

第２Ａ図及び第２Ｂ図は、互いに接着してモジュールを形成している積重ね回路 チップ及び該モジニールのアクセス平面上に形成されたメタライズパターンの部 分分解等角投影図である。

第３Ｂ図及び第３Ｂ図は、ＩＣ回路とアクセス平面上の各金属導体素子との関係 を示すアクセス平面上の小さな面部分の拡大図及び３Ａ図の部分断面図である。

第４Ａ図、第４Ｂ図及び第４Ｃ図は、スタック、支持基板への固定を容易化した メタライズ導体及びバンブボンディングを容易化した整合導体“バンプ”を有す るスタックおよび支持基板の分解等角投影図である。

第５図は基板に装着された積重ねチップの等角投影図である。

第６図及び第７図はそれぞれ第５図の構造体の平面図及び側面図である。

第８Ａ図、第８Ｂ図及び第８Ｃ図はスタック支持基板、そのハウジングの上部及 び底部の部分分解等角投影図である。

第９図は封入基板／チップ構造体の等角投影図である。

第１０図は２５６にの積重ねチップを用いて５１２ＫＸ９のＤＲＡＭモジニール の形成に用いられる電気接続配置を示す図である。

第１１図は積重ねチップ間に高熱伝導性層を間挿した増強熱摘出モジュールの分 解等角投影図である。

第１２図は各インターリーブ層の表面がチップ上の各電気端子をスタック支持基 板上の各電気導体と直接接続する電気導体を有する、第１１図のインターリーブ 積重ねチップ構造体の分解等角投影図である。

第１３図は第１１図のチップ上の電気端子を接続させる電気導体をスタック支持 基板上の各電気導体に導く間挿積重ねチ・ノブ構造体の外観分解等角投影図であ る。

第１４図は第１３図で示したタイプの積重ね構造体のクローズアップした等角投 影法図である。

（実施例の詳細な説明） 本発明はまず初めに第４Ａ図、第４Ｂ図及び第４Ｃ図によってうまく説明するこ とが出来る。従来機器よりも（ＰＣボード領域に関して）より大きな電子密度を 有する電子モジュールを提供するため、それぞれ集積回路を担う多数のチ・ノブ ２２を積重ねかつ互いに接着するとともに基板２６上に１つのユニットとして集 積チップスタック２４を装着せしめることが提案された。基板２６は積重ねチ・ ノブを支持するとともにチップスタックのアクセス平面に導体バンプを介して出 入する回路リードを有する。

積重ねＩＣチップ（一般にシリコン）の使用は元来２次元検出アレイの焦平面に 大規模電子回路を配置する手段として本願の譲受人によって開発されたものであ る。この発明はコンピューター等の装置に特に有用である電子パッケージに関し てなされたものであり、大規模メモリー、制御ロジック、プロセッサ、演算ユニ ット等を含むモジュールを提供しようとするものである。最大努力目標とする３ つのモジュールとは、リードオンリーメモリー（ＲＯＭ）　、！イナミックラン ダムアクセスメモリー（Ｄ　ＲＡＭ）及びスタチックランダムアクセスメモリー （ＳＲＡＭ）である。

第４Ａ図に示すモジュールはＤＲＡＭとして使用しようとするものであり、この スタックは２０個のＩＣシリコンチップを有し、そのうち１８のチップが能動で あり、２つのチップがスペア−である。

これらのスペア−は冗長用であり、欠陥チップの代用として使用されないのであ れば当該パッケージの各ピンと接続されることがない。

また、このモジュールはスタックの両端部にブランクシリコンチップを有し、端 子パッド用スペースを形成している。ＲＯＭはスタック内に８つ（又は８０倍数 ）の能動ＩＣチップを有するようにする必要がある。各ＩＣチップに加えて当該 スタックの両端部にブランクチップを設ける必要がある。ＳＲＡＭモジュールは ＤＲＡＭモジュールと同数のチ・７ブを有するようにする必要がある。

第１図はＤＲＡＭモジュール用の単一チップ２２を示す。各チップは、その１つ の縁部、好ましくは矩形領域の長辺縁部に沿って（外部回路への）全電気リード を設けるように改良した点を除き、実質的に標準メモリーチップであればよい。

電圧接続端子■ＣＣ％　Ｖ　ｓ５及びｖｂ５は全チップに共通電圧を印加するよ うに結線されている。各チップはそれ自体のデーターイン（ＤＩ）及びデーター アウト（ＤＯ）端子を有する。標識ＲＡＳは列アドレス選択を示し、標識ＣＡＳ は所望のチップを選択する行アドレス選択を示す。これらのアドレス端子ＡＯ− Ａ７はアドレス入力信号を取り扱う。ＷＥ端子は書込みエネーブル接続部である 。

第２Ａ図、第３Ａ図及び第４Ａ図に示すように、複数のチップを積重ねてモジュ ールが形成される。あらゆるチ・ノブにおける（外部回路との）全ての電気リー ドが積重ねモジニールの単一アクセス平面２８上に設けられる。このアクセス平 面は支持基板２６の表面上に設定されるとともにそこに適当な各電気接続部、好 ましくはバンブーボンディング（又は“フリ、プーチ、プ”ボンティングともい われる）法により形成された電気接続部を有する。

各チップを積重ねるとともに好ましくは互いに固着する方法は１９８４年１１月 ２３日付の発明の名称を“積重ね回路層から成るモジニール装置及びその製造方 法”とする、米国特許出願第６７４，０９６号に開示されているものと同様のも のである。この製造方法において、販売人により種々の形態をもって供給される 各チップの厚み寸法が計測され、その厚み寸法特性に応じて適当な蓄積部に蓄積 される。チップ厚みデータは製造制御コンビニ−タープログラムに用いられ、所 定のモジュールに対し最適な積重ね順序が決定される。

次いで、各チップが洗滌され、積重ねられ、所定量のエポキシ樹脂が各対の隣接 チップ面間に塗布される。このスタックは一定高さ寸法を有するスタックを形成 するように各チップ平面に対し垂直方向に加圧される。次いで、加熱下でエポキ シ樹脂の硬化が行われ、集積化スタックが形成される。

本発明のモジュールは従来の焦平面モジニールと比べて種々の装置に使用され、 トレードオフ性が顕著である。各検出器とそれぞれ接続する焦平面リードは妥当 量の機能休止、即ち所定の２次元アレイにおける非作動接続端子（又は検出器） を許容することが出来る。

本発明により提供される、コンピューターメモリー装置等の装置はどのような誤 接続も許されない。そのため、メモリーモジュールにはスペアチップが設けられ る。

一方、焦平面上の各検出リードは互いに非常に近付ける、例えば中心間距離を４ ミル又はそれ以下とする必要がある。これは各チップの縁部に沿って伸びるもの とみなされたＸ軸及び各チップの平面に対し垂直方向に延びるＹ軸の両軸に適用 される。これは非常に薄厚、したがって虚弱なチップを使用することが要求され る。更には、各電気リードの配置の許容誤差は非常に厳しいものである。

本発明において、各リードの中心点−中心点距離は１０〜２０ミルの範囲のもの とされる。これは厚手の虚弱でないチップを使用出来ることを意味し、各電気端 子（バンブ）及び各金属導体ストリップの領域を実質的により大きくすることが 出来る。明らかなように、これはこの種のモジュール製造における問題点を解消 するものである。

スタック２４を形成した後、（もし各チップ力はファイヤ又はガリウム砒素等の 材料に代えて半導体である場合）アクセス平面２８は、各チップ縁部の各電気導 体を他の回路と接続するためアクセス可能とされる各点を除いて絶縁（パッシベ ーション）材料で被覆する必要がある。これは好ましくは発明の背景において参 照した特許第４，５２５，９２１号に開示された方法を用いて達成される。

要約すると、この方法は：　（１）アクセス平面を研削仕上げ及びラップ仕上げ 加工して各リードを露出せしめ、（２）上記アクセス平面上のシリコンをプラズ マエツチングを行って該アクセス平面から突出する状態とされた各リードの周囲 のシリコンを除去し、（３）ポリイミド樹脂等の材料を用いて上記アクセス平面 をパッシベーション層で被覆し、及び（４）上記アクセス平面における他の部分 は絶縁状態としたまま、再びラップ仕上げ加工を行って各リードを露出せしめる ことから構成される。もし、１０層基板材料が僅かに導電性を有するか又は全く 有さない、例えばガリウム砒素（ＧａＡｓ）、シリコン−オン−サファイア（Ｓ Ｏ８）、又はシリコンーオンーインシニレ−９−（Ｓｏ　Ｉ）　等であれば、パ ッシベーションは不要である。

次の工程は積重ねチップの各リード用電気接続部を設けるため、アクセス平面を メタライズすることである。例えば、金属導体が１つのチップ上で単に１つのリ ードと接触するパッド３０であると、該ハツトは６ミル×６ミルの面積を有する ものとされる。それとも、金属導体が複数のチップ上の各リードと接触するスト リップ３２であると、該ストリップは幅寸法８ミルを有するものとされる。各金 属パッド又は導体は互いに中心点−中心点距離１０〜２０ミルをもって離間せし められる。このメタライズは光食刻法等、印刷回路を得るための何れかの所望の 方法によって設けるようにしてもよい。該光食刻法において、フォトレジスト材 料層でマスク処理され、次いで該フォトレジスト層に窓あけするために紫外光線 を用いて露光され、所望の導体パターンを取り外すことにより以前に析出された 金属の不要領域が食刻される。

第３Ａ図及び第３Ｂ図は、シリコンチップ上のＩＣリード、隣接積重ねチップ間 のエポキシ樹脂接着剤ライン並びに上記ＩＣリードと電気接触したアクセス平面 上に付着された金属パッド３０及びストリップ３２の拡大詳細図を示す。また、 これらの第３Ａ図及び第３Ｂ図は、アクセス平面における各ＩＣリードを除いて 被覆しているパッシベーション層を示す。第３Ａ図はスタックのアクセス平面（ 又は能動面）の小さな部分の正面図である。第３Ｂ図はシリコン層と絶縁された ＩＣリード端部と組み合わされた金属パッドの断面部を示す。

第２Ｂ図及び第４Ｂ図は集積されたスタック２４のアクセス平面２８において該 アクセス平面２８上に各ボンディングバンプが形成された後でありかつ該アクセ ス平面２８を基板２４とボンディングする以前における導体パターンを示す。金 属ボンディングバンプ３１は各金属パッド３０上に付着せしめられる。また、金 属ボンディングバンプ３４は各金属ストリップ３２上に、好ましくは２つ１組に なって冗長部を形成するようにして付着せしめられる。７　Ｎ＋ンプ付着方法は 後述する。バンプ材料は熱応力下で亀裂を防止するため非常に延性に富んだもの としなければならない。インジュウムは好ましいバンプ材料ではあるが、銅、銀 及び金等であってもよい。

第４Ｃ図に示すように、基板２６はまたその表面上に、好ましくは上述したメタ ライズ方法により形成される金属導体パターンを有する。該基板２６はスタック ２４と対向する各金属ストｌルノプ３６を有し、該スタック２４の各端子パッド はそれらの金属スト１ル、プに付着されたバンプ３８を有する。これらのバンプ はアクセス平面上の各バンプ３１と順次接着される。基板２６はまたスタ、、り ２４の両端部を超えて延びる金属ストリップ４０を有する。該メタ。ツク２４の 端子パッドは冗長バンプ対４２を有し、該冗長バンプ対４２はアクセス平面上の バンプ３４と接着される。

基板２４上に形成されたボンディングバンプ３８及び４２はチ・ノブスタック２ ４のアクセス平面２８に形成されたボンディングバンプ３１及び３４の配置位置 と正確に整合される。このようにしてバンプーボンディング（フリップ−チップ ボンディング）方法により内部電子回路（チップ回路）と外部電子回路（リード アウト及びリードイン）とが相互接続される。内部連結バンプ３４及び４２がパ スライン端子上に形成されるから、各ブランクカバーチップ４３は当該スタック の各ストリップ３２と基板の各ストリップ４０との結合空間を形成するため、該 スタックの両端部に設ける必要がある。

非常に高度な大量生産状況下では、積重ね工程時チップ群のいずれかのチップに 欠陥が生じた場合、チップを“修繕”するにもその手間を掛ける価値がない。し かしながら、修繕可能とすることが要望されるならば、スタック内に冗長チップ を設ける必要がある。この場合、積重ね工程はつぎのように変形する必要がある ：１、基板２６の各金属ストリップ３６は原始的に減数した出力導体３９と結ぶ リンク導体３７を有するようにする。

２、スタックを形成し、パッシベーション処理を行い、各リードを洗滌した後、 金属パッドを全リードに付着させて電気端子を形成する。

３、各パッドの探針調査により何れかの層（チップ）に欠陥がないかどうかを検 査する。

４、欠陥チップがあれば、該チップ上の全ての／ず・ノド及びリードをアクセス 平面から取り外す。製造ラインには、好ましくはノくターン認識機を具備すると ともに自動探針器を接続するようにした、プログラマブルＹＡＧレーザー装置を 適用する。

５、次に、各金属ストリップ（バス−ライン）を付着させ、次いでバンプーボン ディング用バンプを形成する。

６、バンブーボンディングを行った後、相互リンク導体３７を切断して欠陥チッ プからのリードＤＩ及びＤｏを絶縁する一方、その他の各リードを各導体３９と 接続する。

リンクパー３７は可融性合金から作成し、各接続部は自動プローバー（Ｐｒｏｂ ｅｒ）を用いて電気的に形成するようにしてもよい。フユーズ加熱法はレーザー 切断法と比べ利点も欠点もあるが、本明細書においてはこれについて言及しない 。

バンブーボンディングにより面一化アクセス平面とスタック支持基板とを電気的 に相互接続する以前に、それらの２つの表面のうち一方をパッシベーション（絶 縁）材料で被覆し、そこで各バンブのみを露光するようにしなければならない。

バンブを構成するインジウム又は金材料は好ましくは当該表面上に形成又は付着 された後に付着される。

作業が非常に容易化されるから、好ましくは基板上に絶縁層を形成するようにす る。基板は好ましくはスタックと同程度の熱膨張係数を有しかつ赤外線を透過す るシリコンから形成する。この透過性はバンブーボンディング工程において有用 である。他の赤外線又は可透光線透過性基板材料（例えばシリコン−オン−サフ ァイア機器にサファイア基板を用いる等）を用いることも出来る。

満足な絶縁層は例えばスパッタリング方法を用いてシリコン酸化物（Ｓｉｎ、） 層を析出することにより形成することが出来る。基板２４の全面に絶縁膜で被覆 した後、各インジウムバンブ３８及び４２を各ストリップ３６及び４２と接続し 得るように該絶縁膜に穴をあける必要がある。バンブーボンディング材料がシリ コン基板ト短絡回路を形成しないようにする必要があるから、各穴は金属ストリ ップ幅以上に広がって延びないようにしなければならない。

基板上で金属材料と電気接続するインジウムバンブを析出するため種々の実験を 試みられたがうまくいかなかった。“蒸気−透過”マスク技術を用いると僧形（ 短絡）効果を生じ易くなる。また、この僧形効果を排除すべく、湿式化学二ノチ ング法を用いたが、この方法はバンブ及び電気リードの両者を損傷した。“フォ トレジスト離昇”法を用いて一応の解決手段が得られた。蒸気−透過マスクが厚 み１０〜１５ミクロンのフォトレジスト膜に代えられた。フォトレジスト膜を選 択的に露光するとともに現像して複数の穴が形成され、次いでバンブを付着させ ようとする場所のフォトレジスト膜が除去される。その後、露光金属端子及びフ ォトレジスト膜上面にインジウムが付着される。フォトレジスト膜上のインジウ ムは表面のフォトレジスト膜を昇離することにより各端子上にインジウムバンブ を残して除去される。各インジウムバンブは接触する端子領域と実質的に同程度 の水平領域を被覆せしめるようにする必要がある。

アクセス平面２８でのバンブ付着方法は絶縁層が不要である点を除いて同様のも のである。

バンブボンディング工程において、チップスタック２４はアクセス平面２８が上 面となるように配置される。次に、基板２６はアクセス平面に各インジウムバン ブを互いに組み合わせるため下向けて配置される。シリコン基板を”透視”する 赤外線顕微鏡を用いて各整合バンブが配列させられる。次いで、加熱及び加圧に より溶接部を形成する方法を用いて上記各バンブが接続される。

モジュール支持基板材料が可視光又は赤外線に対し光透過性のものとし、モジニ ールのアクセス平面上の各ボンディングバンブを基板に隣接する面上の各ボンデ ィングバンプに直接的に顕微鏡アライメントを行えるようにすると、製造にあた り有利である。基板材料が光不透過性であれば、レフレックス装置を用いる間接 アライメントを使用することが出来る。第３の方法は市販されている装置を用い るものであり、２組のバンブを互いに近接せしめ、次いでそれらのバンブを基板 モジュールの両端部から直接見ながら、このように光不透過性基板に対して許容 される方法でアライメント及びプレーナー化を行うことが出来る。

第５図〜第７図は完全なスタック／基板側集成部品を示す。基板上の各金属スト リップはワイヤーボンディングにより外部回路と接続容易となるように対向長辺 縁部に向かって延びる。

第８Ａ図、第８Ｂ図及び第８Ｃ図は内部にチップ及び基板が配置。

された容器又はハウジングを示す。第８Ｃ図は上記容器（フラット−バック）の 下部４４を示し、該下部４４から各電気リード４６が延びるとともに該容器の内 側両端部が（図示しない）基板上の各金属ストリップとワイヤーボンディングさ れている。このパッケージは上部を溶接するか又は下部４４にカバー４８（第８ Ａ図）を溶接し、このようにしてスタック／基板側集成部品を閉鎖して完成され る。

好ましくは、容器部分４４及び４８は熱放散するように金属から形成される。こ の場合、各電気リード４６と容器壁部間に絶縁リング５０を介在させる必要があ る。第９図は完全封入パッケージを示す。

電力損が非常に高いものにおいては容器材料はべりリア（Ｂｅｄ）が好ましい。

しかしながら、該ベリリアは高価であることを考慮する必要がある。

電力損は回路密度に対する限定要素である。したがって、ＩＣチップからの熱伝 達は十分に考慮すべき重要な事柄である・　ＩＣチップから基板２６に熱を流す には、バンプボンディングを行った後、チップスタックと基板間のギャップに熱 伝導性（しかしながら非導電性）材料５１を充填することが重要である。これは 、強力な接着及び熱放散が得られる適当なエポキシ樹脂により達成される。

第１０図は、第４Ｂ図及び第４Ｃ図とともに考慮すると、それぞれメモリー容Ｍ ２５６Ｋを有する１８個のチップを用いて直列対を形成し、これによって（パリ ティピットを有する）５１２Ｋｘ８ＤＲＡＭモジニールを形成している、特殊な りＲＡＭ回路を規定するものである。ビットＯ〜ビット７（及びパリティビット ）の各ビ、。

トはそれらのデーターイン及びデーターアウトラインを相互接続することにより ２つのチップを連結する。列アドレスラインＲＡＳ　ｌ及びＲＡＳ２はそれぞれ 両チップの一方と接続される。

これら９対のチップを設けることは些細な問題ではない。一般に隣接チップで対 を形成すればよいと推測されるかもしれない。しかしながら、そのような対を成 すことは基板上にほとんど打ち勝ち難い導体危機問題を惹起する。

第４Ｂ図及び第４Ｃ図に１つの解決方法が示される。基板２６上の各ライン３６ が２つのチップに接続される。該基板上の片側の各ライン３６が各チップのデー ターパッドと接続され、該基板上のもう１つの片側の各ライン３６が各チップの データーアウトパッドと接続される。第１のライン３６は２つの終端チップと相 互接続する。

第２のライン３６は各端チップにそれぞれ最も近い２つのチップと相互接続する 。第３のライン３６は各端チップに２番目に近い２つのチップと相互接続する。

以下同様にして、最後に相互接続される２つのチップが互いに隣接するまで相互 接続される。

積重ねチップのアクセス平面上に、ストリップ３２のうち符号３２Ａを付して示 すストリップはギでツブ３２Ｂを有する。これは、該ギャップの一側部のチップ 群が１つの共通列アドレスラインを有し、該ギャップの他側部のチップ群が１つ の共通列アドレスラインを有するからである。このように簡単な列アドレスライ ンのバス配列は各チップが上記ギャップの他側部のチップ群、すなわち他のグル ープのチップと対を成すようにしなければ実現不可能である。

第１１図〜第１４図は本発明のもう１つの実施例を示す。この実施例は、ＩＣチ ップ群から成るスタック内に高熱伝導度を有する材料から成るインターソープ層 を含ませて構成した、増強熱抽出機構体を提供するものである。各付加層は原理 的に熱導体として機能するとともに電気導体支持用の特別部材として有用なもの である。

シリコンＩＣチップが積重ねられる場合、一般に熱放散は重大な問題とはならな い。一方、高速作動が要求されるときは、ガリウム砒素ＩＣチップから成るスタ ックが使用される。ＧａＡｓは熱伝導度が低くかつシリコンよりも高電力レベル で作動するから、異なったスタック配列としないことにはＧａＡｓチップから成 るスタックから熱を有効に抽出することが出来ない。

本発明は熱良導体材料から成るインターリーブ層を用い、スタック内に各ＩＣチ ップに沿って該インターリーブ層を含ましめたものである。

第１１図は間挿された熱導体層を有する積重ねチップパッケージの各構成部分を 示す。複数のＩＣチップ６０が複数の熱導体層６２と互い違いにして積重ねられ る。該チップはシリコン、ガリウム砒素又は他の適当な材料から成るものである 。一方、前述したよう（、、。

ＧａＡｓ　（又はサファイア基板）チップが用いられる場合、インターリーブ層 ６２の必要性がより高くなる。何故ならば、そのようなチップは高電力を要しか つ熱伝導度が低いからである。

熱導体層用の好ましい材料はベリリウム酸化物（Ｂｅｄ）である。

この材料は電気絶縁体でありかつ熱良導体である。

チップ（例えばガリウム砒素）およびインターリーブ層（例えばべＩＪ　ＩＪウ ム酸化物）が共に非電気導体であると、製造工程の簡略化を実現できる。シリコ ンスタックに要求されるように（特許第４゜５２５　、９２１　号参照）　、ス タックにエノチングーパノシベーションーラノピング工程を必要としない。

ＩＣチップ６０及びインターリーブ層６２は必ずしも互い違いにされるとは限ら ない。場合によっては、１対のＩＣチップが隣接層を構成するようにしてもよい 。図中、各層６２の厚みが各チップ６０の厚みに比べて幾分誇張して示される。

実施例の組み合わせ体において、各チップ６０は厚みｏ、ｏｏｓインチを有し、 各層６２は厚み０．０２０インチを有するようにしてもよい。上記インク−リー ブ層に加えて、２つの熱良伝導層がスタックの一端部と他端部とに設けられる。

これらの付加層はスタックの両端部に境界領域を形成し、スタック端部で薄膜リ ードを終わらせることに基因する薄膜処理の困難さを除去するものである。また 、付加された両端層は各アクセス平面リードと接続された個別の信号ラインを妨 害することなく、各パスラインバンプ接着部を配置する領域を提供する。

積層スタック６４を隣接層間の接着ラインを介して形成した後、該スタックはそ の相互接続（又はアクセス）表面に印刷された配線６６を相互接続する。該表面 はスタック支持基板６８に支持されかつ固定される。積重ねチ、ブの相互接続平 面とスタック支持基板間の電気相互接続は前述したバンブーボンディング法によ り形成してもよい。スタック上の各バンプをスタック支持基板６８上の各バンブ とバンブーボンディングを行った後、該スタックとその支持基板間の隙間に、電 気絶縁性及び熱伝導性を有するエポキシ樹脂材料を充填することが好ましい。こ のエポキシ樹脂材料は付加熱流路を提供するおともにスタックと基板６８を強力 に接着する。

スタック支持基板６８はベリリウム酸化物（Ｂｅｄ）から作成して最大熱伝導部 を形成する。一方、ＢｅＯは赤外線を透過しない。

したがって、それを使用するとバンブーライメントが厄介なものとなる。このた め、ある場合にはスタック支持基板６８用材料としてシリコンが好ましい。

次いで、スタック支持基板をキャリアー７０に装着し、該キャリアー７０にカバ ー７２を取り付けて閉鎖する。好ましくは、該カバー７２はキャリアー７０に取 り付けてガラス又はリフロー半田により気密封止する。

第１２図はスタックの一部分を示し、そこではインターリーブ層が単独で熱伝達 部材として機能する。各ＩＣチ、プロ０の電気リードは当該チップの相互接続平 面端部７４に設けられる。各金属ストリップ７６は相互接続平面上に薄膜（又は 厚膜）法により形成される。スタック支持基板からの適当な電気接続部が各チッ プの端部で各リードと、（端子及びバンブを介して）直接接触させられる。

第１３図は積重ね構造体を示す。この構造体において、各インターリーブ層６２ は電気導体が形成される表面を提供する付加的作用を行い、各導体は各ＩＣチッ プ６０ａ上の各端子から当該スタックの相互接続平面まで延びている。スタック 支持基板上に（付着されたバンプを介して）形成された各端子と電気接続した各 導体の端部に端子が形成される。

第１３図の構造体において、各電気リード８０が各ＩＣチップ６０ａの２つの側 面（端面）に延びているものとみなされる。各層６２ａの対向両端面上に形成さ れた各金属ストリップ８２は各チップ６０ａにおける各個別リード８０と接触さ せられ、それらの個別信号を層６２ａ上面の平坦面８６に伝送する。該表面８６ 上の（Ｌ形）金属ストリップ８８は当該スタックの相互接続平面で各リードを介 して各サイドストリップ８２と相互接続される。これらのリードは相互接続平面 上に形成された各金属ストリップ９０と接続される。スタック支持基板上の各導 体との電気接続は上述した方法で行われる。

この電気導体系は各ＩＣチップの端部で各リードを別ルート化する能力を有し、 多数のリードを相互接続平面に到達せしめることが。

可能である。例えば、これは販売者が規定チップリードを修正することなくＩＣ チップの使用を可能にする。標準ＩＣチップは２つまたはそれ以上の端面に複数 のリードを有する。したがって、標準に合わないチップはモジュールにおいて各 チップ上の全てのリードをアクセス（相互接続）平面まで直接延ばすことが必要 となる。

第１３図に示す、広大な導体配線レイアウトは特別な高精度な製造工程を必要と する。各サイド導体８２は各ＩＣチップ上の各り一ド８０の接触端部を横切ると ともに表面８６上の各導体ストリップ８８の端部で各リードの接触端部を横切っ て延びるメタライズストリップとされる。これは丁字形接続部を形成し、各サイ ド導体８２の機能電気接触を保証するようにしたものである。

第１４図は第１３図のスタックの拡大図であり、サイド導体８２、及ヒアクセス 平面において各ＩＣチップの対向端部から１枚のインターリーブ層の１端部に各 ＩＣリードを連絡するトップ導体のレイアウトをより明瞭に示す。

各ＩＣチップからのリードにより別ルート化を図ることは種々の機能を果たす種 々の型式のＩＣを含むチップから成るスタックにおいて必要とされる。そのよう な場合、２種類の別ルーチン化方法がある。

第１の方法は各ＩＣチップの裏面に接続金属ラインを印刷して各リードを他の平 面にルート変更するものである。これは（チップがさいころ状に切り出される） ウェーハーの前部から後部へのアライメントが要求される一一一非常に厄介であ りかつ高価な作業である。

また、同一スタックに用いられる特殊型式の全てのチップが同一の別ルート化を 必要としないならば、全チップに同一の金属リードパターンを持たせることはア クセス平面をメタライズする場合に種々の問題を惹起する。もう１つの問題は（ あるチップの裏面上の）別ルート化ラインと当該チップの下側の隣接チップ上の 回路間のクロストークである。

第２の方法は、好ましいものであるが、上述したように、導体基板としてインタ ーリーフ層を用いるものである。１つのインターリーフ層上に導体を形成するこ とはチップの裏面に導体を形成することよりもはるかに容易である。この方法で は前部から後部へのアライメント作業は要求されない。導体間の近接に基づくク ロストークを回避することが出来る。更には、用途が非常に広い。他のチップと 接続しようとする所定型式のチップに対し、大した理論及び価格について検討を 要することなく、種々のパターンを作成することが出来る。

ＩＣチップから成るスタックに高熱伝達性インターリーブ層を用いることは、一 般的な包装技術においてチップ材料が低熱伝導率のものに代わり又は増大熱負荷 が発展するにつれて当面のメモリーチップ密度、動作速度を高めかつ最大許容損 失を増強する要請を実現化するものである。また、ＩＣチップリードの再メタラ イズ化が不可能であるとか、種々の型式のＩＣチップが互いに積重ねられる場合 、上記インターリーブ層は実用的な電気導体の別ルート化方法を提供する。

以上のことから、この出願において開示した製造品及び製造方法は本明細書の序 説部に要約された種々の優れた作用効果を提供することが明らかとなった。

以下の請求の範囲に記載の事項は開示された特定の実施例を包含するのみならず 、先行技術に許容される最大限に拡げられかつ総括される思想に基づいて本明細 書に説明された発明概念を包含するものである。

工 国際調査報告

Claims (14)

【特許請求の範囲】
1. １．高密度電子回路収容パッケージを製造するにあたり、それぞれ１つまたは複 数の端部に密接して間隔をあけて配置された複数の電気リードを有する、複数の 集積回路チップを準備し、上記複数の集積回路チップを積重ねかっ接着してアク セス平面を有する構造体を形成するとともに該アクセス平面に密接して間隔をあ けて配置された複数の電気リードから成る２次元アレイを設け、 上記アクセス平面に、各集積回路チップの各リードと直接的又は間接的に電気接 続する複数の導電性ライン及び導電性端子を形成し、 上記積重ねチップを支持するスタック支持基板を設けるとともに該スタック支持 基板上に複数の導電性ライン及び複数の導電性端子を形成し、 上記アクセス平面上の各導電性端子を、上記スタック支持基板上の各導電性端子 と精密な整合関係となるように配置し、上記スタック支持基板又はアクセス平面 のいずれか一方を、その上の各導電性端子と整合した貫通穴を有する絶縁層で被 覆し、上記アクセス平面及びスタック支持基板上の各導電性端子に導電性ボンデ ィングバンプを付着せしめ、上記スタック支持基板上の各ボンディングバンプを 上記アクセス平面上の各ボンディングバンプと所定位置関係に整列せしめ、上記 整列された各ボンディングバンプを互いに加熱及び／又は加圧することにより接 着し、これにより上記アクセス平面とスタック支持基板間に複数の並列電気接続 部を形成する、高密度電子パッケージ製造方法。
2. ２．複数の集積回路チップから成るスタック内に、該スタックから熱を抽出させ るため高熱伝導率を有する材料から形成した複数のインターリーブ層を介在させ る第１項記載の製造方法。
3. ３．インターリーブ層がベリリウム酸化物である、第２項記載の製造方法。
4. ４．少なくとも幾つかのインターリーブ層に、各集積回路チップ上の各リードを 積重ね構造体のアクセス平面上の各導電性ラインと相互接続する電気導体を形成 する、第２項記載の製造方法。
5. ５．各集積回路チップ上の各リードをアクセス平面と直接接続する、第１項記載 の製造方法。
6. ６．更に、スタック支持基板上の複数の導電性ラインが各集積回路チップと電気 接続された並列導体、該各並列導体を相互接続するリンク導体、及び該リンク導 体から外部回路に連絡する減数された並列導体を含ましめ、 積重ね構造体における何れのチップが欠陥状態であるかを決定し、及び 欠陥チップを外部回路と絶縁するため相互リンク導体部分を除去する、第１項記 載の製造方法。
7. ７．スタック支持基板を所定波長の放射線に対し透過性のものとし、アクセス平 面上の各ボンディングバンプと上記スタック支持基板上の各ボンディングバンプ とのアライメントが該スタック支持基板の回路支持面と反対側の面に向けて上記 放射線を透過させて行われる、第１項記載の製造方法。
8. ８．バンプのボンディング処理を行った後、アクセス平面とスタック支持基板間 に存在する隙間に熱伝導性でありかつ非導電性の接着剤を充填する、第１項記載 の製造方法。
9. ９．それぞれチップの少なくとも１端部まで延びる電気リードを有する複数のＩ Ｃチップ、 上記複数のＩＣチップが互いに固着されて積重ねられたスタックを形成し、該ス タックにおいて各ＩＣチップ上の各電気リードが２次アクセス平面と直接又は間 接的に接続され、複数の電気導体を有しかっ上記積重ねチップを支持する、スタ ック支持基板、 上記スタックのアクセス平面上に付着せしめた第１ボンディングバンプ群、 上記スタック支持基板上に付着せしめた第２ボンディングバンプ群、 上記スタック又はスタック支持基板のいずれか一方に上記ボンディングバンプを 除く表面部を被覆する絶縁体から成り、上記スタック上の各ボンディングバンプ をスタック支持基板上のボンディングバンプと接続し、選択された端部で該スタ ックとスタック支持基板間に並列電気接触部を形成した、高密度電子モジュール 。
10. １０．スタックとスタック支持基板間において各ボンディングバンプが相互接続 される部分を除いた部分に熱伝導性接着材料層を有する、第９項記載の高密度電 子モジュール。
11. １１．複数のＩＣチップから成るスタック内に挿入される、高熱伝導率を有する 材料から形成された複数のインターリーブ層を有する、第９項記載の高密度電子 モジュール。
12. １２．インターリーブ層がベリリウム酸化物である、第１１項記載の高密度電子 モジュール。
13. １３．幾つかのインターリーブ層に、各ＩＣチップ上の電気リードとスタックの アクセス平面間の相互接続部として形成された複数の電気導体を有する、第１１ 項記載の高密度電子モジュール。
14. １４．ＩＣチップ上の各電気リードがスタックのアクセス平面上に存在する、第 ９項記載の高密度電子モジュール。