JPS6338247A - Ｉｃチップ用高密度マイクロパッケ−ジ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般に電子回路のパッケージ方法及び装置に関
し、特に複数の高速集積回路チップをコンパクトな容積
内にパックする方法及び装置に関する。

（従来の技術） 集積回路によるデジタル情報処理速度を高める努力が絶
えずなされてきている。集積回路の速度を高めることに
よって、単位時間当りにつきより多くの情報が処理可能
となる。高速集積回路の持つ重要性は、デジタル集積回
路において特に明らかであり、回路を連続的に生成する
ことにより、速いスイッチング速度と入力から出力に至
るまでのより遅い伝播遅延とが達成された。

集積回路の速度特性を改善するため新たな技術が引き続
き開発されつ５あるが、総合的な機能を与えるた約に、
回路モジュール上で一緒に接続される多数の集積回路の
高速性を集合的に保持することはほとんどなされていな
い。一つの集積回路が内部的に高速特性をを持つとして
も、別の集積回路に相互接続される場合そのような特性
は充分に実現されない。

各種集積回路の諸機能を統合する一つの手法は、多数の
集積回路を実装可能なフェノール樹脂またはガラスファ
イバープリントワイヤ基板、もしくはプリント回路基板
を提供することである。デュアルインライン、すなわち
フラットパッケージ集積回路チップの複数担体を、プリ
ントワイヤ基板のソケット内にはんだ付けまたは挿入で
きる。これのプリントワイヤ基板は、各種集積回路の人
力と出力を相互接続して所望の機能を与えるための金属
導電路を用いて構成される。またプリントワイヤ基板は
、他の同様なプリントワイヤ基板と電気的に結合するよ
うに、プリントワイヤバックプレーンへ一様に接続し得
る。この構成は一般に、コンピュータ、ミニコンピユー
タ及びその他の多くの電気系統システム等などの建物用
の電気装置に利用されている。

かかるプリントワイヤ基板に集積回路を実装可能なバッ
ク密度は、主に集積回路のサイズによって決まる。より
多くの回路が必要になれば、プリントワイヤ基板はそれ
に応じて逐次大きくなり、従って一部の集積回路間にお
ける距離が大となる。

高速のデータ処理機器では、集積回路間の間隔が信号を
集積回路の間で転送可能な時間に比例するという点で重
要である。集積回路間の相互接続路が大になるにつれ、
このような接続路に伴う分散容量も増大し、信号が一つ
の集積回路から別の集積回路へ伝播するのにかかる時間
を長びかせる。

このため、複数の集積回路をパッケージ化する際特別の
注意を払わないと、それら集積回路の個々の高速特性が
充分に実現されない。

多数の集積回路メモリと組合されて動作するマイクロプ
ロセッサが集積回路が、上記した問題を例証している。

このマイクロプロセッサ集積回路では、ソフトウェアの
プログラムに従ってタスクを実行するのに、メモリ間で
データの高速交換が可能である。マイクロプロセッサと
付設のメモリ間で一定した情報交換をなすには、集積回
路の速度特性が各集積回路を相互に接続する方法との妥
協で損われないことが不可欠である。マイクロプロセッ
サの最適性能は、最も頻繁にアクセスされる回路、つま
りメモリにできる限り接近して接続されることを必要と
する。通常の動作過程では、マイクロプロセッサが付設
のメモリとの間で毎秒数百万ビットのデータ情報を交換
可能である。マイクロプロセッサとメモリとの間でのデ
ータ交換における遅延は累積されるので、マイクロプロ
セッサ制御システムの設計時に考慮すべき重要な因子で
ある。

（発明が解決しようとする問題点） 以上から、マイクロプロセッサ及び付勢のメモリ等、高
速の集積回路のパッケージ化を改良する方法及び装置に
対する要求が存在することは明らかであろう。また、一
般に複数のチップを含むデュアルインラインのフラット
パッケージ担体よりもむしろ複数の集積回路チップをパ
ッケージ化する必要も存在する。さらに、集積回路チッ
プ自体と製造と両立可能な高密度パッケージの構造を求
める付随の要求も存在する。

（問題点を解決するための手段） 本発明により、複数の集積回路を非常にコンパクトな容
積内に物理的且つ電気的に結合するためのマイクロパッ
ケージが開示される。バックスペースが節約され、集積
回路の動作速度が維持される。

発明の好ましい実施例においては、マイクロパッケージ
のチップマウントが、一つのプレーナ面に多数のチャネ
ルを形成するように配向エツチングされたドープ注入シ
リコンで構成される。高速のメモリデバイス等の対応し
た数のチップがそれぞれのチャンネル内に挿入され、チ
ップマウントに対して直角に固定される。チップマウン
トの反対側のプレーナ面に、平らに置いた集積回路チッ
プと同じ寸法の浅い空所が、そのチップを保持するよう
にエッチ形成される。マイクロプロセッサチップを空所
内に置くことができる。このコンパクトな三次元的パッ
ケージ化構成により、マイクロプロセッサと６メガビツ
トのメモリが占めるのは約１．５ｃａｌのスペースに過
ぎない。

各エッチ形成チャネルに隣接して複数のはんだバンドが
形成されて、メモリチップとの電気接続を与える。さら
に、浅い空所に隣接して複数のはんだバンドが設けられ
、マイクロプロセッサチップとの電気接続を与える。メ
モリチップパツドとチップマウントパッドの間のはんだ
接着が、電気路と共に、メモリチップをチップマウント
に対して直角に固定するための機械的接合を与える。マ
イクロプロセッサチップとメモリチップの間の電気接続
を与えるため、導電性の導管がチップマウントを貫いて
形成される。チップマウント表面の絶縁層の下側に形成
された電気的な相互接続体が、中間の導電性導管を介し
て個々のメモリはんだパッドをマイクロプロセッサのは
んだパッドに接続する。上記相互接続体は、チップマウ
ントを通って延び、アドレス及びデータバス用に使われ
るように、全てのメモリチップに共通な接続を形成する
。さらに別の導電性導管がチップマウントを貫いて形成
され、その片側で一緒に短縮されることにより、相互接
続体がクロスするところで絶縁された交差を与えるクロ
スオーバを形成する。マイクロプロセッサチップは、適
切なセメントまたはエポキシによってチップマウントに
固定される。

導電路を備えた可撓性部材が、マイクロパッケージの一
部を形成してマイクロプロセッサチップをその付設のチ
ップマウントはんだパッドに接続し、そのマイクロパッ
ケージへの電気的アクセス用の外部接続を与える。可撓
性部材の導電路は、はんだ接続体を融点近くにまで加熱
し、次いで圧力を加えて金属接続体を一体状に圧縮溶着
することによって、マイクロパッケージへ電気的に接合
される。

チップマウントは、通常のシリコン技術を用いて製作さ
れる。ドープ注入シリコンウェハがマスクされ、パター
ン形成された後、方向依存エツチングが施され、平行な
チャネルと浅い空所を形成する。シリコンのチップマウ
ントを貫いて延びる導管が、レーザによって形成される
。各導管は、通常の科学的蒸着法によりタングステンで
満たされる。チップマウントの頂面及び底面上の導電性
相互接続を与えるため、その後に続くマスク、パターン
形成及びメタライズの各工程が用いられる。

チップマウント上にスパッタリングまたはその他の方法
で被着されたアルミニウムが、相互接続のための金属製
導電性媒体を与える。チップマウントの表面を覆う絶縁
材の層が、電気的に絶縁し、物理的な保護カバーの役目
をしている。

マイクロパッケージに構造的な完全性を与えるように、
メモリチップを取り囲む周囲領域をカプセル封入しても
よい。チップマウントの頂面が露出され、可撓性条片の
頂面側はんだパッドに対する接合を可能とする。

上記以外の特徴及び利点は、添付の図面に例示した発明
の好ましい実施例に関する以下のより詳細な説明から明
らかとなろう。尚各図面を通じ、同じ参照符号は同一部
分を表わしている。

（実施例） 発明の実施適用例は、図面中の第１図をまず参照するこ
とによって最も明瞭に理解されよう。チツブマウント１
０がマイクロパッケージのコンパクトなパッケージ用ベ
ースを形成する。チップマウントの１０の一方のプレー
ナ面１２に、マイクロプロセッザ集積回路チップ１４が
取り付けられる。複数のメモリ集積回路チップ１６が、
チップマウント１０の他方のプレーナ面１８に対して直
角に取り付けられる。尚こ−で、発明の好ましい実施例
をマイクロプロセッサ１４とその付設メモリ１６に関連
して説明するが、その他の集積回路装置も代りに使える
ことが理解されるべきである。

約１ｃｍＸ１ｃｍの寸法を持つ集積回路チップを用い、
チップマウント１０が約１．５ｃＩＩＩＸ２ｃＴ１１で
あれば、使われる体積は約３ｃｎｌに過ぎない。図示の
パッケージ化構成は従来のチップ担体を用いず、チップ
そのものだけを使用するので、高密度のパッケージを達
成できることが明らかであろう。さらに、密接に離間し
た３次元的なマイクロパッケージのため、相互接続リー
ドの長さが最小限化されることで、チップ間の伝送遅延
を減少せしめる。

マイクロプロセッサチップ１４は、該チップ１４の電気
回路へのアクセスのため複数の電気的接続点２０を含む
。チップマウント１０のプレーナ面１２上に、複数の導
電性相互接続体２２が形成されている。図示の相互接続
体２２は、はんだバンド２４とチップマウント１０を貫
いて下方に延びた導電性導管２６の上端との間に電気的
連続性を与える。接続点２０とはんだパッド２４の間の
相互接続は、第４図に関連して説明する以後の構造によ
って与えられる。他のはんだパッド２５．２７が上部は
んだパッド２４への他の電気的接続点を与える。頂部プ
レーナ面１２上の２つの導電性導管３０．３２を相互に
短絡するクロスオーバ部材２８も示しである。クロスオ
ーバ部材２８は一つの導電性相互接続体が別の導電性相
互接続体を迂回し、２つの導電性相互接続体の交差が両
者間で短絡回路を形成しないようにしている。

第２図は、マイクロパッケージをより詳細に示す。チッ
プマウント１０は、通常のシリコン技術を用いて、スラ
イス状のシリコン半導体材料から製作される。亜鉛、セ
ラミックまたはシリコン力一バイト等その他の材料も、
本発明によるチップマウントを製作するのに使える。チ
ップマウントのサイズは最小約１ｃｍＸ１ｃｍで、多数
のチップを収容する場合には長さ及び中共数インチとも
し得る。小型チップマウントの場合、必要な強度を与え
るのに約２０〜３　Ｑｍｉｌｓの厚さで充分である。

大きいチップマウントはど厚さも増す必要がある。

チップマウント１０の頂部プレート面１２に、浅い空所
３４がエッチ形成される。空所３４の深さは、そこに入
れられる集積回路チップを収容するのに充分な大きさと
する。はとんどの集積回路チップを保持するのに、１０
〜ｌ　５ｍ１ｌｓの空所深さがあれば充分である。チッ
プマウント１０の頂面に付してチップを直角に装着する
ため、空所３４は上記よりも深くまたは狭く形成するこ
ともできる。チップマウント１０の底部プレーナ面１８
に、多数の平行なチャネル３６が形成されている。

チャネル３６は、集積回路チップ１６のエツジ３８がそ
こに挿入可能なように、シリコン製チップマウント１０
にエッチ形成される。複数のけんだパッド３９がチャネ
ル３６に隣接して形成され、メモリチップ１６の内部回
路への電気接続を与える。はんだ肉盛４０が、はんだパ
ッド３９と集積回路チップ１６上の対応した接点（図示
せず）との間の必要な電気的界面領域を与える。同時に
はんだ肉盛４０は、チップ１６をチップマウント１０に
対して直角にしっかり固定する。他の直角に装着される
集積回路チップも、チップマウント１０に同様に固定さ
れる。

はんだパッド３９は、チップマウントＩＯに装着される
別のチップへの延出した電気的な相互接続体４２として
分岐も可能である。このような相互接続体４２の製作に
ついては後で詳述する。同様に、頂部プレーナ面１２上
のはんだパッド２４も、他の同じようなはんだパッドと
共通に接続してもよい。さらにマイクロプロセッサチッ
プ１４に付設のはんだパッド２４を、メモリチップ１６
に付設のはんだパッド３９に接続することもできる。チ
ップマウントの頂面１２から底面１８への電気接続は、
導電性の導管２６．３０及び３２によって得られる。チ
ップマウントの頂面１２と底面１８間の相互接続は導電
性のリードをチップマウント１０のエツジ周囲に迂回さ
せても達成できるが、製作方法がより複維になるばかり
か、相互接続リードの長さも増大する。

マイクロパッケージを形成するチップマウント１０の底
面図を第３図に示す。同図に示しであるのは、メモリチ
ップ１６相互間の電気接続を与えるための任意の相互接
続パターン４４である。チップマウント１０の頂面１２
どの接続を必要とするメモリチップ１６の各種接点は、
導電性の導管２６によって頂面１２に接続し得る。クロ
スオーバ２８（第２図）と付属の導電性導管３０．３２
が、導体４８の導体５０に対するブリッジを与える。勿
論、チップマウント１０の頂面との電気接続及び一つの
相互接続体の別の相互接続体に対する非導電ブリッジを
与えるのには、それ以外の多くの導電性導管やクロスオ
ーバも使える。従って、高い集中度の相互接続を小さい
スペース内に配置できる。この点は、マイクロプロセッ
サが２００ピンまで、各メモリが２０ビンまでを持ち得
る現在市販の集積回路チップと組合せて使われるとき、
技術的な利点をもたらす。

第４図は、複数の集積回路チップを３次元の構成で包ん
だ組立完成後のマイクロパッケージの断面図を示す。物
理的損傷に対して抵抗力の強いマイクロパッケージを与
えるため、直角に装着された集積回路チップ１６がプラ
スチックまたはエポキシ材５２でカプセル封入されてい
る。これにより、試験、梱包、輸送等の取扱中にマイク
ロパッケージが損傷を受けないことが保証される。マイ
クロプロセッサ集積回路チップ１４は、エポキシセメン
トのような適切な接着剤によって浅い空所３４内に固定
される。例えば、高い熱伝導特性を有するその他の接着
剤も使える。

表面に形成されたパターン化導電路５６を有する薄いプ
ラスチック、つまりテフロンフィルム５４が、チップマ
ウント頂面のはんだパッドとチップＩ４自体とに接合さ
れて示しである。通常のチップ自動接着（ＴＡＢ）は、
テープ担体５４の構造とその金属路５６の頂面はんだパ
ッドに対する電気的接合の両方について、当該分野で周
知である。一般にテープ担体５４は、各パッド上に小さ
いはんだ付着を施し、はんだをその融点よりやや低い温
度に加熱し、次いで、テープ担体５４とチップマウント
１０の間に圧力を加えることによって、頂面のはんだパ
ッドへ電気的に接続される。

この結果、各はんだパッドとテープ担体５４上のそれぞ
れの導電路との間に電気機械的接続が形成される。テー
プ担体５４は、チップマウント１０を越えて延びたテー
プ担体部６０の下側に配設された追加の接点パッド５８
を含む。これらの接点パッド５８は、上記したのと同じ
接着方法によって外部の電気機器へ電気的に接続される
。

以上において、複数の集積回路チップを小さい体積にパ
ッケージ化するための極めてコンパクトなマイクロパッ
ケージが開示された。チップマウント１０の構造は、そ
のほとんどの製作が標準のシリコン技術製造法で達成で
きるという点で単純化されている。メモリチップと組合
せて使われる場合、１インチ×１インチの１つのチップ
マウントで、２メガワード（１６ビツト）の記憶領域を
処理系に与えるのに充分な数の２５６にメモリチップを
収容できる。１メガビツトのダイナミックランダムアク
セスメモリを使えば、それに応じて大きい記憶容量を与
えられる。このような単位体積当りの記憶容量はこれま
で達成されていない。

また、チップマウント１０がシリコンで構成される場合
、頂面側集積回路、チップマウント及び直角に装着され
るチップの熱膨張及び収縮特性は厳密に合致される。こ
のため、マイクロパッケージの膨張及び収縮は一様とな
り、マイクロパッケージの加熱及び冷却によって生じる
熱応力を最少限とする。

チップマウント１０を製作する方法の工程を第５〜ＩＯ
図に示す。分り易くするため、チップマウント１０をマ
スク、パターン化及び形成するのに使われる材料の各層
は尺度を度外視して示しである。発明の好ましい態様に
おいて、チップマウント１０を形成するのに使われるベ
ース材料はＮまたはＰ形のシリコンウェハ６２から成る
。

＜１１０＞結晶面がその頂面プレーナ面６４を横断する
向きとなるように、ウェハ６２が切断または研摩される
。図示例では、ウェハ６２がＰ型の不純物でドープされ
たものとして示しである。また、約２０〜３　Ｑｍｉｌ
ｓの厚さとなるように、ウェハ６２は円柱状のシリコン
から切断される。次に、導管孔２６がレーザ６６によっ
てシリコンウェハ６２を貫いて形成される。レーザ６６
は、シリコンウェハ６２の所定の位置に小径の導管２６
を形成可能なプログラム制御型である。直径約１０ミク
ロンのレーザ形成導管２６が、シリコンウェハ６２の頂
面６４からその底面６８に至る適切な通路を与える。導
管２６を形成するのに、他の方法を用いることもできる
。

第６図に示すように、窒化シリコン（Ｓ１３Ｎ４　）の
層７０がシリコンウェハ６２の頂面６４及び底面６８上
に付着される。窒化シリコンは、その後におけるシリコ
ンウェハ６２の配向依存エツチング用のマスクとして機
能する。窒化シリコン層７０は約２．０００〜３．００
０オングストロームの厚さで、低圧の化学的蒸着（ＣＶ
Ｄ）等通常の方法によって付着される。次いで、頂部及
び底部の窒化シリコン層７０がパターン形成の後エツチ
ングされ、導管２６．３０及び３２を開く。図示してな
いが、窒化シリコン層７０は導管２６に対して共形であ
る。また図に示しであるように、シリコンウェハ６２は
両面６４．６８において処理される。このため、両面が
処理環境に露出されるようにウェハ６２が吊される。

次に、窒化シリコンで被覆されたウェハ６２がＣＶＤ法
に付され、その上にタングステン等適切な導電性金属が
付着される。このＣＶＤ導電性金属が、窒化シリコン７
０を覆う外側層７２を形成する。ＣＶＤ材料は導管２６
．３０及び３２の内部も満たし、導電性の導管つまりフ
ィードスルーがシリコンウェハ６２の一面６４から反対
の他面６８へと設けられる。勿論、各導管２６．３０及
び３２を満たすＣＶＤ材料は頂部及び底部のタングステ
ン層７６と一体である。金属の化学的蒸着は、約１ミク
ロンの金属が窒化シリコン層７０を覆うまで続けられる
。

次に、メタライズ層７２が通常のマスク７３によってパ
ターン形成され、各種の導電性相互接続体２２、はんだ
パッド２４．３９及び７４用の基部、更にクロスオーバ
２８を与える。第７図はマスク７３の結果得られたメタ
ライズパターンを示す。その後、マスク７３が除去され
る。従って、導電性相互接続体２２がシリコンウェハ６
２の頂面上に形成され、はんだパッド２４の基部へと延
びる。はんだパッド２４の基部は、導電性の導管２６を
介して、シリコンウェハ６２の底面上のはんだパッド３
９の基部へも電気的に接続される。

はんだパッド基部７４も同様に形成される。

第８図は、底面に複数のチャネル３６　（第２図）を形
成すると共に頂面に浅い空所３４を形成するための、メ
タライズシリコンウェハ６２の準備過程を示す。窒化シ
リコンの追加層７８がメタライズパターン上に付着され
、その後のプロセス工程用のマスクを与える。窒化シリ
コンのマスク層７８は厚さ約４．０００〜６．０００オ
ングストロームで、例えば圧縮プラズマ法によって付着
される。

次いで、窒化シリコンのマスク層７８中、はんだパッド
を所望する領域が開かれる。すなわちはんだパッド領域
２４．３９及び７４に、通常の方法によって開口が形成
される。次に、クロムの層８６と銅の層８８がスパッタ
リングされるか、またはその他の方法で構造の表面上及
び開口内に付着され、これによってはんだパッド２４．
３９及び７４を形成する。第８図は、クロムと銅両層８
６．８８がパターン化され、オーバサイズのはんだパッ
ドを形成した後のシリコンウェハ６２を示す。クロム層
８６は約２．　ＯＯＯオングストロームの厚さで、タン
グステン層７２と露出銅層８８との間の適切な接合界面
を与える。銅パッド８８は約１〜２ミクロンの厚さで、
その後のはんだ付けに耐えるのに充分な金属重量を保証
する。

第９図に示すように、その後２．０００オングストロー
ムの厚さの追加クロム層９０がシリコンウェハ６２の表
面上に付着され、下側のメタライズ構造をその後の化学
的エツチングから保護する。

追加クロム層９０がパターン化され（図示せず）適切な
溶液でエツチングされることによって、シリコンウェハ
６２の底面にチャネル開口９２と９４及び同ウェハの頂
面に浅い空所３４を位置決めする開口９５を与える。ク
ロムはフェリシアン化物溶液に３Ｆｅ（ＣＮ）ｓ＋ＫＯ
ＩＩ＋Ｈ２０によってエツチングできる。次いで、シリ
コンウェハ６２は方向依存エツチングに付され、浅い空
所３４とチャネル３６．９６を形成する。エツチング速
度は、時間を含む多くの変数の関数である。つまり、所
望の厚さの浅い空所３４が得られたところで、シリコン
ウェハ６２がエツチング工程から取り出される。次に、
浅い空所３４の表面をシリコンのエツチング溶液に抵抗
力のある材料で被覆した後、両チャネル３６と９６の所
望の厚さが達せられるまでウェハ６２がエツチングされ
る。その後、ウェハ　６２が洗浄及び浄化される。こう
した２段階のエツチング工程は、ウェハ６２の頂面側に
浅い空所３４でなく深いチャネルをエツチングしたい場
合には省ける。この構成では、各チップがチップマウン
ト１０の両面に対して直角に装着される。

シリコンウェハ６２を＜１１０＞の結晶面内でエツチン
グつまり化学的に加工するのに適した溶液は、エチレン
ジアミン溶液として得る。チャネル３６．９６の方向依
存エツチングは、＜１１０＞のシリコン結晶面と一致し
て形成された非常に急峻な細長い側壁を生じる。チャネ
ル両端での側壁（図示せず）は、別のもっと角度のある
結晶面が含まれるので、それほど急峻にならない。浅い
空所３４も同様に形成され、＜１１０＞結晶面と一致し
た２つの急峻な側壁と、約３５°の角度を成す他の２つ
の側壁とを有する。チャネル３６．９６及び浅い空所３
４の大きい角度を成す側壁は、それぞれの集積回路チッ
プをそこへ固定するのに必要ないので重要な意味を持た
ない。

適切なチャネルと浅い空所がシリコンウェハ６２に形成
された後、フェリシアン化物溶液にさらすことによって
クロムのマスク層９０が除去される。この結果、はんだ
パッド２４．３９及び７４が再び露出されるが、下側の
導電性相互接続体２８．７６は窒化シリコン層７８によ
って絶縁されたままである。

第１０図は、チップマウント１０に固定された集積回路
チップ１６の部分拡大図である。前述したように、はん
だパッド３９は導電性の導管２６を介して頂面側の相互
接続体２２に接続されている。また集積回路チップ１６
にも、導電性のはんだパッド９８が形成されている。但
しはんだパッド９８は、チップ１６がチャネル３６内へ
充分に挿入されたときチップ側はんだパッド９８がはん
だパッド３９と隣り合うように、チップ１６のエツジ３
８から離間して形成される。この構成により、チップ側
はんだパッド９８とチップマウント側はんだパッド３９
との間にはんだ接続体１０２を形成することができる。

はんだ肉盛り１０２は、両パッド３９と９８間での電気
機械的接続を形成する。実際には、多くの同様なはんだ
肉盛りがチャネル３６のエツジに沿って形成され、チッ
プ１６のチャネル３６内への係合と合わせて、チップ１
６をチップマウント１０に対して直角に保持する構造的
剛性を与える。

はんだ肉盛り１０２は、パッド３９または９８の一方の
上に小滴状のはんだを施した後、そのはんだ滴を流動化
させることによって形成し得る。

重要なのは、はんだ肉盛り１０２が集積回路チップ１６
に対して電気的な接続と物理的な支持を与えるだけでな
く、チップ１６とチップマウント１０間での熱的連続性
も形成することである。シリコンチップマウント１０の
チャネル３６内へのシリコンチップ１６の物理的な係合
が、両者間における熱伝達用の別の熱経路を与える。チ
ップマウント１０とチップ１４．１６はシリコンで構成
されているので、マイクロパッケージの製作は容易化さ
れ、装置全体の熱的適合性が高められる。

（発明の効果） 以上により、マイクロパッケージ化の方法が開示された
。発明の原理及び概念によれば、集積回路チップをチッ
プマウントの両面に装着可能とする３次元のパッケージ
化方法が得られる。発明の好ましい態様において、チッ
プとチップマウントは共にシリコンで構成される。これ
が、チップマウントの両側に装着される集積回路チップ
間の導電路が非常に短くなるという技術的利点を与える
。

チップマウントの対向両面間における非常に短い導電路
は、チップマウントの一方の面から他方の面へと形成さ
れる導電性の導管によって与えられる。導電性の導管は
、リード長さを最小限とするような位置でチップマウン
トを貫いて形成される。

これによって、一つの集積回路チップの接点パッドから
他方のチップの接点パッドに至る最も直接的なルートが
得られる。導電性の導管は、交差する導電路を絶縁する
クロスオーバを形成するためにも、チップマウントの対
向両面間に相互接続体を形成する。本発明のチップマウ
ントは、複数の高速メモリチップをチップマウント底面
のチャネル内に直角に装着すると共に、マイクロプロセ
ッサ集積回路チップをチップマウント頂面の浅い空所に
装着するのに極めて有利である。上記の相互接続体が、
マイクロプロセッサと付設メモリ間の導電路を短かくす
るのが可能である。導電路を含んだ可撓性のマイラー製
担体細片を、チップマウント頂面側のはんだパッドとマ
イクロプロセッサのはんだパッドへ電気的に接合できる
。この可撓性の細片が、マイクロパッケージ化回路にア
クセスするための人／出力接続を与える。

以上発明の原理及び概念を説明したが、そのような構造
及び製作方法は上記の開示に制限されないことが理解さ
れるべきである。例えば、好ましい実施例に関連してチ
ップマウントの材料とプロセス工程を説明したが、それ
以外の材料及びプロセス工程によっても本発明を構成で
きる。事実、前記工程の一部を別の順序で実施したり、
変更したり、あるいは除去さえ可能である。このため、
発明の好ましい実施例を特定のチップマウント構造を参
照して開示したが、特許請求の範囲の記載によって限定
される発明の範囲から逸脱せずに、細部において多くの
変更を技術上の選択の問題として成し得ることが理解さ
れるべきである。

以上の記載に関連して、以下の各項を開示する。

（１〕　　複数の集積回路チップを装着する高密度のパ
ッケージ化装置において、 複数の集積回路チップの保持するために対応した複数の
チャネルを片面に有し、一つの集積回路チップを保持す
るために空所を他面に有するチップマウントと、 前記片面に装着された複数の集積回路チップを相互に電
気的に接続すると共に、前記片面に装着された複数の集
積回路チップを前記他面に装着された一つの集積回路チ
ップに電気的に接続する複数の相互接続体と、 を備えたパッケージ化装置。

（２）前記相互接続体が前記チップマウントに形成され
た導電路から成る第１項のパッケージ化装置。

（３）前記導電路が前記片面から他面へと前記チップマ
ウントを貫いて延びた金属化導管を含む第２項のパッケ
ージ化装置。

（４）前記各チャネルが集積回路チップのエツジを受は
入れるように寸法決めされ、該チャネル内に挿入された
チップが前記チップマウントに対してほぼ直角に装着さ
れると共に、前記空所が集積回路チップを受は入れるよ
うに寸法決めされ、該チップが前記チップマウントとほ
ぼ同じ平面にある第１項のパッケージ化装置。

（５）前記各チャネルに沿って形成され、該チャネル内
に挿入される集積回路にはんだ接続を与える複数のはん
だパッドを更に含み、該各はんだパッドが前記相互接続
体の少なくとも１つに電気的に接続されており、前記空
所に隣接して形成され、空所内に配設される集積回路へ
の電気接続を与える複数のはんだパッドを更に含む第１
項のパッケージ化装置。

（６）前記空所に隣接したはんだパッドへの接合及び空
所内に配設される集積回路チップへの接合のための複数
の導電路を有する可撓性の細片を更に含む第５項のパッ
ケージ化装置。

（７）チップが前記各チャネル内にはんだ接続体によっ
て固定され、集積回路チップが前記空所内に接着剤によ
って固定される第１項のパッダージ化装置。

（８）　　前記空所内に固定され、前記相互接続体によ
って前記各々のチャネル内に固定される複数の半導体メ
モリチップに接続可能であるマイクロプロセッサチップ
を組合せとして更に含む第１項のパッケージ化装置。

（９）前記チップマウントがシリコンで構成されている
第１項のパッケージ化装置。

ＯｃＪ　　前記片面の面積が３平方センチメートルより
小さい第１項のパッケージ化装置。

０１）高密度のマイクロプロセッサ及びメモリパッケー
ジにおいて、 複数の電気接点を有し、その内部のマイクロプロセッサ
回路へのアクセスを与えるマイクロプロセッサ集積回路
チップと、 各々が複数の電気接点を有し、その各々の内部のメモリ
セル回路へのアクセスを与える複数のメモリ集積回路チ
ップと、 プレーナ頂面及び底面を有するチップマウントで、前記
メモリチップを該チップマウントに対して直角に前記底
面に装着するための手段を含み、さらに前記マイクロプ
ロセッサチップを前記頂面に装着するための手段を含む
チップマウントと、 前記マイクロプロセッサの接点を前記メモリチップの接
点に接続する複数の相互接続体と、を備えた高密度マイ
クロプロセッサ及びメモリパッケージ。

０２）前記チップマウントがシリコンで構成されている
第１１項の高密度マイクロプロセッサ及びメモリパッケ
ージ。

０■　前記頂面から底面へと前記チップマウントを貫い
て形成された複数の導電路を更に含む第１１項の高密度
マイクロプロセッサ及びメモリパッケージ。

０４）前記プレーナ頂面が前記マイクロプロセッサチッ
プを保持する空所を含み、前記底面が前記各々のメモリ
チップのエツジが部分的に挿入される複数のチャネルを
含む第１１項の高密度マイクロプロセッサ及びメモリパ
ッケージ。

Ｑ５１　　前記メモリチップの少なくとも一部を閉じ込
めるカプセル封人材を更に含む第１１項の高密度マイク
ロプロセッサ及びメモリパッケージ。

００　　前記マイクロプロセッサ接点と前記マイクロプ
ロセッサチップへの外部アクセスを与える前記相互接続
体とに対する接続のための導電路を有する可撓性の細片
を更に含む第１１項の高密度マイクロプロセッサ及びメ
モリパッケージ。

０″Ｏ第１の面と反対側の第２の面、前記第１面に形成
された浅い空所、及び前記第２面に形成された複数の平
行なチャネルを有するプレーナ状のシリコンチップマウ
ントと、 前記空所に隣接した複数の接点パッドと、前記各チャネ
ルに隣接した複数の接点パッドと、 前記チップマウントに形成され、前記第１面から第２面
へと延びた複数の導電性導管と、前記チップマウントと
一体状で、前記チャネルに隣接した接点パッドの各々を
前記導電性導管の各々に接続する複数の相互連続体、並
びに前記チップマウントと一体状で、前記空所に隣接し
た接点パッドの各々を前記導電性導管の所望のものに接
続する複数の相互接続体と、エツジが前記チャネル内に
装着される第１の複数の集積回路チップと、 前記各集積回路チｊンプをそれに隣接した前記接点パッ
ドに電気的に接続する手段と、前記空所内に装着される
第２の集積回路チップと、 を備えた回路モジュール。

Ｏａ　　前記空所に隣接した接点パッドを前記第２のチ
ップに電気的に接続する手段を更に含む第１７項の回路
モジュール。

０ω　前記第１の複数のチップを覆うカプセル封人材を
更に含む第１８項の回路モジュール。

（イ）マイクロパッケージ用チップマウントを製造する
方法において、 チップマウントの片面に、複数の集積回路チップを保持
する複数のチャネルを形成する工程と、 前記チップマウントの他面に、少なくとも１つの集積回
路チップを保持する空所を形成する工程と、 前記片面から他面へと前記チップマウントを貫いて複数
の導管を形成する工程と、 前記各導管を通って導電路を形成する工程と、前記導電
性導管路の各々から前記チャネルの少なくとも１つに隣
接したそれぞれの位置に至る導電ラインを形成する工程
と、 前記導電性導管路の各々から前記空所に隣接したそれぞ
れの位置に至る導電ラインを形成する工程と、 を含む方法。

（２１）　　前記各チャネル内に集積回路チップを挿入
することを更に含む第２０項の方法。

（２２）　　前記空所内に集積回路チップを固定するこ
とを更に含む第２１項の方法。

（２３）　　前記チャネル内のチップを該チャネルに隣
接したそれぞれの導電ラインに電気的に接続することを
更に含む第２２項の方法。

（２４）　　前記空所内のチップを該空所に隣接したそ
れぞれの導電ラインに電気的に接続することを更に含む
第２３項の方法。

（２５）　　前記チップマウントがシリコンで製作され
る第２０項の方法。

（２６）　　前記チップマウントがシリコン製造技術の
各工程によって製作される第２５項の方法。

（２７）　　前記第２０項の方法に基づいて製作された
マイクロパンケージ用チップマウント。

（２８）　　マイクロパンケージ用チップマウントを製
造する方法において、 半導体材料から成るプレーナウェハを貫いて複数の孔を
形成する工程と、 前記孔を貫いて、並びに前記プレーナウェハの頂面及び
底面の所望領域上に金属化パターンを形成する工程と、 前記プレーナウェハの頂面及び底面の別の所望領域をマ
スク及びパターン化して、一方の表面上に空所領域を、
他方の表面上に複数のチャネル領域を限定する工程と、 前記半導体材料をエツチングし、集積回路チップが内部
に挿入可能で金属化パターンの所望部分へと電気的に接
続可能な空所と複数のチャネルを形成する工程と、 を含む方法。

（２９）　　前記孔がレーデによって形成される第２８
項の方法。

（３０）　　前記金属化パターンが化学的蒸着法によっ
て形成される第２８項の方法。

（３１）　　前記金属がタングステンから成る第３０項
の方法。

（３２）　　前記タングステンの領域上に銅の層を形成
し、チップを金属化パターンへ電気的に接続するための
接点パッドを限定することを更に含む第３１項の方法。

（３３）　　一対の金属化孔を導体によってブリッジ結
合し、クロスオーバを形成することを更に含む第３２項
の方法。

（３４）　　約１インチｘ１インチより大きくならない
ように前記ウェハを切断することを更に含む第２８項の
方法。

（３５）　　前記第２８項の方法に基づいて作製された
マイクロパッケージ用チップマウント。

【図面の簡単な説明】

第１図は片面に一つの集積回路、他面に複数の集積回路
を装着するためのマイクロパッケージチップマウントの
等角図；第２図は第１図の２−２線に沿ったマイクロパ
ッケージの断面図；第３図は第２図の底面図；第４図は
第２図と同様だが、カプセル封人材と可撓性の接続体を
含むマイクロパッケージの断面図；及び第５〜１０図は
各製造工程におけるシリコンマイクロパッケージの断面
図を示す。 １０・・・チップマウント、１２・・・頂面、１４．１
６・・・集積回路チップ（１４；マイクロプロセッサチ
ップ、１６；メモリチップ）、１８・・・底面、２０・
・・マイクロプロセッサの電気接点、２２．２６．３０
．３２・・・相互接続体（２２；導電路、２６．３０．
３２；導管）、２４・・・空所用はんだパッド、２８・
・・クロスオーバ、３４・・・空所、３６．９６・・・
チャネル、３８・・・チップエツジ、３９・・・チャネ
ル用はんだパッド、４０・・・チップの電気接点、５２
・・・カプセル封人材、５４・・・可撓性の条片、６２
・・・シリコンウェハ、６６・・・レーザ、８８・・・
銅層、１０２・・・チャネルへの接続用はんだ接続体。 屑　冒 噂　　　　　　　　（ＯＲ

Claims (1)

【特許請求の範囲】
1. （１）複数の集積回路チップを装着する高密度のパッケ
   ージ化装置において、 複数の集積回路チップを保持するために対応した複数の
   チャンネルを片面に有し、一つの集積回路チップを保持
   するために空所を他面に有するチップマウントと、 前記片面に装着された複数の集積回路チップを相互に電
   気的に接続すると共に、前記片面に装着された複数の集
   積回路チップを前記他面に装着された一つの集積回路チ
   ップに電気的に接続する複数の相互接続体と、 を備えたパッケージ化装置。