JPH0754843B2 - Ｉｃチップ用高密度マイクロパッケ−ジ - Google Patents

Ｉｃチップ用高密度マイクロパッケ−ジ

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JPH0754843B2
JPH0754843B2 JP62192509A JP19250987A JPH0754843B2 JP H0754843 B2 JPH0754843 B2 JP H0754843B2 JP 62192509 A JP62192509 A JP 62192509A JP 19250987 A JP19250987 A JP 19250987A JP H0754843 B2 JPH0754843 B2 JP H0754843B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般に電子回路のパッケージ方法及び装置に関
し、特に複数の高速集積回路チップをコンパクトな容積
内にパックする方法及び装置に関する。
（従来の技術） 集積回路によるデジタル情報処理速度を高める努力が絶
えずなされてきている。集積回路の速度を高めることに
よって、単位時間当りにつきより多くの情報が処理可能
となる。高速集積回路の持つ重要性は、デジタル集積回
路において特に明らかであり、回路を連続的に生成する
ことにより、速いスイッチング速度と入力から出力に至
るまでのより遅い伝播遅延とが達成される。
集積回路の速度特性を改善するため新たな技術が引き続
き開発されつゝあるが、総合的な機能を与えるために、
回路モジュール上で一緒に接続される多数の集積回路の
高速性を集合的に保持することはほとんどなされていな
い。一つの集積回路が内部的に高速特性を持つとして
も、別の集積回路に相互接続される場合そのような特性
は充分に実現されない。
各種集積回路の諸機能を統合する一つの手法は、多数の
集積回路を実装可能なフェノール樹脂またはガラスファ
イバープリントワイヤ基板、もしくはプリント回路基板
を提供することである。デュアルインライン、すなわち
フラットパッケージ集積回路チップの複数担体を、プリ
ントワイヤ基板のソケット内にはんだ付けまたは挿入で
きる。これのプリントワイヤ基板は、各種集積回路の入
力と出力を相互接続して所望の機能を与えるための金属
導電路を用いて構成される。またプリントワイヤ基板
は、他の同様なプリントワイヤ基板と電気的に結合する
ように、プリントワイヤバックプレーンへ一様に接続し
得る。この構成は一般に、コンピュータ、ミニコンピュ
ータ及びその他の多くの電気系統システム等などの建物
用の電気装置に利用されている。
かかるプリントワイヤ基板に集積回路を実装可能なパッ
ク密度は、主に集積回路のサイズによって決まる。より
多くの回路が必要になれば、プリントワイヤ基板はそれ
に応じて逐次大きくなり、従って一部の集積回路間にお
ける距離が大となる。高速のデジタル処理機器では、集
積回路間の間隔が信号を集積回路の間で転送可能な時間
に比例するという点で重要である。集積回路間の相互接
続路が大になるにつれ、このような接続路に伴う分散容
量も増大し、信号が一つの集積回路から別の集積回路へ
伝播するのにかかる時間を長びかせる。このため、複数
の集積回路をパッケージ化する際特別の注意を払わない
と、それら集積回路の個々の高速特性が充分に実現され
ない。
多数の集積回路メモリと組合されて動作するマイクロプ
ロセッサが集積回路が、上気した問題を例証している。
このマイクロプロセッサ集積回路では、ソフトウェアの
プログラムに従ってタスクを実行するのに、メモリ間で
デジタルの高速交換が可能である。マイクロプロセッサ
と付設のメモリ間で一定した情報交換をなすには、集積
回路の速度特性が各集積回路を相互に接続する方法との
妥協で損われないことが不可欠である。マイクロプロセ
ッサの最適性能は、最も頻繁にアクセスされる回路、つ
まりメモリにできる限り接近して接続されることを必要
とする。通常の動作過程では、マイクロプロセッサが付
設のメモリとの間で毎秒数百万ビットのデータ情報を交
換可能である。マイクロプロセッサとメモリとの間での
データ交換における遅延は累積されるので、マイクロプ
ロセッサ制御システムの設計時に考慮すべき重要な因子
である。
（発明が解決しようとする問題点） 以上から、マイクロプロセッサ及び付勢のメモリ等、高
速の集積回路のパッケージ化を改良する方法及び装置に
対する要求が存在することは明らかであろう。また、一
般に複数のチップを含むデュアルインラインのフラット
パッケージ担体よりもむしろ複数の集積回路チップをパ
ッケージ化する必要も存在する。さらに、集積回路チッ
プ自体と製造と両立可能な高密度パッケージの構造を求
める付随の要求も存在する。
（問題点を解決するための手段） 本発明により、複数の集積回路を非常にコンパクトな容
積内に物理的且つ電気的に結合するためのマイクロパッ
ケージが開示される。バックスペースが節約され、集積
回路の動作速度が維持される。
発明の好ましい実施例においては、マイクロパッケージ
のチップマウントが、一つのプレーナ面に多数のチャネ
ルを形成するように配向エッチングされたドープ注入シ
リコンで構成される。高速のメモリデバイス等の対応し
た数のチップがそれぞれのチャンネル内に挿入され、チ
ップマウントに対して直角に固定される。チップマウン
トの反対側のプレーナ面に、平らに置いた集積回路チッ
プと同じ寸法の浅い空所が、そのチップを保持するよう
にエッチ形成される。マイクロプロセッサチップを空所
内に置くことができる。このコンパクトな三次元的パッ
ケージ化構成により、マイクロプロセッサと６メガビッ
トのメモリが占めるのは約1.5cm3のスペースに過ぎな
い。
各エッチ形成チャネルに隣接して複数のはんだパットが
形成されて、メモリチップとの電気接続を与える。さら
に、浅い空所に隣接して複数のはんだパッドが設けら
れ、マイクロプロセッサチップとの電気接続を与える。
メモリチップパッドとチップマウントパッドの間のはん
だ接着が、電気路と共に、メモリチップをチップマウン
トに対して直角に固定するための機械的接合を与える。
マイクロプロセッサチップとメモリチップの間の電気接
続を与えるため、導電性の導管がチップマウントを貫い
て形成される。チップマウント表面の絶縁層の下側に形
成された電気的な相互接続体が、中間の導電性導管を介
して個々のメモリはんだパッドをマイクロプロセッサの
はんだパットに接続する。上記相互接続体は、チップマ
ウントを通って延び、アドレス及びデータバス用に使わ
れるように、全てのメモリチップに共通な接続を形成す
る。さらに、別の導電性導管がチップマウントを貫いて
形成され、その片側で一緒に短縮されることにより、相
互接続体がクロスするところで絶縁された交差を与える
クロスオーバを形成する。マイクロプロセッサチップ
は、適切なセメントまたはエポキシによってチップマウ
ントに固定される。
導電路を備えた可撓性部材が、マイクロパッケージの一
部を形成してマイクロプロセッサチップをその付設のチ
ップマウントはんだパッドに接続し、そのマイクロパッ
ケージへの電気的アクセス用の外部接続を与える。可撓
性部材の導電路は、はんだ接続体を融点近くにまで加熱
し、次いで圧力を加えて金属接続体を一体状に圧縮溶着
することによって、マイクロパッケージへ電気的に接合
される。
チップマウントは、通常のシリコン技術を用いて製作さ
れる。ドープ注入シリコンウエハがマスクされ、パター
ン形成された後、方向依存エッチングが施され、平行な
チャネルと浅い空所を形成する。シリコンのチップマウ
ントを貫いて延びる導管が、レーザによって形成され
る。各導管は、通常の科学的蒸着法によりタングステン
で満たされる。チップマウントの頂面及び底面上の導電
性相互接続を与えるため、その後に続くマスク、パター
ン形成及びメタライズの各工程が用いられる。チップマ
ウント上にスパッタリングまたはその他の方法で被着さ
れたアルミニウムが、相互接続のための金属製導電性媒
体を与える。チップマウントの表面を覆う絶縁材の層
が、電気的に絶縁し、物理的な保護カバーの役目をして
いる。
マイクロパッケージに構造的な完全性を与えるように、
メモリチップを取り囲む周囲領域をカプセル封入しても
よい。チップマウントの頂面が露出され、可撓性条片の
頂面側はんだパッドに対する接合を可能とする。
上記以外の特徴及び利点は、添付の図面に例示した発明
の好ましい実施例に関する以下のより詳細な説明から明
らかとなろう。尚各図面を通じ、同じ参照符号は同一部
分を表わしている。
（実施例） 発明の実施適用例は、図面中の第１図をまず参照するこ
とによって最も明瞭に理解されよう。チップマウント10
がマイクロパッケージのコンパクトなパッケージ用ベー
スを形成する。チップマウントの10の一方のプレーナ面
12に、マイクロプロセッサ集積回路チップ14が取り付け
られる。複数のメモリ集積回路チップ16が、チップマウ
ント10の他方のプレーナ面18に対して直角に取り付けら
れる。尚こゝで、発明の好ましい実施例をマイクロプロ
セッサ14とその付設メモリ16に関連して説明するが、そ
の他の集積回路装置も代りに使えることが理解されるべ
きである。
約1cm×1cmの寸法を持つ集積回路チップを用い、チップ
マウント10が約1.5cm×2cmであれば、使われる体積は約
３cm3に過ぎない。図示のパッケージ化構成は従来のチ
ップ担体を用いず、チップそのものだけを使用するの
で、高密度のパッケージを達成できることが明らかであ
ろう。さらに、密接に離間した３次元的なマイクロパッ
ケージのため、相互接続リードの長さが最少限化される
ことで、チップ間の伝送遅延を減少せしめる。
マイクロプロセッサチップ14は、該チップ14の電気回路
へのアクセスのため複数の電気的接続点20を含む。チッ
プマウント10のプレーナ面12上に、複数の導電性相互接
続体22が形成されている。図示の相互接続体22は、はん
だパット24とチップマウント10を貫いて下方に延びた導
電性導管26の上端との間に電気的連続性を与える。接続
点20とはんだパット24の間の相互接続は、第４図に関連
して説明する以後の構造によって与えられる。他のはん
だパッド25、27が上部はんだパッド24への他の電気的接
続点を与える。頂部プレーナ面12上の２つの導電性導管
30、32を相互に短絡するクロスオーバ部材28も示してあ
る。クロスオーバ部材28は一つの導電性相互接続体が別
の導電性相互接続体を迂回し、２つの導電性相互接続体
の交差が両者間で短絡回路を形成しないようにしてい
る。
第２図は、マイクロパッケージをより詳細に示す。チッ
プマウント10は、通常のシリコン技術を用いて、スライ
ス状のシリコン半導体材料から製作される。亜鉛、セラ
ミックまたはシリコンカーバイド等その他の材料も、本
発明によるチップマウントを製作するのに使える。チッ
プマウントのサイズは最小約1cm×1cmで、多数のチップ
を収容する場合には長さ及び巾共数インチともし得る。
小型チップマウントの場合、必要な強度を与えるのに約
20〜30milsの厚さで充分である。大きいチップマウント
ほど厚さも増す必要がある。
チップマウント10の頂部プレート面12に、浅い空所34が
エッチ形成される。空所34の深さは、そこに入れられる
集積回路チップを収容するのに充分な大きさとする。ほ
とんどの集積回路チップを保持するのに、10〜15milsの
空所深さがあれば充分である。チップマウント10の頂面
に付してチップを直角に装着するため、空所34は上記よ
りも深くまたは狭く形成することもできる。チップマウ
ント10の底部プレーナ面18に、多数の平行なチャネル36
が成形されている。チャネル36は、集積回路チップ16の
エッジ38がそこに挿入可能なように、シリコン製チップ
マウント10にエッチ形成される。複数のはんだパッド39
がチャネル36に隣接して形成され、メモリチップ16の内
部回路への電気接続を与える。はんだ肉盛40が、はんだ
パッド39と集積回路チップ16上の対応した接点（図示せ
ず）との間の必要な電気的界面領域を与える。同時には
んだ肉盛40は、チップ16をチップマウント10に対して直
角にしっかり固定する。他の直角に装着される集積回路
チップも、チップマウント10に同様に固定される。
はんだパッド39は、チップマウント10に装着される別の
チップへの延出した電気的な相互接続体42として分岐も
可能である。このような相互接続体42の製作については
後で詳述する。同様に、頂部プレーナ面12上のはんだパ
ッド24も、他の同じようなはんだパッドと共通に接続し
てもよい。さらにマイクロプロセッサチップ14に付設の
はんだパッド24を、メモリチップ16に付設のはんだパッ
ド39に接続することもできる。チップマウントの頂面12
から底面18への電気接続は、導電性の導管26、30及び32
によって得られる。チップマウントの頂面12と底面18間
の相互接続は導電性のリードをチップマウント10のエッ
ジ周囲に迂回させても達成できるが、製作方法がより複
雑になるばかりか、相互接続リードの長さも増大する。
マイクロパッケージを形成するチップマウント10の底面
図を第３図に示す。同図に示してあるのは、メモリチッ
プ16相互間の電気接続を与えるための任意の相互接続パ
ターン44である。チップマウント10の頂面12との接続を
必要とするメモリチップ16の各種接点は、導電性の導管
26によって頂面12に接続し得る。クロスオーバ28（第２
図）と付属の導電性導管30、32が、導体48の導体50に対
するブリッジを与える。勿論、チップマウント10の頂面
との電気接続及び一つの相互接続体の別の相互接続体に
対する非導電ブリッジを与えるのには、それ以外の多く
の導電性導管やクロスオーバも使える。従って、高い集
中度の相互接続を小さいスペース内に配置できる。この
点は、マイクロプロセッサが200ピンまで、各メモリが2
0ピンまでを持ち得る現在市販の集積回路チップと組合
せて使われるとき、技術的な利点をもたらす。
第４図は、複数の集積回路チップを３次元の構成で包ん
だ組立完成後のマイクロパッケージの断面図を示す。物
理的損傷に対して抵抗力の強いマイクロパッケージを与
えるため、直角に装着さた集積回路チップ16がプラスチ
ックまたはエポキシ材52でカプセル封入されている。こ
れにより、試験、梱包、輸送等の取扱中にマイクロパッ
ケージが損傷を受けないことが保証される。マイクロプ
ロセッサ集積回路チップ14は、エポキシセメントのよう
な適切な接着剤によって浅い空所34内に固定される。例
えば、高い熱伝導特性を有するその他の接着剤も使え
る。
表面に形成されたパターン化導電路56を有する薄いプラ
スチック、つまりテフロンフィルム54が、チップマウン
ト頂面のはんだパッドとチップ14自体とに接合されて示
してある。通常のチップ自動接着（TAB）は、テープ担
体54の構造とその金属路56の頂面はんだパッドに対する
電気的接合の両面について、当該分野で周知である。一
般にテープ担体54は、各パッド上に小さいはんだ付着を
施し、はんだをその融点よりやや低い温度に加熱し、次
いで、テープ担体54とチップマウント10の間に圧力を加
えることによって、頂面のはんだパッドへ電気的に接続
される。この結果、各はんだパッドとテープ担体54上の
それぞれの導電路との間に電気機械的接続が形成され
る。テープ担体54は、チップマウント10を越えて延びた
テープ担体部60の下側に配設された追加の接点パッド58
を含む。これらの接点パッド58は、上記したのと同じ接
着方法によって外部の電気機器へ電気的に接続される。
以上において、複数の集積回路チップを小さい体積にパ
ッケージ化するための極めてコンパクトなマイクロパッ
ケージが開示された。チップマウント10の構造は、その
ほとんどの製作が標準のシリコン技術製造法で達成でき
るという点で単純化されている。メモリチップと組合せ
て使われる場合、１インチ×１インチの１つのチップマ
ウントで、２メガワード（16ビット）の記憶領域を処理
系に与えるのに充分な数の256Kメモリチップを収容でき
る。１メガビットのダイナミックランダムアクセスメモ
リを使えば、それに応じて大きい記憶容量を与えられ
る。このような単位体積当りの記憶容量はこれまで達成
されていない。また、チップマウント10がシリコンで構
成される場合、頂面側集積回路、チップマウント及び直
角に装着されるチップの熱膨張及び収縮特性は厳密に合
致される。このため、マイクロパッケージの膨張及び収
縮は一様となり、マイクロパッケージの加熱及び冷却に
よって生じる熱応力を最少限とする。
チップマウント10を製作する方法の工程を第５〜10図に
示す。分り易くするため、チップマウント10をマスク、
パターン化及び形成するのに使われる材料の各層は尺度
を度外視して示してある。発明の好ましい態様におい
て、チップマウント10を形成するのに使われるベース材
料はＮまたはＰ形のシリコンウェハ62から成る。
＜110＞結晶面がその頂面プレーナ面64を横断する向き
となるように、ウエハ62が切断または研摩される。図示
例では、ウェハ62がＰ型の不純物でドープされたものと
して示してある。また、約20〜30milsの厚さとなるよう
に、ウェハ62は円柱状のシリコンから切断される。次
に、導管孔26がレーザ66によってシリコンウェハ62を貫
いて形成される。レーザ66は、シリコンウェハ62の所定
の位置に小径の導管26を形成可能なプログラム制御型で
ある。直径約10ミクロンのレーザ形成導管26が、シリコ
ンウェハ62の頂面64からその底面68に至る適切な通路を
与える。導管26を形成するのに、他の方法を用いること
もできる。
第６図に示すように、窒化シリコン（Si3N4）の層70が
シリコンウェハ62の頂面64及び底面68上に付着される。
窒化シリコンは、その後におけるシリコンウェハ62の配
向依存エッチング用のマスクとして機能する。窒化シリ
コン層70は約2,000〜3,000オングストロームの暑さで、
低圧の化学的蒸着（CVD）等通常の方法によって付着さ
れる。次いで、頂部及び底部の窒化シリコン層70がパタ
ーン形成の後エッチングされ、導管26、30及び32を開
く。図示してないが、窒化シリコン層70は導管26に対し
て共形である。また図に示してあるように、シリコンウ
ェハ62は両面64、68において処理される。このため、両
面が処理環境に露出されるようにウェハ62が吊される。
次に、窒化シリコンで被覆されたウェハ62がCVD法に付
され、その上にタングステン等適切な導電性金属が付着
される。このCVD導電性金属が、窒化シリコン70を覆う
外側層72を形成する。CVD材料は導管26、30及び32の内
部も満たし、導電性の導管つまりフィードスルーがシリ
コンウェハ62の一面64から反対の他面68へと設けられ
る。勿論、各導管26、30及び32を満たすCVD材料は頂部
及び底部のタングステン層76と一体である。金属の化学
的蒸着は、約１ミクロンの金属が窒化シリコン層70を覆
うまで続けられる。
次に、メタライズ層72が通常のマスク73によってパター
ン形成され、各種の導電性相互接続体22、はんだパッド
24、39及び74用の基部、更にクロスオーバ28を与える。
第７図はマスク73の結果得られたメタライズパターンを
示す。その後、マスク73が除去される。従って、導電性
相互接続体22がシリコンウェハ62の頂面上に形成され、
はんだパッド24の基部へと延びる。はんだパッド24の基
部は、導電性の導管26を介して、シリコンウェハ62の底
面上のはんだパッド39の基部へも電気的に接続される。
はんだパッド基部74も同様に形成される。
第８図は、底面に複数のチャネル36（第２図）を形成す
ると共に頂面に浅い空所34を形成するための、メタライ
ズシリコンウェハ62の準備過程を示す。窒化シリコンの
追加層78がメタライズパターン上に付着され、その後の
プロセス工程用のマスクを与える。窒化シリコンのマス
ク層78は厚さ約4,000〜6,000オングストロームで、例え
ば圧縮プラズマ法によって付着される。次いで、窒化シ
リコンのマスク層78中、はんだパッドを所望する領域が
開かれる。すなわちはんだパッド領域24、39及び74に、
通常の方法によって開口が形成される。次に、クロムの
層86と銅の層88がスパッタリングされるか、またはその
他の方法で構造の表面上及び開口内に付着され、これに
よってはんだパッド24、39及び74を形成する。第８図
は、クロムと銅両層86、88がパターン化され、オーバサ
イズのはんだパッドを形成した後のシリコンウェハ62を
示す。クロム層86は約2,000オングストロームの厚さ
で、タングステン層72と露出銅層88との間の適切な接合
界面を与える。銅パッド88は約１〜２ミクロンの厚さ
で、その後のはんだ付けに耐えるのに充分な金属重量を
保証する。
第９図に示すように、その後2,000オングストロームの
厚さの追加クロム層90がシリコンウェハ62の表面上に付
着され、下側のメタライズ構造をその後の化学的エッチ
ングから保護する。追加クロム層90がパターン化され
（図示せず）適切な溶液でエッチングされることによっ
て、シリコンウェハ62の底面にチャネル開口92と94及び
同ウェハの頂面に浅い空所34を位置決めする開口95を与
える。クロムはフェリシアン化物溶液K3Fe(CN)6＋KOH＋
H2Oによってエッチングできる。次いで、シリコンウェ
ハ62は方向依存エッチングに付され、浅い空所34とチャ
ネル36、96を形成する。エッチング速度は、時間を含む
多くの変数の関数である。つまり、所望の厚さの浅い空
所34が得られたところで、シリコンウェハ62がエッチン
グ工程から取り出される。次に、浅い空所34の表面をシ
リコンのエッチング溶液に抵抗力のある材料で被覆した
後、両チャネル36と96の所望の厚さが達成されるまでウ
ェハ62がエッチングされる。その後、ウェハ62が洗浄及
び浄化される。こうした２段階のエッチング工程は、ウ
ェハ62の頂面側に浅い空所34でなく深いチャネルをエッ
チングしたい場合には省ける。この構成では、各チップ
がチップマウント10の両面に対して直角に装着される。
シリコンウェハ62を＜110＞の結晶面内でエッチングつ
まり化学的に加工するのに適した溶液は、エチレンジア
ミン溶液として得る。チャネル36、96の方向依存エッチ
ングは、＜110＞のシリコン結晶面と一致して形成され
た非常に急峻な細長い側壁を生じる。チャネル両端での
側壁（図示せず）は、別のもっと角度のある結晶面が含
まれるので、それほど急峻にならない。浅い空所34も同
様に形成され、＜110＞結晶面と一致した２つの急峻な
側壁と、約35°の角度を成す他の２つの側壁とを有す
る。チャネル36、96及び浅い空所34の大きい角度を成す
側壁は、それぞれの集積回路チップをそこへ固定するの
に必要ないので重要な意味を持たない。
適切なチャネルと浅い空所がシリコンウェハ62に形成さ
れた後、フェリシアン化物溶液にさらすことによってク
ロムのマスク層90が除去される。この結果、はんだパッ
ド24、39及び74が再び露出されるが、下側の導電性相互
接続体28、76は窒化シリコン層78によって絶縁されたま
まである。
第10図は、チップマウント10に固定さた集積回路チップ
16の部分拡大図である。前述したように、はんだパッド
39は導電性の導管26を介して頂面側の相互接続体22に接
続されている。また集積回路チップ16にも、導電性のは
んだパッド98が形成されている。但しはんだパッド98
は、チップ16がチャネル36内へ充分に挿入されたときチ
ップ側はんだパッド98がはんだパッド39と隣り合うよう
に、チップ16のエッジ38から離間して形成される。この
構成により、チップ側はんだパッド98とチップマウント
側はんだパッド39との間にはんだ接続体102を形成する
ことができる。はんだ肉盛り102は、両パッド39と98間
での電気機械的接続を形成する。実際には、多くの同様
なはんだ肉盛りがチャネル36のエッジに沿って形成さ
れ、チップ16のチャネル36内への係合と合わせて、チッ
プ16をチップマウント10に対して直角に保持する構造的
剛性を与える。
はんだ肉盛り102は、パッド39または98の一方の上に小
滴状のはんだを施した後、そのはんだ滴を流動化させる
ことによって形成し得る。重要なのは、はんだ肉盛り10
2が集積回路チップ16に対して電気的な接続と物理的な
指示を与えるだけでなく、チップ16とチップマウント10
間での熱的連続性も形成することである。シリコンチッ
プマウント10のチャネル36内へのシリコンチップ16の物
理的な係合が、両者間における熱伝達用の別の熱経路を
与える。チップマウント10とチップ14、16はシリコンで
構成されているので、マイクロパッケージの製作は容易
化され、装置全体の熱的適合性が高められる。
（発明の効果） 以上により、マイクロパッケージ化の方法が開示され
た。発明の原理及び概念によれば、集積回路チップをチ
ップマウントの両面に装着可能とする３次元のパッケー
ジ化方法が得られる。発明の好ましい態様において、チ
ップとチップマウントは共にシリコンで構成される。こ
れが、チップマウントの両側に装着される集積回路チッ
プ間の導電路が非常に短くなるという技術的利点を与え
る。チップマウントの対向両面間における非常に短い導
電路は、チップマウントの一方の面から他方の面へと形
成される導電性の導管によって与えられる。導電性の導
管は、リード長さを最小限とするような位置でチップマ
ウントを貫いて形成される。これによって、一つの集積
回路チップの接点パッドから他方のチップの接点パッド
に至る最も直接的なルートが得られる。導電性の導管
は、交差する導電路を絶縁するクロスオーバを形成する
ためにも、チップマウントの対向両面間に相互接続体を
形成する。本発明のチップマウントは、複数の高速メモ
リチップをチップマウント底面のチャネル内に直角に装
着すると共に、マイクロプロセッサ集積回路チップをチ
ップマウント頂面の浅い空所に装着するのに極めて有利
である。上記の相互接続体が、マイクロプロセッサと付
設メモリ間の導電路を短かくするのが可能である。導電
路を含んだ可撓性のマイラー製担体細片を、チップマウ
ント頂面側のはんだパッドとマイクロプロセッサのはん
だパッドへ電気的に接合できる。この可撓性の細片が、
マイクロパッケージ化回路にアクセスするための入／出
力接続を与える。
以上発明の原理及び概念を説明したが、そのような構造
及び製作方法は上記の開示に制限されないことが理解さ
れるべきである。例えば、好ましい実施例に関連してチ
ップマウントの材料とプロセス工程を説明したが、それ
以外の材料及びプロセス工程によっても本発明を構成で
きる。事実、前記工程の一部を別の順序で実施したり、
変更したり、あるいは除去さえ可能である。このため、
発明の好ましい実施例を特定のチップマウント構造を参
照して開示したが、特許請求の範囲の記載によって限定
される発明の範囲から逸脱せずに、細部において多くの
変更を技術上の選択の問題として成し得ることが理解さ
れるべきである。
以上の記載に関連して、以下の各項を開示する。
（１）複数の集積回路チップを装着する高密度のパッケ
ージ化装置において、 複数の集積回路チップの保持のために対応した複数のチ
ャネルを片面に有し、一つの集積回路チップを保持する
ために空所を他面に有するチップマウントと、 前記片面に装着された複数の集積回路チップを相互に電
気的に接続すると共に、前記片面に装着さた複数の集積
回路チップを前記他面に装着された一つの集積回路チッ
プに電気的に接続する複数の相互接続体と、 を備えたパッケージ化装置。
（２）前記相互接続体が前記チップマウントに形成され
た導電路から成る第１項のパッケージ化装置。
（３）前記導電路が前記片面から他面へと前記チップマ
ウントを貫いて延びた金属化導管を含む第２項のパッケ
ージ化装置。
（４）前記各チャネルが集積回路チップのエッジを受け
入れるように寸法決めされ、該チャネル内に挿入された
チップが前記チップマウントに対してほぼ直角に装着さ
れると共に、前記空所が集積回路チップを受け入れるよ
うに寸法決めされ、該チップが前記チップマウントとほ
ぼ同じ平面にある第１項のパッケージ化装置。
（５）前記各チャネルに沿って形成され、該チャネル内
に挿入される集積回路にはんだ接続を与える複数のはん
だパッドを更に含み、該各はんだパッドが前記相互接続
体の少なくとも１つに電気的に接続されており、前記空
所に隣接して形成され、空所内に配設される集積回路へ
の電気接続を与える複数のはんだパッドを更に含む第１
項のパッケージ化装置。
（６）前記空所に隣接したはんだパッドへの接合及び空
所内に配設される集積回路チップへの接合のための複数
の導電路を有する可撓性の細片を更に含む第５項のパッ
ケージ化装置。
（７）チップが前記各チャネル内にはんだ接続体によっ
て固定され、集積回路チップが前記空所内に接着剤によ
って固定される第１項のパッケージ化装置。
（８）前記空所内に固定され、前記相互接続体によって
前記各々のチャネル内に固定される複数の半導体メモリ
チップに接続可能であるマイクロプロセッサチップを組
合せとして更に含む第１項のパッケージ化装置。
（９）前記チップマウントがシリコンで構成されている
第１項のパッケージ化装置。
（10）前記片面の面積が３平方センチメートルより小さ
い第１項のパッケージ化装置。
（11）高密度のマイクロプロセッサ及びメモリパッケー
ジにおいて、 複数の電気接点を有し、その内部のマイクロプロセッサ
回路へのアクセスを与えるマイクロプロセッサ集積回路
チップと、 各々が複数の電気接点を有し、その各々の内部のメモリ
セル回路へのアクセスを与える複数のメモリ集積回路チ
ップと、 プレーナ頂面及び底面を有するチップマウントで、前記
メモリチップを該チップマウントに対して直角に前記底
面に装着するための手段を含み、さらに前記マイクロプ
ロセッサチップを前記頂面に装着するための手段を含む
チップマウントと、 前記マイクロプロセッサの接点を前記メモリチップの接
点に接続する複数の相互接続体と、を備えた高密度マイ
クロプロセッサ及びメモリパッケージ。
（12）前記チップマウントがシリコンで構成されている
第11項の高密度マイクロプロセッサ及びメモリパッケー
ジ。
（13）前記頂面から底面へと前記チップマウントを貫い
て形成された複数の導電路を更に含む第11項の高密度マ
イクロプロセッサ及びメモリパッケージ。
（14）前記プレーナ頂面が前記マイクロプロセッサチッ
プを保持する空所を含み、前記底面が前記各々のメモリ
チップのエッジが部分的に挿入される複数のチャネルを
含む第11項の高密度マイクロプロセッサ及びメモリパッ
ケージ。
（15）前記メモリチップの少なくとも一部を閉じ込める
カプセル封入材を更に含む第11項の高密度マイクロプロ
セッサ及びメモリパッケージ。
（16）前記マイクロプロセッサ接点と前記マイクロプロ
セッサチップへの外部アクセスを与える前記相互接続体
とに対する接続のための導電路を有する可撓性の細片を
更に含む第11項の高密度マイクロプロセッサ及びメモリ
パッケージ。
（17）第１の面と反対側の第２の面、前記第１面に形成
された浅い空所、及び前記第２面に形成された複数の平
行なチャネルを有するプレーナ状のシリコンチップマウ
ントと、 前記空所に隣接した複数の接点パッドと、 前記各チャネルに隣接した複数の接点パッドと、 前記チップマウントに形成され、前記第１面から第２面
へと延びた複数の導電性導管と、 前記チップマウントと一体状で、前記チャネルに隣接し
た接点パッドの各々を前記導電性導管の各々に接続する
複数の相互連続体、並びに前記チップマウントと一体状
で、前記空所に隣接した接点パッドの各々を前記導電性
導管の所望のものに接続する複数の相互接続体と、 エッジが前記チャネル内に装着される第１の複数の集積
回路チップと、 前記各集積回路チップをそれに隣接した前記接点パッド
に電気的に接続する手段と、 前記空所内に装着される第２の集積回路チップと、 を備えた回路モジュール。
（18）前記空所に隣接した接点パッドを前記第２のチッ
プに電気的に接続する手段を更に含む第17項の回路モジ
ュール。
（19）前記第１の複数のチップを覆うカプセル封入材を
更に含む第18項の回路モジュール。
（20）マイクロパッケージ用チップマウントを製造する
方法において、 チップマウントの片面に、複数の集積回路チップを保持
する複数のチャネルを形成する工程と、 前記チップマウントの他面に、少なくとも１つの集積回
路チップを保持する空所を形成する工程と、 前記片面から他面へと前記チップマウントを貫いて複数
の導管を形成する工程と、 前記各導管を通って導電路を形成する工程と、 前記導電性導管路の各々から前記チャネルの少なくとも
１つに隣接したそれぞれの位置に至る導電ラインを形成
する工程と、 前記導電性導管路の各々から前記空所に隣接したそれぞ
れの位置に至る導電ラインを形成する工程と、 を含む方法。
（21）前記各チャネル内に集積回路チップを挿入するこ
とを更に含む第20項の方法。
（22）前記空所内に集積回路チップを固定することを更
に含む第21項の方法。
（23）前記チャネル内のチップを該チャネルに隣接した
それぞれの導電ラインに電気的に接続することを更に含
む第22項の方法。
（24）前記空所内のチップを該空所に隣接したそれぞれ
の導電ラインに電気的に接続することを更に含む第23項
の方法。
（25）前記チップマウントがシリコンで製作される第20
項の方法。
（26）前記チップマウントがシリコン製造技術の各工程
によって製作される第25項の方法。
（27）前記第20項の方法に基づいて製作されたマイクロ
パッケージ用チップマウント。
（28）マイクロパッケージ用チップマウントを製造する
方法において、 半導体材料から成るプレーナウェハを貫いて複数の孔を
形成する工程と、 前記孔を貫いて、並びに前記プレーナウェハの頂面及び
底面の所望領域上に金属化パターンを形成する工程と、 前記プレーナウェハの頂面及び底面の別の所望領域をマ
スク及びパターン化して、一方の表面上に空所領域を、
他方の表面上に複数のチャネル領域を限定する工程と、 前記半導体材料をエッチングし、集積回路チップが内部
に挿入可能で金属化パターンの所望部分へと電気的に接
続可能な空所と複数のチャネルを形成する工程と、 を含む方法。
（29）前記孔がレーザによって形成される第28項の方
法。
（30）前記金属化パターンが化学的蒸着法によって形成
される第28項の方法。
（31）前記金属がタングステンから成る第30項の方法。
（32）前記タングステンの領域上に銅の層を形成し、チ
ップを金属化パターンへ電気的に接続するための接点パ
ッドを限定することを更に含む第31項の方法。
（33）一対の金属化孔を導体によってブリッジ結合し、
クロスオーバを形成することを更に含む第32項の方法。
（34）約１インチ×１インチより大きくならないように
前記ウェハを切断することを更に含む第28項の方法。
（35）前記第28項の方法に基づいて作製されたマイクロ
パッケージ用チップマウント。
【図面の簡単な説明】
第１図は片面に一つの集積回路、他面に複数の集積回路
を装着するためのマイクロパッケージチップマウントの
等角図；第２図は第１図の２−２線に沿ったマイクロパ
ッケージの断面図；第３図は第２図の底面図；第４図は
第２図と同様だが、カプセル封入材と可撓性の接続体を
含むマイクロパッケージの断面図；及び第５〜10図は各
製造工程におけるシリコンマイクロパッケージの断面図
を示す。 10……チップマウント、12……頂面、14、16……集積回
路チップ（14;マイクロプロセッサチップ、16;メモリチ
ップ）、18……底面、20……マイクロプロセッサの電気
接点、22;26、30、32……相互接続体（22;導電路、26、
30、32;導管）、24……空所用はんだパッド、28……ク
ロスオーバ、34……空所、36、96……チャネル、38……
チップエッジ、39……チャネル用はんだパッド、40……
チップの電気接点、52……カプセル封入材、54……可撓
性の条片、62……シリコンウェハ、66……レーザ、88…
…銅層、102……チャネルへの接続用はんだ接続体。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数の集積回路チップを装着する高密度の
    パッケージ化装置において、 対応する複数の集積回路チップを保持するように一方の
    面に複数のチャンネルを有し、そして集積回路チップを
    保持するように他方の面に空所を有するチップマウント
    と、 前記一方の面に装着された前記複数の集積回路チップを
    相互に電気的に接続し、そして前記一方の面上の前記複
    数の集積回路チップを前記他方の面に装着された前記集
    積回路チップに電気的に接続する複数の相互接続体とを
    備え、 前記相互接続体は前記チップマウントに形成された導電
    路を有し、前記チャンネルは、挿入されたチップが前記
    チップマウントに一般的に直交して装着されるように、
    集積回路チップのエッジを受け入れるようにそれぞれ寸
    法決めされ、そして前記空所は、チップが前記チップマ
    ウントと一般的に同じ平面にあるように、集積回路チッ
    プを受け入れるように寸法決めされることを特徴とする
    パッケージ化装置。
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