JP3138383B2 - マルチチップモジュール - Google Patents

マルチチップモジュール

Info

Publication number
JP3138383B2
JP3138383B2 JP06054935A JP5493594A JP3138383B2 JP 3138383 B2 JP3138383 B2 JP 3138383B2 JP 06054935 A JP06054935 A JP 06054935A JP 5493594 A JP5493594 A JP 5493594A JP 3138383 B2 JP3138383 B2 JP 3138383B2
Authority
JP
Japan
Prior art keywords
offset mesh
conductive regions
conductive
layer
offset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP06054935A
Other languages
English (en)
Other versions
JPH0794666A (ja
Inventor
ダブリユ シエイパー レナード
Original Assignee
ザ ボード オブ トラステイーズ オブ ザ ユニバーシテイ オブ アーカンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ザ ボード オブ トラステイーズ オブ ザ ユニバーシテイ オブ アーカンソー filed Critical ザ ボード オブ トラステイーズ オブ ザ ユニバーシテイ オブ アーカンソー
Publication of JPH0794666A publication Critical patent/JPH0794666A/ja
Application granted granted Critical
Publication of JP3138383B2 publication Critical patent/JP3138383B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits
    • H05K1/0287—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns
    • H05K1/0289—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns having a matrix lay-out, i.e. having selectively interconnectable sets of X-conductors and Y-conductors in different planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に集積回路チッ
プ、およびそれの相互接続媒体に関する。特に、本発明
はマルチチップモジュール（ＭＣＭ）として知られてい
る集合体に関し、電力分配および信号相互接続のために
多重のパターン化された金属層を有する基盤上に、非パ
ッケージ集積回路チップを実装あるいは配線可能とした
マルチチップモジュールに関する。
【０００２】
【従来の技術】マルチチップモジュール（ＭＣＭ）は、
一般に、回路構成要素の相互接続のためのパターン化さ
れた導電性領域が形成された基盤、すなわち通常は集積
回路チップから成る。導電性領域は、通常、金属製で、
多重層として形成され、以下、ここでは、金属、あるい
は相互接続層、あるいは単に層と呼称する。
【０００３】マルチチップモジュール（ＭＣＭ）の基盤
が、種々の材料、たとえば、シリコン、セラミック（た
とえばアルミナ）、ガラス、あるいは金属（たとえばア
ルミニウム）などから形成可能なことは良く知られてい
る。また、相互接続層、あるいは層が基盤上に、析出、
スパッタリング、蒸着、スパッタリングとメッキとの組
み合わせ、あるいは他の技術によって形成可能なことも
良く知られている。導電性領域は、選択的メッキとエッ
チングを組み合わせた光学的リソグラフィによって、信
号及び電力分配用導電体をパターン化して設けることが
可能である。多重相互接続層、すなわち層は、介在させ
る適当な絶縁層が得られる限り、形成可能である。
【０００４】層間に介在する絶縁誘電体、すなわち、相
互接続層間に配置される絶縁層に対しては、それが重合
体の場合にはスピニングが、あるいはそれが二酸化シリ
コンのごとき無機物の場合には化学的または物理的蒸気
析出法が、それぞれ適用可能である。光学的リソグラフ
ィおよびウエットあるいはドライエッチング技術によっ
て絶縁層にパターン化して設けられた孔（バイア）を通
して、ひとつの金属層から他の層への相互接続が可能で
ある。
【０００５】マルチチップモジュールの基盤は、複数の
チップに対して相互接続媒体を提供する。これによっ
て、チップ間の信号伝達路の長さが極めて短縮され、例
えば、個々のパッケージ化されたチップが実装され、チ
ップ間の信号伝達時間が遅れるプリント基盤よりも有利
となる。集積信号技術がより早い回路速度を目指して進
歩するのに伴い、この相互接続の遅れはシステム性能に
とって主要な制約となり、したがって、相互接続媒体と
してのマルチチップモジュールの重要性はますます増大
している。
【０００６】また、電子システムにとって、マルチチッ
プモジュールおよび非パッケージチップの採用は、はる
かに大きなチップの詰め込み密度を達成して有利であ
り、システムの大きさを減少させる。
【０００７】現在のパッケージおよび相互接続システム
のマルチチップモジュールシステムの欠点は、マルチチ
ップモジュール製造が高コストである点である。製造工
程は集積回路（ＩＣ）の製造工程と同様であり、集積回
路用に設計された製造装置が通常、マルチチップモジュ
ール製造に使用される。しかし、マルチチップモジュー
ルの特徴として寸法が集積回路の寸法に較べて極めて大
きいため、一般に古い世代の装置が使用可能である。マ
ルチチップモジュール製造工程は、本質的には連続式で
あり、そのコストは、おおよそ製造に使用した光学的リ
ソグラフィマスクの数に比例する。
【０００８】上記の点にかんがみ、マルチチップモジュ
ール製造者は、通常、少なくとも４層の金属、すなわち
４層の相互接続層を電力分配および信号相互接続に用い
るため、８個またはそれ以上のマスクを使用する。
【０００９】代表例では、電力用平面、接地平面、Ｘ方
向信号、Ｙ方向信号のそれぞれに、一つの層を割り当て
る。各層に導電性領域、すなわち導電体をパターン化す
るために一つのマスクを使用し、次に、他のマスクを各
層間に介在する誘電体内に次の相互接続層に達する孔を
パターン化するために使用する。マルチチップモジュー
ルの最上層は、通常、全体の構造を保護する誘電体から
成り、その誘電体にパターン化された下部の導電領域ま
で達する穴を通して、マルチチップモジュールパッケー
ジのチップ間、および基盤自体との接続を、配線結合、
半田盛り上げ、あるいは、他の相互接続手段によって行
う。
【００１０】基盤製造技術のなかには、配線結合、ある
いは半田相互接続工程との共存性を図るため、最上層を
メタライジングするために追加のマスクを必要とするも
のがある。また、ある形態の誘電体コンデンサーを、大
面積の電力および接地面間の減結合の目的で含めること
も通常のことであり、この誘電体もさらに追加のマスク
を用いてパターン化しなければならない。これらのマス
クの全てが製造を複雑にし、コストに影響する。そし
て、製造工程の増加は、製造欠陥のために避けられない
歩留まり損失に影響する。
【００１１】一つのマルチチップモジュールの信号平面
内の最高結合配線密度は、一般に、基盤一平方インチあ
たり配線長さ２０００インチをゆうに越える。しかしな
がら、最高に配線過密の領域を除いて、ほとんどのマル
チチップモジュールの設計では、信号平面の配線可能容
量のごく一部分しか使用していない。
【００１２】一面は電力用、他の一面は接地用の一対の
固体電力分配平面が、半導体チップへ比較的ノイズフリ
ーの電力を供給する極めて低インダクタンスの電力分配
システムを形成することは、知られている。また、これ
らの面間で誘電体材料の薄層をサンドイッチすると、非
常に良好な周波数特性を有する離散形減結合コンデンサ
ーを構成することも知られている。たとえば、米国特許
第４、６７５、７１７号の開示事項は、参考として、本
明細書に取り込まれているものとする。さらに、離散形
コンデンサー技術の進歩は、極めて低い内部インダクタ
ンスを有する減結合コンデンサーを生んでいる。これら
のコンデンサーと一対の電力分配平面と組み合わせて使
用することによって、比較的ノイズフリーの電力分配環
境を生み出すことも可能である。たとえば、ツマラ等
の、”強誘電体型減結合コンデンサーによるセラミック
パッケージ”、アイトリプルイー、強誘電体応用国際シ
ンポジウム、１９９０年、２８−３０頁を参照された
い。その開示事項は、参考として、本明細書にとり込ま
れているものとする。
【００１３】また、固体電力分配平面に、その電気的特
性にいささかの影響を及ぼすことなしに、孔の列を開け
ることが可能なことも知られている。
【００１４】そのような平面は、通常、マルチチップモ
ジュールにおいて、硬化中の重合体から脱ガスさせる重
合誘電体を被覆層とする場合に用いられる。この結果得
られる構造はメッシュ平面として知られている。
【００１５】さらに、電力および接地の両ポテンシャル
を一つの物理的層に分配させることが、交互組合せ（イ
ンターディジテイション）と呼ばれる技術を用いて可能
である。交互組合せにおいては、電力および接地あるい
は信号伝達のため、長い、薄い導電領域が一層上に設け
られる。電力および接地領域は交互に配列され、一つお
きの領域が電力ポテンシャルあるいは信号を伝達し、そ
の間の領域が接地ポテンシャルを伝達する。しかしなが
ら、この技術において、もし導電体が長く薄い場合に、
ノイズフリー電力分配に有害な寄生インダクタンスおよ
び抵抗が生じる。エイチ、シェトラーの、”受動シリコ
ンキャリアー設計および特性”、第４０回電子部品及び
技術会議、ラスベガス、５月２０日−２３日、１９９０
年、５５９−５６１頁を参照されたい。
【００１６】
【発明が解決しようとする課題】本発明の目的は、光学
的リソグラフィによる製造技術の特質である相互接続信
号配線の高配線密度と、平行電力および接地平面の特質
である低インダクタンス電力分配を共に保持しながら、
相互接続層の数を減少した相互接続媒体を提供すること
にある。
【００１７】
【課題を解決するための手段】その目的のために、本発
明においてはメッシュ平面と交互組合せの考え方を新規
に結合して、ここで二重オフセットメッシュ平面と呼称
する新規なものを創生した。”二重”という言葉は、電
力用および接地用両平面の導入を表す。”オフセット”
という言葉は、二つの異なる相互接続層上［における］
一つの電位平面の導電性領域の表われる点を表す。
【００１８】本発明の一実施例は、電気的相互接続媒体
を提供する。その電気的相互接続媒体は、少なくとも第
一および第二の相互接続層から成り、相互接続層のそれ
ぞれは複数の平行導電性領域から成り、前記第二相互接
続層の導電性領域は、第一相互接続層の導電性領域に対
して直交して配位されており、第一および第二の相互接
続層の導電性領域は、少なくとも二つの電位平面が［本
質的に］各相互接続層上で交互に組み合わされ、各電位
平面が両方の相互接続層上に表れるように、また、さら
に、選択された導電性領域が少なくとも一つの信号回路
を形成するように二つの電位平面から電気的に絶縁が可
能なように、電気的に相互に接続されている。
【００１９】また、他の一実施例においては、本発明は
マルチチップモジュールを提供する。そのマルチチップ
モジュールは、基盤、前記基盤上に形成され、複数の平
行導電性領域から成る第一相互接続層、前記第一相互接
続層上に形成された絶縁層、および前記絶縁層上に形成
され、前記第一相互接続層上に形成された導電性領域に
対して直交して配位された複数の平行導電性領域を含む
第二相互接続層から成り、前記第一および第二相互接続
層の導電性領域は、少なくとも二つの異なる電位平面が
［本質的に］各相互接続層上で交互に組み合わされ、各
電位平面が両方の相互接続層上に表れるように、また、
さらに、少なくとも一つの信号回路を形成するため選択
された導電性領域が少なくとも二つの電位平面から電気
的に絶縁が可能なように、電気的に相互に接続されてい
る。さらに他の一実施例においては、本発明はマルチチ
ップモジュールを提供する。そのマルチチップモジュー
ルは、絶縁上部表面を有する基盤、前記基盤上に搭載さ
れた第一および第二相互接続層、その各相互接続層は複
数の平行導電性領域から成り、第二相互接続層の導電性
領域は第一相互接続層の導電性領域に対して直交して配
位されており、前記第一および第二相互接続層の導電性
領域は、少なくとも二つの電位平面が与えられるよう
に、さらに、これら少なくとも二つの電位平面は各相互
接続層上で実質的に交互に組み合わされ、さらに各電位
平面が各相互接続層上に表れるように、相互に接続して
おり、電気的構成要素に電源、接地、信号伝達線を接続
するパッド、および前記パッド上に実装された複数の電
気的構成要素から成る。以下に説明するごとく、シング
ルオフセットメッシュ平面においては、全てのＸ方向導
電体は第一金属層上に搭載され、全てのＹ方向導電体は
第二金属層上に搭載される。これらの導電体が重なる各
点において、二つの金属層を分離している誘電体を貫通
する伝導孔によって、これらの導電体は相互接続され
る。これらの導電体は、このようにして一つの電位平面
を形成する。両金属層の第一電位平面の各導電領域間に
反対の極性を有する導電領域を差し込むように組合せ、
同様に上下に重なる部分を孔で連結して二つのオフセッ
トメッシュ平面を形成することによって、他の電位平面
を、この構造のなかに取り込むことが可能である。この
ようにして、二つの金属層は、ある与えられた金属層に
存在する全ての導電領域（すなわち、導電体）が同じ方
向に走るという決定的に重要な位相的特徴を備えた電気
的に等価な二つのメッシュ平面を含有することが可能と
なる。
【００２０】これらの特徴によって、信号導電体を電力
および接地導電体の織物内に、有効に織り込むことが可
能となる。設計過程において、一つの信号路を２点間に
設ける必要が生じたとき、設計者は信号路に含まれるべ
きＸおよびＹ導電体を決定することが可能で、その後
に、金属層上の信号路設定に必要な電力および／あるい
は接地導電体を絶縁する。もちろん、この過程は計算機
援用設計（ＣＡＤ）システムを用いて自動化が可能であ
る。
【００２１】ある与えられた領域において、二重オフセ
ットメッシュ平面の電力分配能力が損なわれることにな
るほど、多くの電力分配導電体が除かれることを防止す
るために、設計規則を設けることが可能である。また、
信号配線が比較的散在するため、電力分配および信号の
相互接続機能を、僅かに二つの金属層に有効に搭載する
ことが可能である。
【００２２】上記およびその他の本発明の特徴は、さら
に詳細に以下に述べる好適な実施例および付属する図面
の説明から明らかになる。
【００２３】
【実施例】すでに述べたごとく、本発明は僅かに二つの
金属層を必要とする半導体チップの相互接続のための構
造、あるいは媒体を提供するものである。そのような構
造の開発について、以下に述べる。
【００２４】図１に、従来技術による４層の金属層を有
するマルチチップモジュール相互接続媒体の断面図を示
す。図示したごとく、基盤１０の上に接地平面層１１、
電力分配平面層１３、および二つの信号層１５、１７が
形成され、種々の絶縁層１２、１４、１６によって分離
される。
【００２５】基盤１０は、たとえば、厚さ約５００ミク
ロンのシリコンで作成可能である。四つの金属層１１、
１３、１５、１７は、基盤上に形成される。図示されて
いないが、半導体性シリコン層１０と第一の金属層１１
を絶縁するため、厚さ約１ミクロンの二酸化シリコン層
が基盤１０の表面に塗布される。代表的な層１１は、連
続する接地平面であり、厚さ約２ミクロンに析出したス
パッターアルミニウム製である。
【００２６】接地平面１１と電力分配平面１３は、二酸
化シリコン１２の厚さ約１ミクロンの薄層によって分離
される。この二酸化シリコン層は、化学的蒸気析出法に
よって塗布可能であり、電力平面１３および接地平面１
１間の絶縁体および誘電体コンデンサーとして機能す
る。光学的リソグラフィー技術は、接地平面への接続が
必要な個所に孔を設けるために使用される。代表的な孔
は直径５００ミクロンのオーダーで、側壁には、その後
行われる金属析出操作の際、金属が側壁を好適に覆い、
接地平面１１と信頼性良く接続するように傾斜を付す
る。
【００２７】電力分配層１３は、層１１と同様に塗布さ
れ、厚さも同様に約２ミクロンで、アルミニウム製であ
る。この電力分配層１３の隔離領域２５は、接地平面と
の接続に用いられるものであるが、光学的リソグラフィ
ーとウエット化学エッチングによって形成される。
【００２８】誘電体層１４は、厚さ５ミクロンの二酸化
シリコンの層で構成される。この層の孔は、電力層１３
と接地層１１を連結するために用いられる。
【００２９】金属信号層１５は、誘電体層１４の上に塗
布される。Ｘ方向の信号導電体２７は、接地接続領域２
４及び電力接続領域２６と共に、この層内に設けられ
る。
【００３０】誘電体層１６は、二つの信号層１５、１７
を分離し、電力層１３と接地層１１との接続と共に、Ｘ
およびＹ信号導電体セグメント間を相互接続するための
多くの孔が設けられる。この層１６に設けられる信号孔
の代表的なものは、電力孔よりも小さく、直径約１０−
２０ミクロンである。
【００３１】金属信号層１７は、たとえば、配線結合な
どでチップを接続するために用いられる全ての金属パッ
ドと同様に、Ｙ方向信号導電体を形成するために設けら
れる。代表的な接地パッド２０を、電力パッド２１、二
つの相互接続信号パッド２２、２３と共に図示した。マ
ルチチップモジュールは、下に重なる層を腐食あるいは
機械的損傷から保護する誘電体層１８を塗布し、パター
ン化することによって完成する。層１８は、厚さ約１０
ミクロンである。
【００３２】上記の従来技術によるマルチチップモジュ
ールに関する説明は、従来の４層構造の製造に要求され
る複雑さとコストを示すためのものである。
【００３３】図２に、標準形のメッシュ平面３０を示
す。そのメッシュ平面は、メッシュ設計に依存する金属
不在割合に比例するシート抵抗の増加を除いては、電気
的、機能的に固体平面と等価である。この種類のメッシ
ュ平面は、一般に、介在する誘電体が重合体であって、
硬化中にガスを発生するマルチチップモジュール上部に
使用される。水平方向（Ｘ）導電部材３４、３５、３
６、３７は、垂直方向（Ｙ）導電部材３０、３１、３
２、３３と接続する。
【００３４】しかしながら、図２に示す構造は、２レベ
ルマルチチップモジュールの構築には使用できない。な
ぜならば、メッシュ上に導入されるすべての隔離された
信号導電体は、導電部材間の接続を切断しないまでも、
著しく、減少するからである。
【００３５】図３に、良く知られた１層の電力と接地が
交互に組合わさった分配構造を示す。この構造におい
て、接地路は導電領域、すなわち導電体４１によって与
えられ、電力路は導電領域４２によって与えられる。こ
れらの種々の導電体によって、モヂュール上のいづれの
点にも電力が分配可能となり、電力および接地導電体上
に含まれるパッドによってチップとの接続が可能とな
る。シェトラーの文献に関連して記述したが、この構造
はすでにマルチチップモジュールの構築に使用されてい
るが、長くて薄い導電体の寄生抵抗およびインダクタン
スの故に、電気的分配特性が一般用途には好ましくない
特性となっている。
【００３６】図４には、オフセットメッシュ平面５０
Ａ、あるいはその一部分を示した。導電領域５０、５
１、５２、５３の代表的なものは、厚さ２ミクロン、幅
１５ミクロン、中心間距離５０ミクロンである。全て、
これらは、薄膜マルチチップモジュールの利点を有する
モヂュールの代表的な寸法である。しかし、本発明は種
々の相互接続媒体に一般的に応用が可能であり、したが
って上記の寸法は一例を示す目的だけである。これらの
導電領域５０、５１、５２、５３は、第一の物理的金属
層上に搭載されている。
【００３７】導電領域５４、５５、５６、５７は、同様
な寸法であるが、第二の物理的金属層上に搭載されてい
る。導電体が相互に重なり合う全ての場所で、導電体同
士は孔によって接続される。たとえば孔５８の代表的な
ものは、第一および第二金属層を分離している厚さ５ミ
クロンの誘電体層を貫通する直径１０ミクロンの孔であ
る。これらの孔は低アスペクト比を有するため、メシュ
内にほとんど寄生インダクタンスおよび抵抗をもたらさ
ず、それ以外の点では図２に示すメッシュ平面と電気的
には等価である。
【００３８】図２および図４のメッシュ平面の重要な位
相的相違は、図４に示すメッシュ平面の各層上の長い導
電体部分は、非常に多くの配線を撤去しない限りにおい
て、そのメッシュ全体の電気的特性を破壊することなし
に、除去可能な点である。たとえば、導電体５１、５
３、５５、５７を［一つおきに、すなわち導電体５１、
５５を］除去すると、ラインピッチは５０ミクロンから
１００ミクロンに代わるが、依然としてオフセットメッ
シュ平面である。寄生抵抗およびインダクタンスは２倍
になるが、平面分配構造という本質は保持される。
【００３９】上記の特徴によって、設計段階において、
計算機援用設計（ＣＡＤ）システム内で、比較的散在す
る信号導電体を包含する場所を提供するため、電力分配
導電体（すな［っ］わち電力および接地平面の導電体）
の一部分を除去することが可能である。メッシュピッチ
が、電気的に、信号立上り時間の１／１０以下の伝達時
間を保持する限り、伝達線に対する影響を考慮する必要
はなく、本質的に、メッシュは電気的には固体の平面と
みなすことができる。また、そのかわりに、高性能電力
分配システムが不要な場合には、導電体をさらに大きな
均等ピッチで設置することも可能であり、信号路の場所
をとるため導電体の一部分を除去する必要もない。
【００４０】図５には、本発明の特徴の実施例である二
重オフセットメッシュ平面構造を示す。図示した構成に
おいて、二重オフセットメッシュ平面の各導電体を交互
に組み合わせることによって、電力および接地両ポテン
シャルの分配が可能である。図４のオフセットメッシュ
平面の各導電体を１００ミクロンピッチとすることによ
って、上記の交互組み合わせ導電体のためのスペースが
確保できる。
【００４１】図５に示す構造において、導電体６４、６
６は第一金属層にあって接地を伝達し、一方、導電体６
５、６７は電力を伝達する。同様に、導電体６０、６２
は第二金属層にあって接地を伝達し、一方、導電体６
１、６３は電力を伝達する。孔６８のような孔は、各交
点において接地導電体を接続し、孔６９のような孔は電
力導電体を接続する。
【００４２】図５は、極めて小さい二重オフセットメッ
シュ平面か、あるいは二重オフセットメッシュ平面の極
めて小さい一部分の表示である。さらに、図５に示した
構造は、非常に大きく拡大が可能で、図示したパターン
を電力分配システムの全領域にまで連続可能である。図
４に示す単一オフセットメッシュ平面の場合のように、
隔離された信号導電領域を第一および第二の各金属層の
必要個所に、設計段階で導入することが可能である。
【００４３】図５に関連して述べた電力分配システム
は、本出願人の米国特許第４、６７５、７１７号に記載
のとおり、離散型減結合コンデンサー［の設備］を含ま
ない点が評価できる。その代り、現システムに必要な減
結合コンデンサーは、離散型減結合コンデンサーを基盤
上に形成されたパッドに半田付け、あるいは導電形エポ
キシ接着剤で接着させることによって供給する。前記の
ツマラの論文に記述されているように、最近の低インダ
クタンスコンデンサー製法の進歩によって、高周波領域
まで低電力分配インピーダンスを保持しながら、上記の
ことが実施可能である。
【００４４】図６は本発明の原理を実施したマルチチッ
プモジュール構造の断面を示す。図６において、基盤７
０上にパターン化されていない絶縁層７１を搭載する。
もし基盤７０自体が絶縁材料で構成されている場合に
は、パターン化されていない絶縁層７１を省略すること
が可能である。
【００４５】絶縁層７１の上に第一金属層７２を形成す
る。第一金属層７２は、従来のマルチチップモジュール
基盤形成に用いたものと同様な製造技術によって、パタ
ーン化する。図６に示す断面において、図の面に平行な
導電領域は層７２中に担持さ れている。誘電体絶縁層７
３を第一金属層７２の上に析出させ、層７２を第二金属
層７４から絶縁するのに用いる。誘電体絶縁層７３に
は、前述の理由により、孔７９のような孔を設ける。
【００４６】また、パターン化した第二金属層７４は、
図６の面に垂直な導電体を担持し、パッド８０のごとき
パッドを含み、チップ、受動構成要素、マルチチップモ
ジュールパッケージ、あるいは他の外部接続体との相互
接続に用いられる。
【００４７】層７４上には、他のもう一つの誘電体層を
析出させる。層７５は、接続パッドを露出するようにパ
ターン化するか、しかし、それ以外では基盤を腐食ある
いは機械的損傷から保護する。層７５は、ある状況では
省略可能である。
【００４８】図示されている領域７６は、基盤に半導
体、あるいは他の構成要素を実装するために使用する、
エポキシ樹脂などの型取付け材料である。領域７７は、
型自体である。配線結合７８によって、型７７上の結合
パッドと基盤上の対応する部分とが接続される。
【００４９】図７は、二重オフセットメッシュ平面マル
チチップモジュールの平面図である。図７によって、マ
ルチチップモジュールの基盤とチップ、およびマルチチ
ップモジュールパッケージを接続するためのパッド内の
信号相互接続のための導電領域が、どのようにして設け
られるかが、明らかにしている。
【００５０】同図に示すごとく、接地メッシュは、第一
金属層のＸ導電体、たとえば導電体８２、第二金属層の
Ｙ導電体、たとえば導電体８０、および接地導電体の各
交点にある孔、たとえば孔８４から成る手段によって与
えられる。同様に、電力メッシュも、第一金属層のＸ導
電体、たとえば導電体８３、第二金属層のＹ導電体、た
とえば導電体８１、および電力導電体の各交点にある
孔、たとえば孔８５から成る手段によって与えられる。
【００５１】パッドは、チップあるいは外部との接続の
必要に応じて、二重オフセットメッシュ平面に挿入する
（すなわち、形成する）。配線結合を容易にするため、
全てのパッドは両金属層上において９０ミクロン平方で
あり、その角に４個の孔９２を有する。パッドと電力分
配メッシュとは幅１０ミクロンの保護バンドで分離す
る。
【００５２】隔離された信号パッド８８は、連続保護バ
ンドとして使用可能である。接地パッド８６を作り出す
ため、パッドと交錯する全ての接地導電体を残留させ
る。電力パッド８７も、同様に、パッドと交錯する電力
導電体、たとえば導電体８１、８３、のみから構成され
る。
【００５３】第一金属レベル内のＸ方向信号導電体９
０、および第二金属レベル内のＹ方向信号導電体８９
は、普通の配線工が空いている配線路に線を挿入するの
と同様に、設計システムによって挿入される。そのよう
に挿入された各信号導電体部分は、電力分配メッシュか
ら絶縁のため保護バンドで周囲を取り巻かれる。そし
て、始めと終わりは、他方の金属レベル内の直交する部
分に通じる孔９１か、あるいは絶縁された信号パッド８
８のいずれかとする。他方の金属平面上の電力分配シス
テムと信号線を短絡させる他の全ての孔は、ＣＡＤシス
テムで除去する。
【００５４】配線路へ配線を割り当てる従来のＣＡＤシ
ステムが用いているものと同様な配線規則が、信号導電
体路割当て過程において除去される電カメッシュ導電体
密度を制限するために使用てきる。
【００５５】配線規則によって与えられる細かな配線ピ
ッチの故に、この例では、利用し得る信号配線の数を多
くすることが可能である。もし全ての第三の電力分配配
線を取り除き、信号配線の各一対間の電力および接地対
の配線を残し、基本の配線ピッチを２５ミクロンとする
と、利用出来る信号配線密度は、依然として基盤平方イ
ンチあたり配線長さ６６７インチである。電力分配メッ
シュの第三の線のみを除去するということは極めて控え
めであり、平方インチあたり１０００インチの信号配線
密度は、今日の製造プロセスによれば容易に達成され
る。
【００５６】上記の原理に従って形成された信号導電体
は、一定のインピーダンス環境下に存在するということ
は特記されなければならない。なぜならば、全てのメッ
シュ導電体は交流を基本としており、メッシュ内の孔は
実用上の周波数では信号にとって無視し得るからであ
る。これらの配線の予想される特性インピーダンスは、
同じ誘電体寸法に対する細片線、あるいはマイクロ細片
環境のインピーダンスよりも高く、誘電体層を薄く出来
るという点で好ましい。漏話の可能性は、信号線間に介
在させた電力メッシュ導電体のシールド特性によって、
極めて低い。
【００５７】本発明に関して、ここでは薄膜マルチチッ
プモジュールへの応用を強調したが、本発明の原理は、
さらに、他の相互接続媒体、たとえば、プリント配線
板、セラミックマルチチップモジュール、細線積層マル
チチップモジュール、さらには半導体チップ自体にも応
用可能である。前述した特許請求の範囲は、そのような
他の変更を含めることを意図する。
【００５８】さらに、基盤の一面のみに全ての導電体を
設ける例を述べたが、本発明の原理は、もし二つの導電
層が基盤、ウエファー、誘電体膜、および他の絶縁媒体
のそれぞれ反対側の面に形成され、それを通して相互接
続用孔を設けたとしても、同様に応用可能である。
【００５９】上記は本発明の好適な実施例に関するもの
であるが、本発明の原理及び範囲を逸脱することなし
に、当該分野の技術者は多くの変形、代替を考案するで
あろうことは、理解されなければならない。
【００６０】
【発明の効果】本発明によって、平行電力および接地平
面の特質である低インダクタンス電力分配、および光学
的リソグラフィ製造技術の特質である信号相互接続配線
の高配線密度の利点を失うことなしに、相互配線層数を
低減した相互配線媒体が提供される。
【図面の簡単な説明】
【図１】従来技術に関わる４層のマルチチップモジュー
ルの断面図である。
【図２】従来技術に関わるメッシュ平面のＸおよびＹ導
電体を示す平面図である。
【図３】金属層上の交互に組合わさった電力および接地
構造を示す平面図である。
【図４】本発明の原理を実施したオフセットメッシュ平
面を示す平面図である。
【図５】二重オフセットメッシュ平面とするため、図４
に示す平面を二つ組み合わせた面を示す平面図である。
【図６】僅か二層の金属レベルに形成したマルチチップ
モジュールの断面図である。
【図７】半導体チップを相互接続するために用いられる
電力、接地、および信号パッドおよび電力分配メッシュ
に織り込まれた種々の信号路を示すマルチチップモジュ
ール基盤の平面図である。
【符号の説明】
１０ 基盤 １１ 接地層 １２ 絶縁層 １３ 電力分配層 １５ 信号層 ２０ 接地パッド ２１ 電力パッド ２２ 信号パッド ２４ 接地接続領域 ２６ 電力接続領域 ２７ 信号導電体 ３０ メッシュ平面 ５８ 孔（バイヤ）
フロントページの続き (72)発明者 レナード ダブリユ シエイパー アメリカ合衆国 アーカンソー州 72703 フエイエツトビル エツジヒル ドライブ 1235 (56)参考文献 特開 平５−343601（ＪＰ，Ａ) 特開 平１−96953（ＪＰ，Ａ) 特開 昭63−129655（ＪＰ，Ａ) 特開 平６−295977（ＪＰ，Ａ) 実開 昭62−76544（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/52 H05K 3/46

Claims (49)

    (57)【特許請求の範囲】
  1. 【請求項１】 第一の電位にある第一のオフセットメッ
    シュ平面を形成するように配設されかつ相互接続された
    複数の第一の導電性領域；および、上記第一の導電性領
    域の少なくとも一つから選択されそれから電気的に隔離
    された部分を信号伝達導体として含む信号路を有し、か
    つ上記第一の導電性領域の少なくとも一つの信号路とし
    て選択されなかった部分は上記第一のオフセットメッシ
    ュ平面の一部を形成する電気的相互接続媒体。
  2. 【請求項２】 第二の電位にある第二のオフセットメッ
    シュ平面を形成するように配設されかつ相互接続された
    複数の第二の導電性領域をさらに有する請求項１に記載
    の電気的相互接続媒体。
  3. 【請求項３】 絶縁体あるいは誘電体の基板をさらに有
    しその上に上記第一および第二の導電性領域が形成され
    る請求項２に記載の電気的相互接続媒体。
  4. 【請求項４】 上記信号路はさらに、上記第二の導電性
    領域の少なくとも一つから選択されかつそれから電気的
    に隔離された部分を信号伝達導体として含み、かつ上記
    第二の導電性領域の少なくとも一つの信号路として選択
    されなかった部分は上記第二のオフセットメッシュ平面
    の一部を形成する請求項２に記載の電気的相互接続媒
    体。
  5. 【請求項５】 上記第一および第二のオフセットメッシ
    ュ平面の上記第一および第二の導電性領域は少なくとも
    一つの層中で交互に組み合わされている請求項２に記載
    の電気的相互接続媒体。
  6. 【請求項６】 上記第一および第二のオフセットメッシ
    ュ平面の上記第一および第二の導電性領域は少なくとも
    二つの層中で交互に組み合わされている請求項２に記載
    の電気的相互接続媒体。
  7. 【請求項７】 上記基板は互いに反対側に在る第一およ
    び第二の面を有し、そして上記信号路および上記第一お
    よび第二のオフセットメッシュ平面の各々の部分は上記
    基板の上記第一および第二の両面上の電気的構成要素を
    上記信号路および上記第一および第二のオフセットメッ
    シュ平面に電気的に接続出来るように上記基板の上記第
    一および第二の両面上に表われている請求項３に記載の
    電気的相互接続媒体。
  8. 【請求項８】 第一の電位にある第一のオフセットメッ
    シュ平面を形成するように配設されかつ相互接続された
    複数の第一の導電性領域；上記第一の導電性領域の少な
    くとも一つから選択されそれから電気的に隔離された部
    分を信号伝達導体として含む信号路；および上記信号路
    および上記第一のオフセットメッシュ平面の少なくとも
    一つに電気的に接続される電気的構成要素を有し、かつ
    上記第一の導電性領域の少なくとも一つの信号路として
    選択されなかった部分は上記第一のオフセットメッシュ
    平面の一部を形成する装置。
  9. 【請求項９】 第二の電位にある第二のオフセットメッ
    シュ平面を形成するように配設されかつ相互接続された
    複数の第二の導電性領域をさらに有する請求項８に記載
    の装置。
  10. 【請求項１０】 絶縁体あるいは誘電体の基板をさらに
    有しその上に上記第一および第二の導電性領域が形成さ
    れる請求項９に記載の装置。
  11. 【請求項１１】 上記信号路はさらに、上記第二の導電
    性領域の少なくとも一つから選択されかつそれから電気
    的に隔離された部分を信号伝達導体として含み、かつ上
    記第二の導電性領域の少なくとも一つの信号路として選
    択されなかった部分は上記第二のオフセットメッシュ平
    面の一部を形成する請求項９に記載の装置。
  12. 【請求項１２】 上記第一および第二のオフセットメッ
    シュ平面の上記第一および第二の導電性領域は少なくと
    も一つの層中で交互に組み合わされている請求項９に記
    載の装置。
  13. 【請求項１３】 上記第一および第二のオフセットメッ
    シュ平面の上記第一および第二の導電性領域は少なくと
    も二つの層中で交互に組み合わされている請求項９に記
    載の装置。
  14. 【請求項１４】 上記基板は互いに反対側に在る第一お
    よび第二の面を有し、そして上記信号路および上記第一
    および第二のオフセットメッシュ平面の各々の部分は上
    記基板の上記第一および第二の両面上の電気的構成要素
    を上記信号路および上記第一および第二のオフセットメ
    ッシュ平面に電気的に接続出来るように上記基板の上記
    第一および第二の両面上に表われている請求項１０に記
    載の装置。
  15. 【請求項１５】 上記装置はマルチチップモジュ−ルで
    ある請求項８に記載の装置。
  16. 【請求項１６】 上記装置は集積回路である請求項８に
    記載の装置。
  17. 【請求項１７】 第一の電位にある第一のオフセットメ
    ッシュ平面を形成するように配設されかつ相互接続され
    た複数の第一の導電性領域を設けること；および、上記
    第一の導電性領域の少なくとも一つから選択されかつそ
    れから電気的に隔離された部分を信号伝達導体として含
    む信号路を設けること、かつ上記第一の導電性領域の少
    なくとも一つの信号路として選択されなかった部分は上
    記第一のオフセットメッシュ平面の一部形成することか
    ら成るステップを有する電気的相互接続媒体の形成方
    法。
  18. 【請求項１８】 第二の電位にある第二のオフセットメ
    ッシュ平面を形成するように配設されかつ相互接続され
    た複数の第二の導電性領域を設けるステップをさらに有
    する請求項１７に記載の電気的相互接続媒体の形成方
    法。
  19. 【請求項１９】 上記第一および第二の導電性領域を絶
    縁体あるいは誘電体の基板上に設けるステップをさらに
    有する請求項１８に記載の電気的相互接続媒体の形成方
    法。
  20. 【請求項２０】 上記信号路はさらに、上記第二の導電
    性領域の少なくとも一つから選択されかつそれから電気
    的に隔離された部分を信号伝達導体として含み、かつ上
    記第二の導電性領域の少なくとも一つの信号路として選
    択されなかった部分は上記第二のオフセットメッシュ平
    面の一部を形成する請求項１８に記載の電気的相互接続
    媒体の形成方法。
  21. 【請求項２１】 上記第一および第二のオフセットメッ
    シュ平面の上記第一および第二の導電性領域は少なくと
    も一つの層中で交互に組み合わされている請求項１８に
    記載の電気的相互接続媒体の形成方法。
  22. 【請求項２２】 上記第一および第二のオフセットメッ
    シュ平面の上記第一および第二の導電性領域は少なくと
    も二つの層中で交互に組み合わされている請求項１８に
    記載の電気的相互接続媒体の形成方法。
  23. 【請求項２３】 上記基板は互いに反対側に在る第一お
    よび第二の面を有し、そして上記信号路および上記第一
    および第二のオフセットメッシュ平面の各々の部分は上
    記基板の上記第一および第二の両面上の電気的構成要素
    を上記信号路および上記第一および第二のオフセットメ
    ッシュ平面に電気的に接続出来るように上記基板の上記
    第一および第二の両面上に表われている請求項１９に記
    載の電気的相互接続媒体の形成方法。
  24. 【請求項２４】 第一および第二の互いに反対側に在る
    面を有する基板；および上記基板の上記第一面および第
    二面の両側に形成された複数の導電性領域；を有し、こ
    こで上記導電性領域の選択された第一の領域は第一の電
    位にある第一のオフセットメッシュ面を形成するように
    電気的に接続されており、上記導電性領域の選択された
    第二の領域は信号路を形成するように電気的に接続され
    ており、かつ上記第一のオフセットメッシュ面および上
    記信号路の各々の少なくとも一部は上記基板の上記第一
    および第二の両面上の電気的構成要素を上記第一のオフ
    セットメッシュ面および上記信号路に電気的に接続出来
    るように上記基板の上記第一および第二の両面上に表わ
    れかつ電気的にアクセス可能とされている電気的相互接
    続媒体。
  25. 【請求項２５】 上記導電性領域の選択された第三の領
    域は第二の電位にある第二のオフセットメッシュ面を形
    成するように電気的に接続されており、かつ上記第二の
    オフセットメッシュ面の少なくとも一部は上記基板の上
    記第一および第二の両面上の電気的構成要素を上記第二
    のオフセットメッシュ面に電気的にさらに接続出来るよ
    うに上記基板の上記第一および第二の両面上に表われか
    つ電気的にアクセス可能とされている請求項２４に記載
    の電気的相互接続媒体。
  26. 【請求項２６】 上記第一および第二のオフセットメッ
    シュ平面の上記導電性領域の上記選択された第一および
    第三の導電性領域は少なくとも一つの層中で交互に組み
    合わされている請求項２５に記載の電気的相互接続媒
    体。
  27. 【請求項２７】 上記第一および第二のオフセットメッ
    シュ平面の上記導電性領域の上記選択された第一および
    第三の導電性領域は少なくとも二つの層中で交互に組み
    合わされている請求項２５に記載の電気的相互接続媒
    体。
  28. 【請求項２８】 請求項２４から２７のいづれか１項に
    記載された電気的相互接続媒体を含む装置。
  29. 【請求項２９】 上記装置はマルチチップモジュ−ルで
    ある請求項２８に記載の装置。
  30. 【請求項３０】 上記装置は集積回路である請求項２８
    に記載の装置。
  31. 【請求項３１】 上記基板には、上記信号路の上記部分
    を互いに電気的に接続するための、上記第一のオフセッ
    トメッシュ平面の上記部分を互いに電気的に接続するた
    めのおよび上記第二のオフセットメッシュ平面の上記部
    分を電気的に接続するためのバイヤが設けられている請
    求項７に記載の電気的相互接続媒体。
  32. 【請求項３２】 上記第一および第二のオフセットメッ
    シュ平面の上記第一および第二の導電性領域は上記基板
    の上記第一および第二の両面上で交互に組み合わされて
    いる請求項７あるいは３１に記載の電気的相互接続媒
    体。
  33. 【請求項３３】 上記基板には、上記信号路の上記部分
    を互いに電気的に接続するための、上記第一のオフセッ
    トメッシュ平面の上記部分を互いに電気的に接続するた
    めのおよび上記第二のオフセットメッシュ平面の上記部
    分を電気的に接続するためのバイヤが設けられている請
    求項１４に記載の装置。
  34. 【請求項３４】 上記第一および第二のオフセットメッ
    シュ平面の上記第一および第二の導電性領域は上記基板
    の上記第一および第二の両面上で交互に組み合わされて
    いる請求項１４あるいは３３に記載の装置。
  35. 【請求項３５】 上記基板には、上記信号路の上記部分
    を互いに電気的に接続するための、上記第一のオフセッ
    トメッシュ平面の上記部分を互いに電気的に接続するた
    めのおよび上記第二のオフセットメッシュ平面の上記部
    分を電気的に接続するためのバイヤが設けられている請
    求項２３に記載の方法。
  36. 【請求項３６】 上記第一および第二のオフセットメッ
    シュ平面の上記第一および第二の導電性領域は上記基板
    の上記第一および第二の両面上で交互に組み合わされて
    いる請求項２３あるいは３５に記載の方法。
  37. 【請求項３７】 上記導電性領域の上記選択された第一
    の領域および上記選択された第二の領域のそれぞれの電
    気的接続は上記基板に形成されたバイヤによって行われ
    る請求項２４に記載の電気的相互接続媒体。
  38. 【請求項３８】 上記導電性領域の上記選択された第一
    の領域、上記選択された第二の領域および上記選択され
    た第三の領域のそれぞれの電気的接続は上記基板に形成
    されたバイヤによって行われる請求項２５に記載の電気
    的相互接続媒体。
  39. 【請求項３９】 少なくとも一つの電気的オフセットメ
    ッシュ平面を形成するための複数の導電性領域を画成す
    るステップ；および少なくとも一つの信号導体を画成す
    るため上記導電性領域の少なくとも一つの中の少なくと
    も一区分を除去するステップを有する計算機援用設計を
    使った電気的相互接続媒体の形成方法。
  40. 【請求項４０】 上記オフセットメッシュ平面の導電性
    領域は、第一の層中の並列で離間した導電性領域のグル
    ープおよび第二の層中の並列で離間した導電性領域のグ
    ループを有している請求項３９に記載の方法。
  41. 【請求項４１】 上記導電性領域は複数の電気的オフセ
    ットメッシュ平面を形成するためのものである請求項３
    ９に記載の方法。
  42. 【請求項４２】 上記オフセットメッシュ平面は交互に
    組み合わされている請求項４１に記載の方法。
  43. 【請求項４３】 各オフセットメッシュ平面の導電性領
    域は上記複数のオフセットメッシュ平面の第一の層中の
    並列で離間した導電性領域のグループおよび上記複数の
    オフセットメッシュ平面の第二の層中の並列で離間した
    導電性領域のグループを有している請求項４２に記載の
    方法。
  44. 【請求項４４】 さらに各オフセットメッシュ平面に複
    数のバイヤを画成するステップを有し、そして上記バイ
    ヤは上記第一の層中の対応するオフセットメッシュ平面
    の選択された導電性領域を上記第二の層中の対応するオ
    フセットメッシュ平面の選択された導電性領域に接続す
    る請求項４０から４３のいづれか１項に記載の方法。
  45. 【請求項４５】 複数の第二の導電性領域と並列で交互
    に組み合わされるように配置された複数の第一の導電性
    領域を有する第一の平面層を画成するステップ； 複数の第四の導電性領域と並列で交互に組み合わされる
    ように配置された複数の第三の導電性領域を有している
    第二の平面層を画成するステップ、そして上記第二層中
    の導電性領域は上記第一の層中の上記導電性領域と交差
    するように伸びている； 上記第一および第三の導電性領域は第一の電気的オフセ
    ットメッシュ平面を形成するために使われ、上記第二お
    よび第四の導電性領域は第二の電気的オフセットメッシ
    ュ平面を形成するために使われており；そして少なくと
    も一つの信号導体を画成するため少なくとも一つの選択
    された導電性領域の一区分を除去するステップを有する
    計算機援用設計を使った電気的相互接続媒体の形成方
    法。
  46. 【請求項４６】 さらに上記第一および第三の導電性領
    域の重なり合う交点を接続するための複数のバイヤを画
    成するステップ；および上記第二および第四の導電性領
    域の重なり合う交点を接続するための複数のバイヤを画
    成するステップを有する請求項４５に記載の方法。
  47. 【請求項４７】 少なくとも一つの信号導体は上記第一
    の層中に画成されておりかつ少なくとも一つの信号導体
    は上記第二の層中に画成されており、さらに上記第一層
    中の上記信号導体と上記第二層中の上記信号導体の重な
    り合う交点を接続する少なくとも一つのバイヤを画成す
    るステップを有する請求項４５に記載の方法。
  48. 【請求項４８】 上記第一の平面層は上記第一および第
    二の導電性領域と並列でかつ交互に組み合わされるよう
    に配置された複数の第五の導電性領域を有し；上記第二
    の平面層は上記第三および第四の導電性領域と並列でか
    つ交互に組み合わされるように配置された複数の第六の
    導電性領域を有し；さらに上記第五および第六の導電性
    領域は第三の電気的オフセットメッシュ平面を形成する
    ために使われる請求項４５に記載の方法。
  49. 【請求項４９】 さらに上記第五および第六の導電性領
    域の重なり合う交点を接続するための複数のバイヤを画
    成するステップを有する請求項４８に記載の方法。
JP06054935A 1993-03-01 1994-03-01 マルチチップモジュール Expired - Fee Related JP3138383B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/024,616 1993-03-01
US08/024,616 US5410107A (en) 1993-03-01 1993-03-01 Multichip module

Publications (2)

Publication Number Publication Date
JPH0794666A JPH0794666A (ja) 1995-04-07
JP3138383B2 true JP3138383B2 (ja) 2001-02-26

Family

ID=21821522

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06054935A Expired - Fee Related JP3138383B2 (ja) 1993-03-01 1994-03-01 マルチチップモジュール

Country Status (4)

Country Link
US (5) US5410107A (ja)
EP (2) EP1052696A3 (ja)
JP (1) JP3138383B2 (ja)
DE (1) DE69430829T2 (ja)

Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410107A (en) * 1993-03-01 1995-04-25 The Board Of Trustees Of The University Of Arkansas Multichip module
JPH088393A (ja) * 1994-06-23 1996-01-12 Fujitsu Ltd 半導体装置
US5812380A (en) * 1995-06-07 1998-09-22 International Business Machines Corporation Mesh planes for multilayer module
US6023408A (en) 1996-04-09 2000-02-08 The Board Of Trustees Of The University Of Arkansas Floating plate capacitor with extremely wide band low impedance
US5789807A (en) * 1996-10-15 1998-08-04 International Business Machines Corporation On-chip power distribution for improved decoupling
US6462976B1 (en) 1997-02-21 2002-10-08 University Of Arkansas Conversion of electrical energy from one form to another, and its management through multichip module structures
US7144486B1 (en) 1997-04-30 2006-12-05 Board Of Trustees Of The University Of Arkansas Multilayer microcavity devices and methods
US7169272B2 (en) * 1997-04-30 2007-01-30 Board Of Trustees Of The University Of Arkansas Microfabricated recessed disk microelectrodes: characterization in static and convective solutions
US6015955A (en) * 1997-06-20 2000-01-18 International Business Machines Corporation Reworkability solution for wirebound chips using high performance capacitor
US6707680B2 (en) 1998-10-22 2004-03-16 Board Of Trustees Of The University Of Arkansas Surface applied passives
US6207522B1 (en) * 1998-11-23 2001-03-27 Microcoating Technologies Formation of thin film capacitors
IL132834A (en) * 1998-11-23 2006-06-11 Micro Coating Technologies Production of capacitors with a thin layer
US6483714B1 (en) 1999-02-24 2002-11-19 Kyocera Corporation Multilayered wiring board
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6303871B1 (en) * 1999-06-11 2001-10-16 Intel Corporation Degassing hole design for olga trace impedance
JP3562568B2 (ja) * 1999-07-16 2004-09-08 日本電気株式会社 多層配線基板
US6225687B1 (en) * 1999-09-02 2001-05-01 Intel Corporation Chip package with degassing holes
KR100308872B1 (ko) * 2000-02-23 2001-11-03 이상헌 다층 멀티칩 모듈
JP2001284783A (ja) * 2000-03-30 2001-10-12 Shinko Electric Ind Co Ltd 表面実装用基板及び表面実装構造
US6448639B1 (en) * 2000-09-18 2002-09-10 Advanced Semiconductor Engineering, Inc. Substrate having specific pad distribution
US7456028B2 (en) 2000-10-16 2008-11-25 Board Of Trustees Of The University Of Arkansas, N.A. Electrochemical method for detecting water born pathogens
US6887714B2 (en) 2000-10-16 2005-05-03 Board Of Trustees Of The University Of Arkansas, N.A. Microvolume immunoabsorbant assays with amplified electrochemical detection
US7348183B2 (en) * 2000-10-16 2008-03-25 Board Of Trustees Of The University Of Arkansas Self-contained microelectrochemical bioassay platforms and methods
TW483293B (en) * 2000-11-10 2002-04-11 Via Tech Inc Circuit daughter board and circuit board structure for stabilizing power source and strengthening grounding
US6545346B2 (en) * 2001-03-23 2003-04-08 Intel Corporation Integrated circuit package with a capacitor
EP1251530A3 (en) * 2001-04-16 2004-12-29 Shipley Company LLC Dielectric laminate for a capacitor
US6459049B1 (en) * 2001-06-20 2002-10-01 Lsi Logic Corporation High density signal routing
US6686819B2 (en) * 2002-02-01 2004-02-03 Intel Corporation Dual referenced microstrip
US6630628B2 (en) * 2002-02-07 2003-10-07 Agilent Technologies, Inc. High-performance laminate for integrated circuit interconnection
US6734472B2 (en) * 2002-04-25 2004-05-11 Synplicity, Inc. Power and ground shield mesh to remove both capacitive and inductive signal coupling effects of routing in integrated circuit device
US7073154B1 (en) * 2002-05-21 2006-07-04 Altera Corporation Apparatus and methods for interconnect zones and associated cells in integrated circuits
US6800939B2 (en) 2002-05-29 2004-10-05 The Board Of Trustees For The University Of Arkansas Apparatus and method for providing low-loss transmission lines in interconnected mesh plane systems
US7943436B2 (en) 2002-07-29 2011-05-17 Synopsys, Inc. Integrated circuit devices and methods and apparatuses for designing integrated circuit devices
US7739624B2 (en) * 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
US7176383B2 (en) * 2003-12-22 2007-02-13 Endicott Interconnect Technologies, Inc. Printed circuit board with low cross-talk noise
US20040226735A1 (en) * 2003-05-12 2004-11-18 Ping Wu Method and apparatus for integrated noise decoupling
US20040238213A1 (en) * 2003-05-28 2004-12-02 Pitio Walter Michael Uniform impedance printed circuit board
US7138716B2 (en) * 2003-06-27 2006-11-21 Intel Corporation Addition of metal layers with signal reallocation to a microprocessor for increased frequency and lower power
US7096451B2 (en) * 2003-09-09 2006-08-22 International Business Machines Corporation Mesh plane generation and file storage
TW594965B (en) * 2003-09-10 2004-06-21 Goyatek Technology Inc Power supply layout structure of integrated circuit
US7202546B2 (en) * 2003-10-03 2007-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated circuit with copper interconnect and top level bonding/interconnect layer
US20050085007A1 (en) * 2003-10-20 2005-04-21 Chuong Vu Joining material stencil and method of use
US20050205292A1 (en) * 2004-03-18 2005-09-22 Etenna Corporation. Circuit and method for broadband switching noise suppression in multilayer printed circuit boards using localized lattice structures
US7741696B2 (en) * 2004-05-13 2010-06-22 St-Ericsson Sa Semiconductor integrated circuit including metal mesh structure
KR100655427B1 (ko) * 2004-07-14 2006-12-08 삼성전자주식회사 용이하게 변경할 수 있는 배선 구조체, 상기 배선구조체의 설계 및 변경 방법
US7262951B2 (en) * 2004-09-27 2007-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. De-coupling capacitors produced by utilizing dummy conductive structures integrated circuits
DE102005012642A1 (de) * 2005-03-18 2006-10-05 Dirks, Christian, Prof. Energiespeicher zur Stützung der Versorgungsspannung einer integrierten Schaltung
WO2006128377A1 (fr) * 2005-05-31 2006-12-07 Rongchang Li Carte experimentale de circuit electronique
US7343581B2 (en) * 2005-06-27 2008-03-11 Tela Innovations, Inc. Methods for creating primitive constructed standard cells
US20070033562A1 (en) * 2005-08-05 2007-02-08 International Business Machines Corporation Integrated circuit power distribution layout with sliding grids
US7335536B2 (en) * 2005-09-01 2008-02-26 Texas Instruments Incorporated Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
US20070107932A1 (en) * 2005-11-09 2007-05-17 Jauniskis Linas A Moisture resistant chip package
US7327030B2 (en) * 2005-12-16 2008-02-05 Atmel Corporation Apparatus and method incorporating discrete passive components in an electronic package
US7590968B1 (en) 2006-03-01 2009-09-15 Tela Innovations, Inc. Methods for risk-informed chip layout generation
US7932545B2 (en) 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7943967B2 (en) 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7577049B1 (en) 2006-08-08 2009-08-18 Tela Innovations, Inc. Speculative sense enable tuning apparatus and associated methods
US7465882B2 (en) * 2006-12-13 2008-12-16 International Business Machines Corporation Ceramic substrate grid structure for the creation of virtual coax arrangement
US7979829B2 (en) * 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
JP5410664B2 (ja) * 2007-09-04 2014-02-05 寛治 大塚 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造
JP2009064909A (ja) * 2007-09-05 2009-03-26 Alps Electric Co Ltd 多層セラミック配線板およびその製造方法
US7834466B2 (en) * 2007-12-17 2010-11-16 Freescale Semiconductor, Inc. Semiconductor die with die pad pattern
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
CN201230402Y (zh) * 2008-07-03 2009-04-29 鸿富锦精密工业（深圳）有限公司 印刷电路板
SG10201608214SA (en) 2008-07-16 2016-11-29 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
KR101609597B1 (ko) * 2009-02-16 2016-04-07 삼성디스플레이 주식회사 회로기판 및 이를 갖는 표시패널 어셈블리
US8011950B2 (en) * 2009-02-18 2011-09-06 Cinch Connectors, Inc. Electrical connector
CN101902874A (zh) * 2009-05-27 2010-12-01 鸿富锦精密工业（深圳）有限公司 多层印刷电路板
US8247906B2 (en) * 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
US8288657B2 (en) * 2009-10-12 2012-10-16 International Business Machines Corporation Noise coupling reduction and impedance discontinuity control in high-speed ceramic modules
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8339803B2 (en) * 2009-12-04 2012-12-25 International Business Machine Corporation High-speed ceramic modules with hybrid referencing scheme for improved performance and reduced cost
US8368226B2 (en) 2009-12-23 2013-02-05 Oracle International Corporation Die power structure
US8269333B2 (en) * 2009-12-23 2012-09-18 Oracle America, Inc. Combined power mesh transition and signal overpass/underpass
JP5634823B2 (ja) * 2010-10-20 2014-12-03 矢崎総業株式会社 メタルコア基板、それを備えた電気接続箱
JP5634822B2 (ja) * 2010-10-20 2014-12-03 矢崎総業株式会社 電気接続箱
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8927879B2 (en) 2010-11-22 2015-01-06 International Business Machines Corporation Crosstalk reduction between signal layers in a multilayered package by variable-width mesh plane structures
US8791371B2 (en) 2011-11-28 2014-07-29 International Business Machines Corporation Mesh planes with alternating spaces for multi-layered ceramic packages
JP2013229470A (ja) * 2012-04-26 2013-11-07 Ps4 Luxco S A R L 半導体装置及びそのレイアウト方法
KR20150064445A (ko) * 2013-12-03 2015-06-11 삼성전기주식회사 반도체 패키지용 코어리스 기판 및 그 제조 방법, 이를 이용한 반도체 패키지 제조 방법
USD821337S1 (en) * 2015-01-20 2018-06-26 Modus Test Automation, Llc. Contact field for a printed circuit board
USD821338S1 (en) * 2015-01-20 2018-06-26 Modus Test Automation, Llc. Contact fields for a printed circuit board
CN107424974A (zh) * 2016-05-24 2017-12-01 胡迪群 具有埋入式噪声屏蔽墙的封装基板
WO2018112279A1 (en) * 2016-12-15 2018-06-21 San Diego State University Research Foundation Non-overlapping power/ground planes for localized power distribution network design
US11071197B2 (en) 2018-09-21 2021-07-20 International Business Machines Corporation Multilayer ceramic electronic package with modulated mesh topology and alternating rods
US10825715B2 (en) 2018-11-08 2020-11-03 Silicon Space Technologies Corporation Structures for improving radiation hardness and eliminating latch-up in integrated circuits
KR102601866B1 (ko) * 2019-01-16 2023-11-15 에스케이하이닉스 주식회사 반도체 장치
US20230317581A1 (en) * 2022-03-31 2023-10-05 Texas Instruments Incorporated Flip chip package for semiconductor devices

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2870400A (en) 1955-02-11 1959-01-20 Cleveland Patents Inc Tube tester
US3033914A (en) 1960-04-20 1962-05-08 Gen Electric Printed circuit boards
JPS5144871B2 (ja) * 1971-09-25 1976-12-01
DE2611871A1 (de) 1975-03-26 1976-10-07 Honeywell Inf Systems Elektrische schaltungsbaugruppe in mehrschichtbauweise und verfahren zu deren herstellung
US4330684A (en) 1977-12-27 1982-05-18 Hayward C Michael Matrix board
US4522449A (en) 1979-08-07 1985-06-11 Hayward C Michael Matrix board
DE2940593A1 (de) 1979-10-06 1981-04-16 Ibm Deutschland Gmbh, 7000 Stuttgart Mehrlagen-modul mit konstantem wellenwiderstand
US4363930A (en) 1980-02-04 1982-12-14 Amp Incorporated Circuit path conductors in plural planes
JPS6022396A (ja) * 1983-07-19 1985-02-04 日本電気株式会社 回路基板
US4675717A (en) * 1984-10-09 1987-06-23 American Telephone And Telegraph Company, At&T Bell Laboratories Water-scale-integrated assembly
JPS61170470A (ja) * 1985-01-18 1986-08-01 陳　森義 揮散速度調整可能な芳香剤等充填袋
US4703288A (en) 1985-04-03 1987-10-27 American Telephone And Telegraph Company, At&T Bell Laboratories Interconnection lines for wafer-scale-integrated assemblies
JPS6276544A (ja) 1985-09-28 1987-04-08 Fujitsu Ltd 集積回路
US4866507A (en) * 1986-05-19 1989-09-12 International Business Machines Corporation Module for packaging semiconductor integrated circuit chips on a base substrate
JPH0716116B2 (ja) 1986-10-24 1995-02-22 株式会社東芝 電子装置
US4811082A (en) * 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
US4855537A (en) * 1987-09-25 1989-08-08 Kabushiki Kaisha Toshiba Wiring substrate having mesh-shaped earth line
US4782193A (en) * 1987-09-25 1988-11-01 Ibm Corp. Polygonal wiring for improved package performance
US5165166A (en) * 1987-09-29 1992-11-24 Microelectronics And Computer Technology Corporation Method of making a customizable circuitry
US4956749A (en) * 1987-11-20 1990-09-11 Hewlett-Packard Company Interconnect structure for integrated circuits
US4859806A (en) * 1988-05-17 1989-08-22 Microelectronics And Computer Technology Corporation Discretionary interconnect
US4927983A (en) * 1988-12-16 1990-05-22 International Business Machines Corporation Circuit board
US4899439A (en) * 1989-06-15 1990-02-13 Microelectronics And Computer Technology Corporation Method of fabricating a high density electrical interconnect
US5288949A (en) * 1992-02-03 1994-02-22 Ncr Corporation Connection system for integrated circuits which reduces cross-talk
JPH0770837B2 (ja) 1992-05-20 1995-07-31 インターナショナル・ビジネス・マシーンズ・コーポレイション 多層配線を有する電子パッケージ基板及び方法
US5272600A (en) * 1992-09-02 1993-12-21 Microelectronics And Computer Technology Corporation Electrical interconnect device with interwoven power and ground lines and capacitive vias
US5315485A (en) 1992-09-29 1994-05-24 Mcnc Variable size capture pads for multilayer ceramic substrates and connectors therefor
US5285018A (en) * 1992-10-02 1994-02-08 International Business Machines Corporation Power and signal distribution in electronic packaging
EP0682852B1 (en) * 1993-02-02 1998-10-28 AST RESEARCH, Inc. A circuit board arrangement including shielding grids, and constructing thereof
US5410107A (en) * 1993-03-01 1995-04-25 The Board Of Trustees Of The University Of Arkansas Multichip module
US5585602A (en) 1995-01-09 1996-12-17 Massachusetts Institute Of Technology Structure for providing conductive paths
JP3113153B2 (ja) 1994-07-26 2000-11-27 株式会社東芝 多層配線構造の半導体装置
US5764489A (en) 1996-07-18 1998-06-09 Compaq Computer Corporation Apparatus for controlling the impedance of high speed signals on a printed circuit board

Also Published As

Publication number Publication date
EP0614220B1 (en) 2002-06-19
EP1052696A3 (en) 2001-05-02
EP1052696A2 (en) 2000-11-15
US20010013422A1 (en) 2001-08-16
US6388200B2 (en) 2002-05-14
US5410107A (en) 1995-04-25
US6255600B1 (en) 2001-07-03
EP0614220A2 (en) 1994-09-07
DE69430829T2 (de) 2002-10-10
JPH0794666A (ja) 1995-04-07
DE69430829D1 (de) 2002-07-25
US6297460B1 (en) 2001-10-02
EP0614220A3 (en) 1995-03-01
US20010047588A1 (en) 2001-12-06

Similar Documents

Publication Publication Date Title
JP3138383B2 (ja) マルチチップモジュール
CA1224278A (en) Integrated circuit chip assembly
US5817986A (en) Three dimensional package and architecture for high performance computer
US5272600A (en) Electrical interconnect device with interwoven power and ground lines and capacitive vias
CN1314117C (zh) 集成电路封装结构及集成电路封装方法
US7535109B2 (en) Die assembly having electrical interconnect
US9059181B2 (en) Wafer leveled chip packaging structure and method thereof
US6242279B1 (en) High density wire bond BGA
US11063017B2 (en) Embedded organic interposer for high bandwidth
JPH0715969B2 (ja) マルチチツプ集積回路パツケージ及びそのシステム
JP2003110084A (ja) 半導体装置
US20150364457A1 (en) Wafer Leveled Chip Packaging Structure and Method Thereof
US20230420494A1 (en) Deep trench capacitors embedded in package substrate
US6400575B1 (en) Integrated circuits packaging system and method
JPH05335475A (ja) 回路チップ実装装置
JPH07123150B2 (ja) ハイブリッド半導体モジュール
Schaper Multichip module and method of forming same
JP3272831B2 (ja) 多層配線基板、及びこれを用いた半導体装置
CN116053230A (zh) 一种硅基基板及其制造方法、芯片
JP2003347495A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees