JPH05335475A - 回路チップ実装装置 - Google Patents
回路チップ実装装置Info
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- JPH05335475A JPH05335475A JP4140719A JP14071992A JPH05335475A JP H05335475 A JPH05335475 A JP H05335475A JP 4140719 A JP4140719 A JP 4140719A JP 14071992 A JP14071992 A JP 14071992A JP H05335475 A JPH05335475 A JP H05335475A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/484—Connecting portions
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/858—Bonding techniques
- H01L2224/85801—Soldering or alloying
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 本発明は、複数の高速な回路チップが基板上
に実装される回路チップ実装装置に関し、高速な回路チ
ップを信号経路における多種のインピーダンスが設定さ
れた基板に高密度に実装することを目的とする。 【構成】 複数の回路チップ２４を、基板２２上に形成
された配線層２３上に載置させる。そして、それぞれの
回路チップ２４を配線層２３との電気的接続を、回路チ
ップ間に設けられる導体２６が内設されたスペーサ２５
により行う。
に実装される回路チップ実装装置に関し、高速な回路チ
ップを信号経路における多種のインピーダンスが設定さ
れた基板に高密度に実装することを目的とする。 【構成】 複数の回路チップ２４を、基板２２上に形成
された配線層２３上に載置させる。そして、それぞれの
回路チップ２４を配線層２３との電気的接続を、回路チ
ップ間に設けられる導体２６が内設されたスペーサ２５
により行う。
Description
【０００１】
【産業上の利用分野】本発明は、複数の高速な回路チッ
プが基板上に実装される回路チップ実装装置に関する。
プが基板上に実装される回路チップ実装装置に関する。
【０００２】近年、例えば超伝導素子の一つであるジョ
セフソン素子を用いた回路チップが試作され、その高速
性能が実証されてきている。ジョセフソンチップは消費
電力が小さいため、高密度に実装することが可能である
が、その反面、他の半導体チップとは異なる実装上の問
題がある。すなわち、極低温環境での動作であるため、
構成部品の熱収縮率の違いが大きく影響すること、また
チップ内が低インピーダンスであるため、チップ間の配
線も低インピーダンスが望ましいこと、さらに特性が温
度変化に敏感であるため、冷却材（液体ヘリウム）と直
に接していることが望ましいこと等である。またこのた
め、これらの問題は、将来的に半導体チップをより高速
化する傾向に鑑み、これらの問題を解決して複数の素子
を実装することが要求される。
セフソン素子を用いた回路チップが試作され、その高速
性能が実証されてきている。ジョセフソンチップは消費
電力が小さいため、高密度に実装することが可能である
が、その反面、他の半導体チップとは異なる実装上の問
題がある。すなわち、極低温環境での動作であるため、
構成部品の熱収縮率の違いが大きく影響すること、また
チップ内が低インピーダンスであるため、チップ間の配
線も低インピーダンスが望ましいこと、さらに特性が温
度変化に敏感であるため、冷却材（液体ヘリウム）と直
に接していることが望ましいこと等である。またこのた
め、これらの問題は、将来的に半導体チップをより高速
化する傾向に鑑み、これらの問題を解決して複数の素子
を実装することが要求される。
【０００３】
【従来の技術】図５に、従来のマルチチップの回路チッ
プ実装装置の一例の部分構成図を示す。図５において
は、回路チップを、例えばジョセフソンチップを複数実
装する場合について示す。
プ実装装置の一例の部分構成図を示す。図５において
は、回路チップを、例えばジョセフソンチップを複数実
装する場合について示す。
【０００４】図５において、回路チップ実装装置１１
は、ジョセフソンチップ１２の厚み及び大きさと同等
の、深さ及び広さのキャビティ１３がジョセフソンチッ
プ１２と同じ個数で形成されたセラミック多層配線の基
板１４が用いられる。そして基板１４のキャビティ１３
間には、所定パターンが配線されたポリイミドの薄膜多
層配線層１５が形成される。
は、ジョセフソンチップ１２の厚み及び大きさと同等
の、深さ及び広さのキャビティ１３がジョセフソンチッ
プ１２と同じ個数で形成されたセラミック多層配線の基
板１４が用いられる。そして基板１４のキャビティ１３
間には、所定パターンが配線されたポリイミドの薄膜多
層配線層１５が形成される。
【０００５】この基板１４のキャビティ１３内にはそれ
ぞれジョセフソンチップ１２が上向きに載置され、該ジ
ョセフソンチップ１２の端子と薄膜多層配線１５とがワ
イヤ１６によりワイヤボンディングで接続されるもので
ある。
ぞれジョセフソンチップ１２が上向きに載置され、該ジ
ョセフソンチップ１２の端子と薄膜多層配線１５とがワ
イヤ１６によりワイヤボンディングで接続されるもので
ある。
【０００６】一般にジョセフソンチップ１２は極低温動
作で高速処理を行うもので、これを複数設置したマルチ
チップでより高速化を図るものである。
作で高速処理を行うもので、これを複数設置したマルチ
チップでより高速化を図るものである。
【０００７】一方、図示しないが他の実装方法として、
ジョセフソンチップ表面の回路面と、基板表面を対向さ
せ、バンプにより直接接続を行うフリップチップ法が用
いられる。この方法は、ジョセフソンチップ上の端子と
基板上の端子との間を短い距離で接続することができ、
高速性能に優れている。
ジョセフソンチップ表面の回路面と、基板表面を対向さ
せ、バンプにより直接接続を行うフリップチップ法が用
いられる。この方法は、ジョセフソンチップ上の端子と
基板上の端子との間を短い距離で接続することができ、
高速性能に優れている。
【０００８】
【発明が解決しようとする課題】しかし、図５に示すよ
うな実装では、チップ１２間が狭くなるに従い、基板１
４の配線領域（薄膜多層配線層１５）が減少し、多層で
配線を行うことができなくなり、殆ど総ての配線を基板
内部で行う必要がある。
うな実装では、チップ１２間が狭くなるに従い、基板１
４の配線領域（薄膜多層配線層１５）が減少し、多層で
配線を行うことができなくなり、殆ど総ての配線を基板
内部で行う必要がある。
【０００９】そのため、基板１４の内部で用いることが
可能な配線は、セラミックと同時焼成した厚膜パターン
によるものとなる。従って、セラミックの高い誘電率
（６〜９程度）及び、積層される厚さ0.1 mmのセラミッ
クグリーンシートの厚さの下限（0.1 mm）から、信号線
路が低速の高インピーダンスになるという問題がある。
可能な配線は、セラミックと同時焼成した厚膜パターン
によるものとなる。従って、セラミックの高い誘電率
（６〜９程度）及び、積層される厚さ0.1 mmのセラミッ
クグリーンシートの厚さの下限（0.1 mm）から、信号線
路が低速の高インピーダンスになるという問題がある。
【００１０】また、フリップチップ法は、ジョセフソン
チップと基板の熱収縮率の違いにより熱サイクルによる
ストレスが加わると共に、チップ表面（回路面側）と基
板との間に冷却材が循環され難く、極低温動作のジョセ
フソンチップの実装に適用することが困難であるという
問題がある。
チップと基板の熱収縮率の違いにより熱サイクルによる
ストレスが加わると共に、チップ表面（回路面側）と基
板との間に冷却材が循環され難く、極低温動作のジョセ
フソンチップの実装に適用することが困難であるという
問題がある。
【００１１】そこで、本発明は上記課題に鑑みなされた
もので、高速な回路チップを信号経路における多種のイ
ンピーダンスが設定された基板に高密度に実装させる半
導体装置を提供することを目的とする。
もので、高速な回路チップを信号経路における多種のイ
ンピーダンスが設定された基板に高密度に実装させる半
導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題は、剛性を有す
る基板と、所定のパターンが形成された薄膜が所定数積
層されて、該基板上に形成される配線層と、該配線層上
に、回路表面を上向きにして載置される所定数のチップ
と、該チップ間に設けられ、一端が該チップに接続さ
れ、他端が前記配線層に接続される導体が所定数内設さ
れる該チップと同一厚さの接続部と、を含んで構成する
ことにより解決される。
る基板と、所定のパターンが形成された薄膜が所定数積
層されて、該基板上に形成される配線層と、該配線層上
に、回路表面を上向きにして載置される所定数のチップ
と、該チップ間に設けられ、一端が該チップに接続さ
れ、他端が前記配線層に接続される導体が所定数内設さ
れる該チップと同一厚さの接続部と、を含んで構成する
ことにより解決される。
【００１３】
【作用】上述のように、複数のチップを、基板上に形成
された配線層上に載置される。そして、それぞれのチッ
プと配線層との電気的接続を、チップ間に設けられる接
続部により行う。
された配線層上に載置される。そして、それぞれのチッ
プと配線層との電気的接続を、チップ間に設けられる接
続部により行う。
【００１４】従って、信号経路となる配線層が薄膜を積
層させることから、誘電率が小さく、多種のインピーダ
ンスを有する高速伝送路を形成することが可能となる。
層させることから、誘電率が小さく、多種のインピーダ
ンスを有する高速伝送路を形成することが可能となる。
【００１５】また、接続部により、信号経路が短縮さ
れ、チップ同士を接近させて高密度化を図ることが可能
になると共に、熱ストレスによる熱収縮率の違いを吸収
させることが可能になる。さらに、フリップチップ法を
用いずに高密度化が図れることから、冷却する場合であ
っても熱交換特性を向上させることが可能となる。
れ、チップ同士を接近させて高密度化を図ることが可能
になると共に、熱ストレスによる熱収縮率の違いを吸収
させることが可能になる。さらに、フリップチップ法を
用いずに高密度化が図れることから、冷却する場合であ
っても熱交換特性を向上させることが可能となる。
【００１６】
【実施例】図１に、本発明の第１の実施例の構成図を示
す。図１において、回路チップ実装装置２１A は、ま
ず、剛性を有する基板２２上に、所定パターンが形成さ
れた薄膜を積層した配線層２３が形成される。
す。図１において、回路チップ実装装置２１A は、ま
ず、剛性を有する基板２２上に、所定パターンが形成さ
れた薄膜を積層した配線層２３が形成される。
【００１７】基板２２は、単一であってもよく、厚膜パ
ターン配線が形成される基板層を同時焼成したセラミッ
ク基板であってもよい。また、配線層２３は、例えばポ
リイミド薄膜を積層（例えば数μm ）した薄膜多層配線
で構成される。
ターン配線が形成される基板層を同時焼成したセラミッ
ク基板であってもよい。また、配線層２３は、例えばポ
リイミド薄膜を積層（例えば数μm ）した薄膜多層配線
で構成される。
【００１８】配線層２３上には、複数の回路チップ（例
えば、ジョセフソンチップ）２４が、チップ同士の間隔
を最小０．５mm程度まで接近させて載置される。この場
合、回路チップ２４の回路面（電極パッド２４ａが形成
される面）が上向きとなる。また、回路チップ２４間に
は、それぞれ接続部であるスペーサ２５が設けられる。
スペーサ２５は、回路チップ２４と同一厚さであり、厚
さ方向に所定数の導体２６が内設される。
えば、ジョセフソンチップ）２４が、チップ同士の間隔
を最小０．５mm程度まで接近させて載置される。この場
合、回路チップ２４の回路面（電極パッド２４ａが形成
される面）が上向きとなる。また、回路チップ２４間に
は、それぞれ接続部であるスペーサ２５が設けられる。
スペーサ２５は、回路チップ２４と同一厚さであり、厚
さ方向に所定数の導体２６が内設される。
【００１９】導体２６の一端（端面）は、回路チップ２
４の電極パッド２４ａとワイヤ２７で接続され、他端
は、配線層２３の対応する電極（図２参照）に接続され
る。すなわち、回路チップ２４は、スペーサ２５の導体
２６により配線層２３に電気的に接続されるものであ
る。
４の電極パッド２４ａとワイヤ２７で接続され、他端
は、配線層２３の対応する電極（図２参照）に接続され
る。すなわち、回路チップ２４は、スペーサ２５の導体
２６により配線層２３に電気的に接続されるものであ
る。
【００２０】スペーサ２５は、例えば導体ペーストを埋
設したセラミックで同時焼成することによって形成さ
れ、又はポリイミドで構成し、導体２６となる金属柱を
埋設することによっても形成される。
設したセラミックで同時焼成することによって形成さ
れ、又はポリイミドで構成し、導体２６となる金属柱を
埋設することによっても形成される。
【００２１】ここで、図２に、図１のスペーサの電気的
接続を説明するための図を示す。
接続を説明するための図を示す。
【００２２】図２（Ａ）は、スペーサ２５の導体２６の
配線層２３への接続を示したもので、配線層２３の対応
する電極パッド２３ａにはインジウム等の軟金属のバン
プ２８が形成され、導体２６の端面と圧着により接続さ
れる。この場合、配線層２３へのインジウムバンプ２８
の形成は、厚膜レジストのリフトオフ法により形成可能
である。すなわち、リフトオフ法は、配線層２３上に厚
膜レジストを塗布し、電極パッド２３ａ上に孔を形成し
てインジウムを蒸着することにより、バンプ２８を形成
するものである。なお、バンプ２８をはんだにより形成
する場合、スペーサ２５の導体２６への接続は、リフロ
ー加工によって行う。この場合のリフロー温度は、配線
層２３に用いたポリイミド等のキュア温度（〜400 ℃）
以下にする必要がある。
配線層２３への接続を示したもので、配線層２３の対応
する電極パッド２３ａにはインジウム等の軟金属のバン
プ２８が形成され、導体２６の端面と圧着により接続さ
れる。この場合、配線層２３へのインジウムバンプ２８
の形成は、厚膜レジストのリフトオフ法により形成可能
である。すなわち、リフトオフ法は、配線層２３上に厚
膜レジストを塗布し、電極パッド２３ａ上に孔を形成し
てインジウムを蒸着することにより、バンプ２８を形成
するものである。なお、バンプ２８をはんだにより形成
する場合、スペーサ２５の導体２６への接続は、リフロ
ー加工によって行う。この場合のリフロー温度は、配線
層２３に用いたポリイミド等のキュア温度（〜400 ℃）
以下にする必要がある。
【００２３】また、図２（Ｂ）は、スペーサ２５の導体
２６の端面に金めっきを施したランド部２９を形成した
もので、これによりワイヤ２７によるボンディングが確
実に行うことができるものである。
２６の端面に金めっきを施したランド部２９を形成した
もので、これによりワイヤ２７によるボンディングが確
実に行うことができるものである。
【００２４】一方、図１では、回路チップ２４とスペー
サ２５の導体２６を、ワイヤ２７により接続した場合を
示しているが、図２（Ｃ），（Ｄ）では、他の方法で電
気的接続を行う場合を示している。
サ２５の導体２６を、ワイヤ２７により接続した場合を
示しているが、図２（Ｃ），（Ｄ）では、他の方法で電
気的接続を行う場合を示している。
【００２５】図２（Ｃ）は、回路チップ２４の電極パッ
ド２４ａ上と、スペーサ２５の導体２６の一端面とに、
バンプ３０ａ，３０ｂを形成し、薄膜リード（ＴＡＢ；
オートメーテッドボンディング）３１を接続して電気的
接続を行う。なお、バンプ３０ａ，３０ｂの片方又は両
方を薄膜リード３１に形成して接続を行ってもよい。ま
た、図２（Ｄ）は、スペーサ２５の導体２６の一端面に
はバンプ３０ｂを形成しておき、回路チップ２４では回
路端子に薄膜リード３１が一体に形成され、該薄膜リー
ド３１によりバンプ３０ｂに接続するものである。な
お、薄膜リード３１の先端にバンプを形成してもよい。
薄膜リード３１の形成は、回路チップ２４の形成時にウ
エハ上に形成し、ウェットエッチングにより回路チップ
２４を切り離す際に該回路チップ２４の周囲に中空構造
の金属ブリッジを形成して行うものである。
ド２４ａ上と、スペーサ２５の導体２６の一端面とに、
バンプ３０ａ，３０ｂを形成し、薄膜リード（ＴＡＢ；
オートメーテッドボンディング）３１を接続して電気的
接続を行う。なお、バンプ３０ａ，３０ｂの片方又は両
方を薄膜リード３１に形成して接続を行ってもよい。ま
た、図２（Ｄ）は、スペーサ２５の導体２６の一端面に
はバンプ３０ｂを形成しておき、回路チップ２４では回
路端子に薄膜リード３１が一体に形成され、該薄膜リー
ド３１によりバンプ３０ｂに接続するものである。な
お、薄膜リード３１の先端にバンプを形成してもよい。
薄膜リード３１の形成は、回路チップ２４の形成時にウ
エハ上に形成し、ウェットエッチングにより回路チップ
２４を切り離す際に該回路チップ２４の周囲に中空構造
の金属ブリッジを形成して行うものである。
【００２６】一方、図３に、図１のスペーサの他の構成
図を示す。図３（Ａ）は、スペーサ２５に、厚さ方向に
２つの第１及び第２の導体２６ａ，２６ｂを同軸構造で
形成したもので、例えば導体２６ａを信号用とし、その
周囲に導体２６ｂを配置して接地用とするものである。
すなわち、導体２６ａ，２６ｂをこのように配置するこ
とにより、ノイズの影響を防止することができる。
図を示す。図３（Ａ）は、スペーサ２５に、厚さ方向に
２つの第１及び第２の導体２６ａ，２６ｂを同軸構造で
形成したもので、例えば導体２６ａを信号用とし、その
周囲に導体２６ｂを配置して接地用とするものである。
すなわち、導体２６ａ，２６ｂをこのように配置するこ
とにより、ノイズの影響を防止することができる。
【００２７】また、図３（Ｂ）は、接続部であるスペー
サ２５ａを井桁形状に一体に形成して、開口部３２のそ
れぞれに回路チップ２４が位置するようにしたもので、
配線層２３上に対して一括に設置されるものである。そ
して、スペーサ２５ａには、回路チップ２４が位置する
間に、図１又は図３（Ｂ）に示すような導体２６，２６
ａ，２６ｂが埋設される。なお、井桁形状スペーサ２５
ａの開口部３２の中抜きパターンは、使用される半導体
チップ２４の個数、形状に依存する。
サ２５ａを井桁形状に一体に形成して、開口部３２のそ
れぞれに回路チップ２４が位置するようにしたもので、
配線層２３上に対して一括に設置されるものである。そ
して、スペーサ２５ａには、回路チップ２４が位置する
間に、図１又は図３（Ｂ）に示すような導体２６，２６
ａ，２６ｂが埋設される。なお、井桁形状スペーサ２５
ａの開口部３２の中抜きパターンは、使用される半導体
チップ２４の個数、形状に依存する。
【００２８】このような回路チップ実装装置２１A は、
基板２２内の同時焼成による厚膜パターン配線のみなら
ず、基板２２上に設けた配線層２３を用いることができ
るので、比誘電率が小さく（〜3.5 ），薄い（数μm ）
ポリイミド薄膜等の活用により、多種のインピーダンス
を持つ高速伝送線路を形成できる。また、回路チップ間
にはスペーサ２５，２５ａを設置するための間隙を設け
るだけでよいので、回路チップ２４同士を最小０．５mm
程度まで接近させて設置できると共に、熱収縮率の多少
の違いは回路チップ２４の電位パッド２４ａとスペーサ
２５，２５ａによって緩和されることから、熱サイクル
に対する信頼性が向上する。さらに、従来法に比較して
の配線長は、スペーサ２５，２５ａの厚み分だけの延長
で済むので、寄生容量、寄生インダクタンスの増加を殆
どまねくことなく接続できると共に、回路面が上向きで
あることから、冷却する場合に熱交換性を向上させるこ
とができる。
基板２２内の同時焼成による厚膜パターン配線のみなら
ず、基板２２上に設けた配線層２３を用いることができ
るので、比誘電率が小さく（〜3.5 ），薄い（数μm ）
ポリイミド薄膜等の活用により、多種のインピーダンス
を持つ高速伝送線路を形成できる。また、回路チップ間
にはスペーサ２５，２５ａを設置するための間隙を設け
るだけでよいので、回路チップ２４同士を最小０．５mm
程度まで接近させて設置できると共に、熱収縮率の多少
の違いは回路チップ２４の電位パッド２４ａとスペーサ
２５，２５ａによって緩和されることから、熱サイクル
に対する信頼性が向上する。さらに、従来法に比較して
の配線長は、スペーサ２５，２５ａの厚み分だけの延長
で済むので、寄生容量、寄生インダクタンスの増加を殆
どまねくことなく接続できると共に、回路面が上向きで
あることから、冷却する場合に熱交換性を向上させるこ
とができる。
【００２９】次に、図４に、本発明の第２の実施例の構
成図を示す。図４における回路チップ実装装置２１
B は、図１における回路チップ実装装置２１A の基板２
２の裏面に、配線層２３と同一の第２の配線層２３ａを
形成し、第２の配線層２３ａ上に、図１と同様の回路チ
ップ２４及び第２の接続部であるスペーサ２５ｃを配設
したものである。この場合、基板２２は単層又は多層で
形成し、配線層２３及び第２の配線層２３ａをパターン
２２ａ（個数は適宜設定される）が形成される。なお、
基板２２の厚さ方向で、配線経路が長くなる場合には、
パターン２２ａの周囲にドーナツ状の接地パターン（図
示せず）を形成して同軸構造としてもよい。
成図を示す。図４における回路チップ実装装置２１
B は、図１における回路チップ実装装置２１A の基板２
２の裏面に、配線層２３と同一の第２の配線層２３ａを
形成し、第２の配線層２３ａ上に、図１と同様の回路チ
ップ２４及び第２の接続部であるスペーサ２５ｃを配設
したものである。この場合、基板２２は単層又は多層で
形成し、配線層２３及び第２の配線層２３ａをパターン
２２ａ（個数は適宜設定される）が形成される。なお、
基板２２の厚さ方向で、配線経路が長くなる場合には、
パターン２２ａの周囲にドーナツ状の接地パターン（図
示せず）を形成して同軸構造としてもよい。
【００３０】これにより、回路チップ２４のより高密度
化を図ることができるものである。なお、高速な回路チ
ップであれば、ジョセフソンチップに限らず、半導体チ
ップについても適用できるものである。
化を図ることができるものである。なお、高速な回路チ
ップであれば、ジョセフソンチップに限らず、半導体チ
ップについても適用できるものである。
【００３１】
【発明の効果】以上のように本発明によれば、複数の回
路チップを、基板上に形成された配線層上に載置させ、
チップと配線層との電気的接続をチップ間に設けられる
接続部により行うことにより、高速なチップを、信号経
路における多種のインピーダンスが設定された基板に、
高密度に実装することができる。
路チップを、基板上に形成された配線層上に載置させ、
チップと配線層との電気的接続をチップ間に設けられる
接続部により行うことにより、高速なチップを、信号経
路における多種のインピーダンスが設定された基板に、
高密度に実装することができる。
【図１】本発明の第１の実施例の構成図である。
【図２】図１のスペーサの電気的接続を説明するための
図である。
図である。
【図３】図１のスペーサの他の構成図である。
【図４】本発明の第２の実施例の構成図である。
【図５】従来のマルチチップの回路チップ実装装置の一
例の部分構成図である。
例の部分構成図である。
２１A ，２１B 回路チップ実装装置 ２２ 基板 ２３ 配線層 ２４ 回路チップ ２４ａ 電極パッド ２５ スペーサ ２６ 導体 ２７ ワイヤ ２８，３０ａ，３０ｂ バンプ ２９ ランド部 ３１ 薄膜リード ３２ 開口部
Claims (7)
- 【請求項１】 剛性を有する基板（２２）と、 所定のパターンが形成された薄膜が所定数積層されて、
該基板（２２）上に形成される配線層（２３）と、 該配線層（２３）上に、回路表面を上向きにして載置さ
れる所定数のチップ（２４）と、 該チップ（２４）間に設けられ、一端が該チップ（２
４）に接続され、他端が前記配線層（２３）に接続され
る導体（２６）が所定数内設される該チップ（２４）と
同一厚さの接続部と、 を含むことを特徴とする回路チップ実装装置。 - 【請求項２】 前記基板（２２）を、所定パターンの配
線が形成された配線基板層を所定数積層して形成するこ
とを特徴とする請求項１記載の回路チップ実装装置。 - 【請求項３】 前記接続部（２５）を、厚さ方向に所定
数の前記導体（２６）を内設して柱状に形成することを
特徴とする請求項１又は２記載の回路チップ実装装置。 - 【請求項４】 前記接続部（２５）を、厚さ方向に、第
１の導体（２６ａ）に内設させ、第２の導体（２６ｂ）
を該第１の導体（２６ａ）の周囲に配設することを特徴
とする請求項１又は２記載の回路チップ実装装置。 - 【請求項５】 前記接続部（２５ａ）は、複数の前記チ
ップ（２４）が位置する部分に開口部（３２）が形成さ
れて一括に形成されることを特徴とする請求項１又は２
記載の回路チップ実装装置。 - 【請求項６】 前記基板（２２）の、前記配線層（２
３）が形成される反対面に、該配線層（２２）と同一の
第２の配線層（２３ａ）を形成し、該第２の配線層（２
３ａ）上に、前記チップ（２４）及び前記接続部（２
５，２５ａ）と同一の第２の接続部（２５ｂ）を形成す
ることを特徴とする請求項１乃至５記載の回路チップ実
装装置。 - 【請求項７】 前記基板（２２）は、前記配線層（２
３）及び前記第２の配線層（２３ａ）を電気的に接続す
る所定のパターン（２２ａ）が形成されることを特徴と
する請求項６記載の回路チップ実装装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140719A JPH05335475A (ja) | 1992-06-01 | 1992-06-01 | 回路チップ実装装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140719A JPH05335475A (ja) | 1992-06-01 | 1992-06-01 | 回路チップ実装装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335475A true JPH05335475A (ja) | 1993-12-17 |
Family
ID=15275121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4140719A Withdrawn JPH05335475A (ja) | 1992-06-01 | 1992-06-01 | 回路チップ実装装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335475A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783864A (en) * | 1996-06-05 | 1998-07-21 | Advanced Micro Devices, Inc. | Multilevel interconnect structure of an integrated circuit having air gaps and pillars separating levels of interconnect |
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| US6160316A (en) * | 1998-03-04 | 2000-12-12 | Advanced Micro Devices, Inc. | Integrated circuit utilizing an air gap to reduce capacitance between adjacent metal linewidths |
| US6208015B1 (en) | 1996-06-05 | 2001-03-27 | Advanced Micro Devices, Inc. | Interlevel dielectric with air gaps to lessen capacitive coupling |
| US6376330B1 (en) | 1996-06-05 | 2002-04-23 | Advanced Micro Devices, Inc. | Dielectric having an air gap formed between closely spaced interconnect lines |
| US6828669B2 (en) * | 2000-01-13 | 2004-12-07 | Shinko Electric Industries Co., Ltd. | Interconnection substrate having metal columns covered by a resin film, and manufacturing method thereof |
-
1992
- 1992-06-01 JP JP4140719A patent/JPH05335475A/ja not_active Withdrawn
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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