JP2974159B2 - 薄膜再分配域を備えた多層モジュール - Google Patents
薄膜再分配域を備えた多層モジュールInfo
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Description
【発明の詳細な説明】 本発明は、少なくとも１つの電子構成要素のパッケー
ジ化のための改良された多層モジュールと、このような
多層モジュールを製作するための方法に関する。
ジ化のための改良された多層モジュールと、このような
多層モジュールを製作するための方法に関する。
VLSI回路の密度が高まるにつれて、当技術分野では、
最新のVLSIデバイスの密度と速度を完全に利用すること
ができる半導体パッケージ構造が必要になっている。今
日のセラミック製のモジュールは一般に多層セラミック
・モジュールであり、通常、カードまたはボード上に実
装されるが、そのカードまたはボードをまとめて結合す
るとコンピュータの中央演算処理装置（CPU）が形成さ
れる。はんだバンプなどの代替実装手段を有する多層セ
ラミック・モジュールも存在するが、一般に多層セラミ
ック（MLC）モジュールは、上面にVLSIチップが実装さ
れ、その底面上にピンが設けられている。
最新のVLSIデバイスの密度と速度を完全に利用すること
ができる半導体パッケージ構造が必要になっている。今
日のセラミック製のモジュールは一般に多層セラミック
・モジュールであり、通常、カードまたはボード上に実
装されるが、そのカードまたはボードをまとめて結合す
るとコンピュータの中央演算処理装置（CPU）が形成さ
れる。はんだバンプなどの代替実装手段を有する多層セ
ラミック・モジュールも存在するが、一般に多層セラミ
ック（MLC）モジュールは、上面にVLSIチップが実装さ
れ、その底面上にピンが設けられている。
集積回路の速度と実装密度が増すにつれて、実装技術
の重要性がますます重大になっている。たとえば、デバ
イスの速度がギガヘルツが近づくにつれ、パッケージ内
のインダクタンス効果などが重要になってくる。このよ
うなインダクタンス効果は、切替えなどから発生する可
能性があり、電源リードやアース・リードでは特に問題
になるものである。パッケージ内のインダクタンス効果
により、アースの跳ね返りや、信号漏話が発生する可能
性がある。
の重要性がますます重大になっている。たとえば、デバ
イスの速度がギガヘルツが近づくにつれ、パッケージ内
のインダクタンス効果などが重要になってくる。このよ
うなインダクタンス効果は、切替えなどから発生する可
能性があり、電源リードやアース・リードでは特に問題
になるものである。パッケージ内のインダクタンス効果
により、アースの跳ね返りや、信号漏話が発生する可能
性がある。
IBMが導入した多層セラミック（MLC）マルチチップ・
モジュール（MCM）技術は、最新のパッケージ化におけ
る革命的な進歩を表すものであり、今日の集積回路論理
デバイスによって達成される利益を活用するのに必要な
高性能配線をもたらすものである。この技術について
は、A.J.ブロジェット（Blodgett）の論文「A Multilay
er Ceramic Multi−Chip Module」（Proceedings of th
e Electronic Components Conference,IEEE、ニューヨ
ーク、1988年、283〜285ページ）、B.T.クラーク（Clar
k）およびY.M.ヒル（Hill）の論文「IBM Multichip Mul
tilayer Ceramic Modules for LSI Chips−Designs For
Performance and Density」（IEEE Transactions Comp
onents,Hybrids.Manuf.Technology,CHMT−3,89−93（19
80年））などに記載されている。さらに、A.J.ブロジェ
ット、D.R.バーバー（Barbour）の論文「Thermal Condu
ction Module:A High−Performance Multilayer Cerami
c Package」（IBM J.Res.Develop.,vol.26,no.1、1982
年１月）およびA.J.ブロジェットの論文「Microelectro
nic Packaging」（Scientific American、1983年７月、
vol.249,no.1）にもこの技術が記載されている。
モジュール（MCM）技術は、最新のパッケージ化におけ
る革命的な進歩を表すものであり、今日の集積回路論理
デバイスによって達成される利益を活用するのに必要な
高性能配線をもたらすものである。この技術について
は、A.J.ブロジェット（Blodgett）の論文「A Multilay
er Ceramic Multi−Chip Module」（Proceedings of th
e Electronic Components Conference,IEEE、ニューヨ
ーク、1988年、283〜285ページ）、B.T.クラーク（Clar
k）およびY.M.ヒル（Hill）の論文「IBM Multichip Mul
tilayer Ceramic Modules for LSI Chips−Designs For
Performance and Density」（IEEE Transactions Comp
onents,Hybrids.Manuf.Technology,CHMT−3,89−93（19
80年））などに記載されている。さらに、A.J.ブロジェ
ット、D.R.バーバー（Barbour）の論文「Thermal Condu
ction Module:A High−Performance Multilayer Cerami
c Package」（IBM J.Res.Develop.,vol.26,no.1、1982
年１月）およびA.J.ブロジェットの論文「Microelectro
nic Packaging」（Scientific American、1983年７月、
vol.249,no.1）にもこの技術が記載されている。
IBMの上記の技術は多層モジュールの生産のために主
に薄膜技術を頼りにしているが、先行技術では、集積回
路チップのパッケージ化のために厚膜技術と薄膜技術を
組み合わせようという提案が行われている。米国特許第
4958258号には、集積密度が高いモジュラー・ハイブリ
ッド超小形電子構造が記載されている。この構造は、一
方の面に１つまたは複数の半導体チップで形成された集
積密度の高い回路をまとめてグループ化するカプセル化
ハイブリッド回路を含み、前記回路は薄層基板上に実装
されている。この薄層基板は、好ましくは共焼成セラミ
ック（co−baked ceramic）で作られた厚層支持基板の
一方の面上に形成されている。基板のもう一方の面上に
は、モノリシック集積回路などのカプセル化超小形電子
構成要素が形成されている。様々な構成要素間および外
部との相互接続は、支持基板の層内および層を介して行
われるので、基板の露出部分にワイヤや接続部が現れな
いようになっている。
に薄膜技術を頼りにしているが、先行技術では、集積回
路チップのパッケージ化のために厚膜技術と薄膜技術を
組み合わせようという提案が行われている。米国特許第
4958258号には、集積密度が高いモジュラー・ハイブリ
ッド超小形電子構造が記載されている。この構造は、一
方の面に１つまたは複数の半導体チップで形成された集
積密度の高い回路をまとめてグループ化するカプセル化
ハイブリッド回路を含み、前記回路は薄層基板上に実装
されている。この薄層基板は、好ましくは共焼成セラミ
ック（co−baked ceramic）で作られた厚層支持基板の
一方の面上に形成されている。基板のもう一方の面上に
は、モノリシック集積回路などのカプセル化超小形電子
構成要素が形成されている。様々な構成要素間および外
部との相互接続は、支持基板の層内および層を介して行
われるので、基板の露出部分にワイヤや接続部が現れな
いようになっている。
さらに、米国特許第454920号および米国特許第491625
9号では、パッケージ・モジュールの生産のために厚膜
技術と薄膜技術の組合せを提案している。
9号では、パッケージ・モジュールの生産のために厚膜
技術と薄膜技術の組合せを提案している。
VLSI/ULSI CMOSチップ技術の素早い開発は、回路密
度をさらに高めることを目的としている。これは、これ
に対応してFLIPチップ技術、特にC4技術により可能にな
るチップの入出力のカウント数の増加と一致している。
今日の多層モジュール技術は、主に多層セラミックまた
は多層ガラスセラミックいずれかの厚膜技術を基礎とす
る。いずれの場合も、線幅、線間隔、絶縁体の厚さは、
付随する厚膜技術によって制限される。多層ガラス・エ
ポキシおよび多層テフロン・ベース絶縁材を使用するカ
ードおよびボード技術についても、同じ制約が当てはま
る。したがって、厚膜チップ・キャリヤ技術は、必ずし
も最新の高集積化チップ技術の要件を満足するわけでは
ない。
度をさらに高めることを目的としている。これは、これ
に対応してFLIPチップ技術、特にC4技術により可能にな
るチップの入出力のカウント数の増加と一致している。
今日の多層モジュール技術は、主に多層セラミックまた
は多層ガラスセラミックいずれかの厚膜技術を基礎とす
る。いずれの場合も、線幅、線間隔、絶縁体の厚さは、
付随する厚膜技術によって制限される。多層ガラス・エ
ポキシおよび多層テフロン・ベース絶縁材を使用するカ
ードおよびボード技術についても、同じ制約が当てはま
る。したがって、厚膜チップ・キャリヤ技術は、必ずし
も最新の高集積化チップ技術の要件を満足するわけでは
ない。
したがって、本発明の目的は、厚膜技術と薄膜技術を
組み合わせて改良された多層モジュールを提供すること
にある。
組み合わせて改良された多層モジュールを提供すること
にある。
本発明の基礎となる問題は、請求項１に記載の多層モ
ジュールによって解決される。
ジュールによって解決される。
本発明により、多層厚膜技術と多層薄膜技術とを組み
合わせる。多層厚膜構造の上に多層薄膜構造を設ける
と、モジュールの構築に必要な厚膜層の数が大幅に削減
される。これは、厚膜多層技術の場合は線が80〜100マ
イクロメートルに制限されるのに比べ、薄膜技術では25
マイクロメートル以下の線が可能であるからである。
合わせる。多層厚膜構造の上に多層薄膜構造を設ける
と、モジュールの構築に必要な厚膜層の数が大幅に削減
される。これは、厚膜多層技術の場合は線が80〜100マ
イクロメートルに制限されるのに比べ、薄膜技術では25
マイクロメートル以下の線が可能であるからである。
多層モジュールの最上部部分の再分配域は薄膜技術で
実現すると特に有利である。というのは、最新チップの
入出力カウントが高く、チップのフットプリントのピッ
チが狭いために、再分配域はノイズに対して特に敏感で
あるからである。したがって、薄膜構造は、パッケージ
化すべき電子構成要素と基礎となる厚膜構造との間のイ
ンタフェースとなる。アースなどの第１の電力面と電圧
面などの第２の電力面との間に薄膜技術の再分配配線構
造が単一導体層の形で配置される。この第２の電力面と
して厚膜構造の最上部に位置する供給電圧導体層を利用
する。厚膜構造の第２の電力面から薄膜再分配配線構造
までの距離は、薄膜再分配配線構造から薄膜構造の最上
部領域に位置する薄膜構造の第１の電力面までの距離よ
りかなり長いので、薄膜再分配配線構造の電気特性は、
多層セラミック・モジュールのX/Y配線域で通常使用す
る理想的な３プレート（triplate）構造に匹敵する。
実現すると特に有利である。というのは、最新チップの
入出力カウントが高く、チップのフットプリントのピッ
チが狭いために、再分配域はノイズに対して特に敏感で
あるからである。したがって、薄膜構造は、パッケージ
化すべき電子構成要素と基礎となる厚膜構造との間のイ
ンタフェースとなる。アースなどの第１の電力面と電圧
面などの第２の電力面との間に薄膜技術の再分配配線構
造が単一導体層の形で配置される。この第２の電力面と
して厚膜構造の最上部に位置する供給電圧導体層を利用
する。厚膜構造の第２の電力面から薄膜再分配配線構造
までの距離は、薄膜再分配配線構造から薄膜構造の最上
部領域に位置する薄膜構造の第１の電力面までの距離よ
りかなり長いので、薄膜再分配配線構造の電気特性は、
多層セラミック・モジュールのX/Y配線域で通常使用す
る理想的な３プレート（triplate）構造に匹敵する。
これにより、薄膜構造の一部を形成する第２の電力面
を設けることが不要になる。２つの金属層のみを有する
このような薄膜構造の生産は、４つの金属層（GND−Ｘ
−Ｙ−電圧）から構成されるモジュールのX/Y配線域の
ように理想的な３プレート構造を有する薄膜構造の生産
に比べ、かなり容易であり、費用もかからない。
を設けることが不要になる。２つの金属層のみを有する
このような薄膜構造の生産は、４つの金属層（GND−Ｘ
−Ｙ−電圧）から構成されるモジュールのX/Y配線域の
ように理想的な３プレート構造を有する薄膜構造の生産
に比べ、かなり容易であり、費用もかからない。
本発明によれば、同等の構造は多層プリント回路板に
も使用することができる。この場合、厚膜構造は多層プ
リント回路板の基礎となる機械構造を形成する。このよ
うな多層モジュールまたは多層プリント回路板をコンピ
ュータ・システムに取り入れると、システムの全体的な
パフォーマンスにとって有益であり、コンピュータ・シ
ステムの生産コストも削減される。コンピュータ・シス
テムのパフォーマンスの向上は、本発明による改良され
た多層モジュールまたは多層プリント回路板あるいはそ
の両方が高性能集積回路チップを完全に利用できること
による。
も使用することができる。この場合、厚膜構造は多層プ
リント回路板の基礎となる機械構造を形成する。このよ
うな多層モジュールまたは多層プリント回路板をコンピ
ュータ・システムに取り入れると、システムの全体的な
パフォーマンスにとって有益であり、コンピュータ・シ
ステムの生産コストも削減される。コンピュータ・シス
テムのパフォーマンスの向上は、本発明による改良され
た多層モジュールまたは多層プリント回路板あるいはそ
の両方が高性能集積回路チップを完全に利用できること
による。
本発明を実施する方法について、以下の図面に関連し
て詳しく後述するが、これらの図面は具体的な実施例を
１つだけ示すものである。
て詳しく後述するが、これらの図面は具体的な実施例を
１つだけ示すものである。
第１図は、厚膜技術による最新の多層モジュールの概
略断面図である。
略断面図である。
第２図は、本発明による多層モジュールの概略断面図
である。
である。
第３図は、本発明による多層モジュールの上部部分の
拡大断面図である。
拡大断面図である。
第４図は、薄膜構造の再分配配線構造の一部分の回路
図である。
図である。
第１図は、最新のモジュール３を示している。このモ
ジュールには、C4ボール４および５によってモジュール
に接続されたチップ１および２が乗っている。C4ボール
４はチップ１および２の信号入出力をモジュールに接続
し、ソリッドのC4ボール５はチップ１および２の電圧お
よびアース端子をモジュール３に接続する。モジュール
３の再分配域では、チップ１および２の信号がファンア
ウトされる。これは、チップのフットプリントのピッチ
が狭いために必要である。再分配域は、再分配面R1、R
2、R3、R4、R5、...、R14を有する。各再分配面は電源
とアースGNDメッシュ面６との間に配置されている。再
分配面は、信号をファンアウトするための水平信号配線
９を含む。モジュール３内の垂直接続部は垂直バイア７
および８によって確立される。垂直バイア７は信号を伝
達し、垂直バイア８は電源とアースを伝達する。再分配
域の終わりにある論理サービス端子LSTは、X/Y配線域へ
のインタフェースとなる。X/Y配線域は、あるチップか
ら別のチップへの接続またはあるチップからモジュール
３のピン11への接続を確立するX/Y配線面を含む。第１
図には、２対の配線面、すなわち、X3/Y3およびX4/Y4の
みを示す。
ジュールには、C4ボール４および５によってモジュール
に接続されたチップ１および２が乗っている。C4ボール
４はチップ１および２の信号入出力をモジュールに接続
し、ソリッドのC4ボール５はチップ１および２の電圧お
よびアース端子をモジュール３に接続する。モジュール
３の再分配域では、チップ１および２の信号がファンア
ウトされる。これは、チップのフットプリントのピッチ
が狭いために必要である。再分配域は、再分配面R1、R
2、R3、R4、R5、...、R14を有する。各再分配面は電源
とアースGNDメッシュ面６との間に配置されている。再
分配面は、信号をファンアウトするための水平信号配線
９を含む。モジュール３内の垂直接続部は垂直バイア７
および８によって確立される。垂直バイア７は信号を伝
達し、垂直バイア８は電源とアースを伝達する。再分配
域の終わりにある論理サービス端子LSTは、X/Y配線域へ
のインタフェースとなる。X/Y配線域は、あるチップか
ら別のチップへの接続またはあるチップからモジュール
３のピン11への接続を確立するX/Y配線面を含む。第１
図には、２対の配線面、すなわち、X3/Y3およびX4/Y4の
みを示す。
チップの下の再分配域の配線およびワイヤ構造の密度
が高いと、電磁結合およびデルタＩノイズ電圧のために
オフチップ・ドライバ・ノイズが相当な値になる。これ
に比べ、X/Y配線域では、配線密度が低く、３プレート
構造が常に使用されるために、その電気特性はかなり良
くなる。したがって、X/Y配線域では、電圧およびアー
ス・メッシュ面６の間に信号配線が必ず埋め込まれるこ
とが保証されている。
が高いと、電磁結合およびデルタＩノイズ電圧のために
オフチップ・ドライバ・ノイズが相当な値になる。これ
に比べ、X/Y配線域では、配線密度が低く、３プレート
構造が常に使用されるために、その電気特性はかなり良
くなる。したがって、X/Y配線域では、電圧およびアー
ス・メッシュ面６の間に信号配線が必ず埋め込まれるこ
とが保証されている。
再分配域における厚膜技術の低ノイズに関するファン
アウト機能は、約500〜700信号の入出力カウントに制限
される。
アウト機能は、約500〜700信号の入出力カウントに制限
される。
第２図は、本発明により設計された多層モジュール20
を示している。多層モジュール20は、第１図に示す多層
モジュール３のX/Y配線域に対応するX/Y配線域を有す
る。多層モジュール20のX/Y配線域は、モジュール３のX
/Y配線域のように厚膜技術で実現されている。また、モ
ジュール20は、厚膜再分配域の代わりに、薄膜再分配域
を有する。
を示している。多層モジュール20は、第１図に示す多層
モジュール３のX/Y配線域に対応するX/Y配線域を有す
る。多層モジュール20のX/Y配線域は、モジュール３のX
/Y配線域のように厚膜技術で実現されている。また、モ
ジュール20は、厚膜再分配域の代わりに、薄膜再分配域
を有する。
薄膜再分配域にはチップ21および22が乗っている。モ
ジュール20の薄膜再分配域は、チップ21および22から信
号をファンアウトする働きをする。薄膜技術により、薄
膜配線の１つの層で薄膜際分配域内の信号バイアの再分
配を実現することができる。薄膜再分配域は、チップ21
および22と、モジュール20の厚膜X/Y配線域とのインタ
フェースとなる。薄膜際分配域の垂直信号バイアは、論
理サービス端子で厚膜X/Y配線域に接続されている。
ジュール20の薄膜再分配域は、チップ21および22から信
号をファンアウトする働きをする。薄膜技術により、薄
膜配線の１つの層で薄膜際分配域内の信号バイアの再分
配を実現することができる。薄膜再分配域は、チップ21
および22と、モジュール20の厚膜X/Y配線域とのインタ
フェースとなる。薄膜際分配域の垂直信号バイアは、論
理サービス端子で厚膜X/Y配線域に接続されている。
薄膜構造の配線の最上部層は、薄膜アース・メッシュ
面などの電力面である。モジュール20の最上部域の設計
については第３図に関連して詳述するが、同図は第２図
の多層モジュール20の最上部部分の拡大図を示してい
る。
面などの電力面である。モジュール20の最上部域の設計
については第３図に関連して詳述するが、同図は第２図
の多層モジュール20の最上部部分の拡大図を示してい
る。
第３図は、モジュール20のX/Y配線域の最上部電圧メ
ッシュ面30を示している。電圧メッシュ面30は、多層セ
ラミックなどの従来の厚膜技術で実現されている。電圧
メッシュ面30の配線構造の厚さは約35マイクロメートル
である。電圧メッシュ面30にはバイア31が接触してお
り、このバイアは依然として厚膜X/Y配線域にある。バ
イア31はモジュール20の厚膜構造の厚膜セラミックの最
上部層に入り込んでいる。バイア31の直径は約100マイ
クロメートルであり、X/Y配線域の最上部厚膜層の厚さ
ｔは約250〜350マイクロメートルである。厚膜構造の最
上部厚膜層は平坦化されているので、厚膜構造は上に重
なっている薄膜構造へのインタフェース部に平坦化セラ
ミック表面を有する。
ッシュ面30を示している。電圧メッシュ面30は、多層セ
ラミックなどの従来の厚膜技術で実現されている。電圧
メッシュ面30の配線構造の厚さは約35マイクロメートル
である。電圧メッシュ面30にはバイア31が接触してお
り、このバイアは依然として厚膜X/Y配線域にある。バ
イア31はモジュール20の厚膜構造の厚膜セラミックの最
上部層に入り込んでいる。バイア31の直径は約100マイ
クロメートルであり、X/Y配線域の最上部厚膜層の厚さ
ｔは約250〜350マイクロメートルである。厚膜構造の最
上部厚膜層は平坦化されているので、厚膜構造は上に重
なっている薄膜構造へのインタフェース部に平坦化セラ
ミック表面を有する。
薄膜構造は再分配域として機能する。薄膜再分配域
は、33a、33b、33c、33dという各部を含む薄膜配線の層
33を有する。薄膜配線33の線幅は、線間隔と同様、約25
マイクロメートルである。
は、33a、33b、33c、33dという各部を含む薄膜配線の層
33を有する。薄膜配線33の線幅は、線間隔と同様、約25
マイクロメートルである。
薄膜構造は、薄膜アース・メッシュ面38である第２の
配線層を有する。アース・メッシュ面38には、集積回路
チップ21、22などの電子構成要素をモジュール20に接続
するためのパッド37を実現するために穴が設けられてい
る。ここで考慮する例のパッド37は、チップ21、22のC4
ボール用の接点端子として機能する。薄膜配線33は、薄
膜層34によって厚膜X/Y配線域の平坦化セラミック表面
から分離されている。また、薄膜配線33は、第３の薄膜
層35によって薄膜アース・メッシュ面38から分離されて
いる。薄膜層34は、薄膜配線33を厚膜X/Y配線域のバイ
ア31に接続するバイア32を有する。例として、第３図に
はこのようなバイア31および32を１つだけ示す。バイア
32はわずか約10マイクロメートルの直径を有する。バイ
ア32をバイア31に接続すると、論理サービス端子40が得
られる。
配線層を有する。アース・メッシュ面38には、集積回路
チップ21、22などの電子構成要素をモジュール20に接続
するためのパッド37を実現するために穴が設けられてい
る。ここで考慮する例のパッド37は、チップ21、22のC4
ボール用の接点端子として機能する。薄膜配線33は、薄
膜層34によって厚膜X/Y配線域の平坦化セラミック表面
から分離されている。また、薄膜配線33は、第３の薄膜
層35によって薄膜アース・メッシュ面38から分離されて
いる。薄膜層34は、薄膜配線33を厚膜X/Y配線域のバイ
ア31に接続するバイア32を有する。例として、第３図に
はこのようなバイア31および32を１つだけ示す。バイア
32はわずか約10マイクロメートルの直径を有する。バイ
ア32をバイア31に接続すると、論理サービス端子40が得
られる。
第２の薄膜層35は、薄膜配線33をパッド37に接続する
ように働くバイア36を備えている。第３図には、例とし
てこのようなバイア36を１つだけ示す。バイア36は薄膜
配線33の一部分33aをパッド37に接続する。モジュール2
0は、基礎となる構造を機械的に保護するために、薄膜
アース・メッシュ面38の上にさらに薄膜層41を備えてい
る。パッド37は薄膜層41で覆われていない。層34および
35の厚さは約９マイクロメートルであり、層38および41
の厚さは約５マイクロメートルである。
ように働くバイア36を備えている。第３図には、例とし
てこのようなバイア36を１つだけ示す。バイア36は薄膜
配線33の一部分33aをパッド37に接続する。モジュール2
0は、基礎となる構造を機械的に保護するために、薄膜
アース・メッシュ面38の上にさらに薄膜層41を備えてい
る。パッド37は薄膜層41で覆われていない。層34および
35の厚さは約９マイクロメートルであり、層38および41
の厚さは約５マイクロメートルである。
薄膜再分配配線33から多層セラミック電圧メッシュ面
30までの距離は、再分配配線33から薄膜アース・メッシ
ュ面38までの距離よりかなり長いので、この構造の電気
特性は、第２図の配線面X3/Y3およびX4/Y4などについて
X/Y配線域で実現された完全な３プレート構造の電気特
性とほぼ等しくなっている。
30までの距離は、再分配配線33から薄膜アース・メッシ
ュ面38までの距離よりかなり長いので、この構造の電気
特性は、第２図の配線面X3/Y3およびX4/Y4などについて
X/Y配線域で実現された完全な３プレート構造の電気特
性とほぼ等しくなっている。
薄膜配線33から多層セラミック電圧メッシュ面30まで
の距離の方が長くなっていることは、薄膜配線33から薄
膜アース・メッシュ面38までの距離が非常に短いことに
よって補正されている。
の距離の方が長くなっていることは、薄膜配線33から薄
膜アース・メッシュ面38までの距離が非常に短いことに
よって補正されている。
本発明による薄膜再分配域の優れた電気特性について
は、以下の表で他の技術と比較して説明する。
は、以下の表で他の技術と比較して説明する。
表の１列目に示す電気値は、第１図の最新の多層モジ
ュール３の多層セラミック再分配域を表すものである。
表の２列目に示す電気値は、第１図のモジュール３と第
２図および第３図のモジュール20の両方の厚膜X/Y配線
域を表すものである。表の３列目は、「３プレート」構
造なしの薄膜再分配域を表すものである。これは、薄膜
配線33が２つの電力面の間に配置されないように、薄膜
アース・メッシュ面38が残されることを意味する。表の
４列目は、第３図に示す薄膜再分配域を表すものであ
る。この表によると、本発明による薄膜再分配域は他の
技術に比べ、電気特性が優れているようである。
ュール３の多層セラミック再分配域を表すものである。
表の２列目に示す電気値は、第１図のモジュール３と第
２図および第３図のモジュール20の両方の厚膜X/Y配線
域を表すものである。表の３列目は、「３プレート」構
造なしの薄膜再分配域を表すものである。これは、薄膜
配線33が２つの電力面の間に配置されないように、薄膜
アース・メッシュ面38が残されることを意味する。表の
４列目は、第３図に示す薄膜再分配域を表すものであ
る。この表によると、本発明による薄膜再分配域は他の
技術に比べ、電気特性が優れているようである。
第４図は、薄膜配線33の部分平面図を示している。第
４図の薄膜配線33の１本のワイヤの一部分33aおよび33c
は、第３図の一部分33aおよび33cに対応する。薄膜配線
面33のこのワイヤは、その両端でバイア36および32によ
って接続されている。
４図の薄膜配線33の１本のワイヤの一部分33aおよび33c
は、第３図の一部分33aおよび33cに対応する。薄膜配線
面33のこのワイヤは、その両端でバイア36および32によ
って接続されている。
薄膜配線面33のワイヤは、点Ｚを中心、すなわち、消
点とする星状に配置されている。これにより、１つの平
面だけで再分配を実現することが可能になる。
点とする星状に配置されている。これにより、１つの平
面だけで再分配を実現することが可能になる。
第２図、第３図、第４図の多層モジュール20は、次の
ように製作する。
ように製作する。
まず、既知の厚膜技術を使用して、モジュール20の厚
膜X/Y配線域を生成する。次に、ポリイミドなどの薄膜
材の層を厚膜X/Y配線域の上に付着させる。それによ
り、層34が実現される。その後、層34にバイア32を実現
する。これは、層34を選択的にレーザにさらし、その
後、バイア32に銅をスパッタリングすることによって、
実施することができる。
膜X/Y配線域を生成する。次に、ポリイミドなどの薄膜
材の層を厚膜X/Y配線域の上に付着させる。それによ
り、層34が実現される。その後、層34にバイア32を実現
する。これは、層34を選択的にレーザにさらし、その
後、バイア32に銅をスパッタリングすることによって、
実施することができる。
次のステップでは、層34の上に薄膜再分配配線面33を
付着させる。再分配配線33の上に第２のポリイミド層を
付着させる。それにより、層35が実現される。この場合
も、層35をレーザにさらし、対応するバイア36に銅でス
パッタリングを施す。最後に、層35の上に第１の電力面
を付着させる。それにより、薄膜アース・メッシュ面38
が実現される。
付着させる。再分配配線33の上に第２のポリイミド層を
付着させる。それにより、層35が実現される。この場合
も、層35をレーザにさらし、対応するバイア36に銅でス
パッタリングを施す。最後に、層35の上に第１の電力面
を付着させる。それにより、薄膜アース・メッシュ面38
が実現される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリンク、エーリヒ ドイツ国シエーンナイヒ、レッシングシ ュトラーセ 16 (72)発明者 シュルター、ダブリュ. アメリカ合衆国ニューヨーク州ワップン ガー・フォールズ、ドッグウッド・ヒ ル・ロード 18 (56)参考文献 特開 平２−203595（ＪＰ，Ａ) 特公 平２−27835（ＪＰ，Ｂ２) 特公 平１−37879（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12 H01L 23/528
Claims (5)
- 【請求項１】集積回路チップ（21、22）などの少なくと
も１つの電子構成要素のパッケージ化のための多層モジ
ュールにおいて、前記モジュールが厚膜構造と薄膜構造
を含み、前記薄膜構造が前記電子構成要素と前記厚膜構
造とのインタフェースとなり、前記薄膜構造が上記薄膜
導体の接地電圧面（38）と、下部薄膜導体の再分配配線
構造（33、33a、33b、33c、33d）との２つの薄膜だけを
導体層として含み、前記厚膜構造の最上部導体層（30）
が前記薄膜構造の供給電圧面を構成することを特徴とす
る、薄膜再分配配線構造の電気特性が厚膜構造のX/Y配
線域での３プレート構造に匹敵する、多層モジュール。 - 【請求項２】前記再分配配線構造と前記供給電圧面との
距離が、前記再分配配線構造と前記接地電圧面との距離
よりもかなり長いことを特徴とする請求項１に記載の多
層モジュール。 - 【請求項３】前記厚膜構造が、セラミック、ガラスセラ
ミック、ガラスエポキシ、テフロン、または柔軟ホイル
であることを特徴とする請求項１または２に記載の多層
モジュール。 - 【請求項４】前記多層モジュールが多層プリント回路板
であることを特徴とする請求項１または２に記載の多層
モジュール。 - 【請求項５】前記多層モジュールが多層プリント柔軟ホ
イルであることを特徴とする請求項１または２に記載の
多層モジュール。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/EP1995/002153 WO1996039716A1 (en) | 1995-06-06 | 1995-06-06 | Multilayer module with thinfilm redistribution area |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09508760A JPH09508760A (ja) | 1997-09-02 |
| JP2974159B2 true JP2974159B2 (ja) | 1999-11-08 |
Family
ID=8166031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9500098A Expired - Fee Related JP2974159B2 (ja) | 1995-06-06 | 1995-06-06 | 薄膜再分配域を備えた多層モジュール |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5914533A (ja) |
| JP (1) | JP2974159B2 (ja) |
| WO (1) | WO1996039716A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020053734A1 (en) * | 1993-11-16 | 2002-05-09 | Formfactor, Inc. | Probe card assembly and kit, and methods of making same |
| US20100065963A1 (en) | 1995-05-26 | 2010-03-18 | Formfactor, Inc. | Method of wirebonding that utilizes a gas flow within a capillary from which a wire is played out |
| US7262611B2 (en) * | 2000-03-17 | 2007-08-28 | Formfactor, Inc. | Apparatuses and methods for planarizing a semiconductor contactor |
| US7247932B1 (en) * | 2000-05-19 | 2007-07-24 | Megica Corporation | Chip package with capacitor |
| US6617243B1 (en) * | 2000-08-10 | 2003-09-09 | International Business Machines Corporation | Routing for multilayer ceramic substrates to reduce excessive via depth |
| US7498196B2 (en) | 2001-03-30 | 2009-03-03 | Megica Corporation | Structure and manufacturing method of chip scale package |
| US6729019B2 (en) * | 2001-07-11 | 2004-05-04 | Formfactor, Inc. | Method of manufacturing a probe card |
| US6528735B1 (en) | 2001-09-07 | 2003-03-04 | International Business Machines Corporation | Substrate design of a chip using a generic substrate design |
| US6762489B2 (en) * | 2001-11-20 | 2004-07-13 | International Business Machines Corporation | Jogging structure for wiring translation between grids with non-integral pitch ratios in chip carrier modules |
| US7791406B1 (en) * | 2006-04-04 | 2010-09-07 | Marvell International Ltd. | Low leakage power management |
| US8339803B2 (en) * | 2009-12-04 | 2012-12-25 | International Business Machine Corporation | High-speed ceramic modules with hybrid referencing scheme for improved performance and reduced cost |
| US11205620B2 (en) * | 2018-09-18 | 2021-12-21 | International Business Machines Corporation | Method and apparatus for supplying power to VLSI silicon chips |
| US11071197B2 (en) * | 2018-09-21 | 2021-07-20 | International Business Machines Corporation | Multilayer ceramic electronic package with modulated mesh topology and alternating rods |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748768B2 (ja) * | 1992-03-19 | 1998-05-13 | 株式会社日立製作所 | 薄膜多層配線基板およびその製造方法 |
| JP2960276B2 (ja) * | 1992-07-30 | 1999-10-06 | 株式会社東芝 | 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法 |
| JP3210503B2 (ja) * | 1993-09-30 | 2001-09-17 | 株式会社東芝 | マルチチップモジュールおよびその製造方法 |
-
1995
- 1995-06-06 WO PCT/EP1995/002153 patent/WO1996039716A1/en active Application Filing
- 1995-06-06 JP JP9500098A patent/JP2974159B2/ja not_active Expired - Fee Related
- 1995-06-06 US US08/765,989 patent/US5914533A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09508760A (ja) | 1997-09-02 |
| WO1996039716A1 (en) | 1996-12-12 |
| US5914533A (en) | 1999-06-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |