JPH06291218A - モジュール用多層配線基板 - Google Patents
モジュール用多層配線基板Info
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- JPH06291218A JPH06291218A JP5077901A JP7790193A JPH06291218A JP H06291218 A JPH06291218 A JP H06291218A JP 5077901 A JP5077901 A JP 5077901A JP 7790193 A JP7790193 A JP 7790193A JP H06291218 A JPH06291218 A JP H06291218A
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- JP
- Japan
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- wiring
- module
- layer
- signal transmission
- insulating layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 ＭＣＭに使用される多層配線基板の信号配線
において、モジュールの外部と接続される配線の信号伝
送特性を改善した多層配線基板を提供することである。 【構成】 モジュール内の複数の半導体チップに接続さ
れ、前記モジュールのベース基板上に形成された薄膜多
層配線を有するモジュール用多層配線基板において、前
記薄膜多層配線は、前記モジュール内における前記半導
体チップ間の信号伝送用として形成された第１の配線
と、該第１の配線と異なる形状寸法で、前記モジュール
の外部との信号伝送用として形成された第２の配線とを
有し、この第１及び第２の配線を互いに異なる導体層に
配置したものである。
において、モジュールの外部と接続される配線の信号伝
送特性を改善した多層配線基板を提供することである。 【構成】 モジュール内の複数の半導体チップに接続さ
れ、前記モジュールのベース基板上に形成された薄膜多
層配線を有するモジュール用多層配線基板において、前
記薄膜多層配線は、前記モジュール内における前記半導
体チップ間の信号伝送用として形成された第１の配線
と、該第１の配線と異なる形状寸法で、前記モジュール
の外部との信号伝送用として形成された第２の配線とを
有し、この第１及び第２の配線を互いに異なる導体層に
配置したものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体のマルチチップ
モジュール等に使用される多層配線基板に関するもので
ある。
モジュール等に使用される多層配線基板に関するもので
ある。
【０００２】
【従来の技術】近年、半導体技術の進歩により、ＬＳＩ
の高集積化・高速化が進んでいる。これらの高性能なＬ
ＳＩを用いて、コンピュータや通信機器を構成する場
合、ＬＳＩ自体の高速化により、信号がＬＳＩ間を伝送
するときの実装遅延が相対的に大きな問題となってきて
おり、システム性能を制限する要因となっていた。
の高集積化・高速化が進んでいる。これらの高性能なＬ
ＳＩを用いて、コンピュータや通信機器を構成する場
合、ＬＳＩ自体の高速化により、信号がＬＳＩ間を伝送
するときの実装遅延が相対的に大きな問題となってきて
おり、システム性能を制限する要因となっていた。
【０００３】この解決手法として、ＬＳＩをベアチップ
のまま高密度に実装するマルチチップモジュール（ＭＣ
Ｍ；Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ）の開発が盛ん
になってきた。ＭＣＭでは、ＬＳＩを搭載する基板とし
て、多くの配線を収容できる薄膜の多層配線基板が使わ
れている。この多層配線基板は、セラミック基板やメタ
ル基板、あるいはシリコン基板に薄膜配線をフォトリソ
グラフィーの技術を用いて一層ずつ形成するものであ
る。
のまま高密度に実装するマルチチップモジュール（ＭＣ
Ｍ；Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ）の開発が盛ん
になってきた。ＭＣＭでは、ＬＳＩを搭載する基板とし
て、多くの配線を収容できる薄膜の多層配線基板が使わ
れている。この多層配線基板は、セラミック基板やメタ
ル基板、あるいはシリコン基板に薄膜配線をフォトリソ
グラフィーの技術を用いて一層ずつ形成するものであ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、これま
でのＭＣＭは、スーパーコンピュータなどのハイエンド
の分野で使われてきたため、そのコストは高くても許容
されてきたが、この技術をワークステーションやパーソ
ナルコンピュータの分野に適用する場合は、使用するデ
バイスの性能を劣化させずに、製作コストを低減するこ
とが必要になってきた。
でのＭＣＭは、スーパーコンピュータなどのハイエンド
の分野で使われてきたため、そのコストは高くても許容
されてきたが、この技術をワークステーションやパーソ
ナルコンピュータの分野に適用する場合は、使用するデ
バイスの性能を劣化させずに、製作コストを低減するこ
とが必要になってきた。
【０００５】この低コストの方法の１つとして配線の微
細化を行うと、線路の直流抵抗値が増大する。ＣＭＯＳ
デバイスでは、配線距離が短い限り、大きな信号遅延や
振幅の劣化を招かないが、モジュールから外部に取り出
される、あるいは外部からモジュールに入ってくる信号
に対しては、配線距離が長くなるため、立上がり波形が
劣化し、大きな信号遅延や振幅を招く。
細化を行うと、線路の直流抵抗値が増大する。ＣＭＯＳ
デバイスでは、配線距離が短い限り、大きな信号遅延や
振幅の劣化を招かないが、モジュールから外部に取り出
される、あるいは外部からモジュールに入ってくる信号
に対しては、配線距離が長くなるため、立上がり波形が
劣化し、大きな信号遅延や振幅を招く。
【０００６】すなわち、これまでのＭＣＭに使用される
多層配線基板は、信号の配線導体パターンの形成におい
て、単に全ての配線を微細化すると、モジュール上での
短い距離を伝送する配線に対しては、大きな信号伝送特
性の劣化を招かないが、モジュールから外部に出る、あ
るいは外部から入ってくる信号配線に対しては、信号伝
送特性の劣化を招き、外部からの高速なクロック信号を
忠実に入れることができないという問題があった。
多層配線基板は、信号の配線導体パターンの形成におい
て、単に全ての配線を微細化すると、モジュール上での
短い距離を伝送する配線に対しては、大きな信号伝送特
性の劣化を招かないが、モジュールから外部に出る、あ
るいは外部から入ってくる信号配線に対しては、信号伝
送特性の劣化を招き、外部からの高速なクロック信号を
忠実に入れることができないという問題があった。
【０００７】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ＭＣＭに使用
される多層配線基板の信号配線において、モジュールの
外部と接続される配線の信号伝送特性を改善したモジュ
ール用多層配線基板を提供することである。
するためになされたもので、その目的は、ＭＣＭに使用
される多層配線基板の信号配線において、モジュールの
外部と接続される配線の信号伝送特性を改善したモジュ
ール用多層配線基板を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、モジュール内の複数の半導体チッ
プに接続され、前記モジュールのベース基板上に形成さ
れた薄膜多層配線を有するモジュール用多層配線基板に
おいて、前記薄膜多層配線は、前記モジュール内におけ
る前記半導体チップ間の信号伝送用として形成された第
１の配線群と、該第１の配線と異なる形状寸法で、前記
モジュールの外部との信号伝送用として形成された第２
の配線群とを有し、この第１及び第２の配線群を互いに
異なる導体層に配置したことにある。
に、本発明の特徴は、モジュール内の複数の半導体チッ
プに接続され、前記モジュールのベース基板上に形成さ
れた薄膜多層配線を有するモジュール用多層配線基板に
おいて、前記薄膜多層配線は、前記モジュール内におけ
る前記半導体チップ間の信号伝送用として形成された第
１の配線群と、該第１の配線と異なる形状寸法で、前記
モジュールの外部との信号伝送用として形成された第２
の配線群とを有し、この第１及び第２の配線群を互いに
異なる導体層に配置したことにある。
【０００９】また、好ましくは、前記第２の配線は、前
記第１の配線上の絶縁層を介して最上層に形成され、前
記半導体チップと電気的に接続するパット部を含む構成
する。
記第１の配線上の絶縁層を介して最上層に形成され、前
記半導体チップと電気的に接続するパット部を含む構成
する。
【００１０】さらに、好ましくは、前記第２の配線は、
メッキプロセスで形成する。
メッキプロセスで形成する。
【００１１】
【作用】上述の如き構成によれば、モジュール内の半導
体チップ間で信号伝送を行う第１の配線は、製作コスト
を低減させるために配線幅を微細化したり厚さを薄くし
たりして結線し、その単位長当たりの直流抵抗が高くて
も、その配線長が短いため、信号伝送特性の劣化を招か
ない。これに対して、モジュール外部と信号伝送を行う
第２の配線は、配線長が長いので信号伝送特性の劣化を
招かないように、第１の配線と異なる形状寸法にして、
配線の直流抵抗を小さくし且つ特性インピーダンスをモ
ジュール外部に合わせる。
体チップ間で信号伝送を行う第１の配線は、製作コスト
を低減させるために配線幅を微細化したり厚さを薄くし
たりして結線し、その単位長当たりの直流抵抗が高くて
も、その配線長が短いため、信号伝送特性の劣化を招か
ない。これに対して、モジュール外部と信号伝送を行う
第２の配線は、配線長が長いので信号伝送特性の劣化を
招かないように、第１の配線と異なる形状寸法にして、
配線の直流抵抗を小さくし且つ特性インピーダンスをモ
ジュール外部に合わせる。
【００１２】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施した多層配線基板の断面
図である。
明する。図１は、本発明を実施した多層配線基板の断面
図である。
【００１３】この多層配線基板は、シリコンやセラミッ
クのベース基板１を有し、このベース基板１の表面上に
は接地用の面状の導体層２が形成され、さらにポリイミ
ドやＳｉＯ2 等の絶縁層３を介して電源用の面状の導体
層４が形成されている。
クのベース基板１を有し、このベース基板１の表面上に
は接地用の面状の導体層２が形成され、さらにポリイミ
ドやＳｉＯ2 等の絶縁層３を介して電源用の面状の導体
層４が形成されている。
【００１４】さらに、導体層２と導体層４との間の絶縁
層３内には、銅やアルミニュームの微細化された薄膜配
線層である第１層配線３ａと第２層配線３ｂが３次元方
向に複数配置され、その各配線３ａ，３ｂの幅がＷ１
（２０〜５０μｍ）、厚さがＴ１（１〜３μｍ程度）に
設定されている。そして、第２層配線３ｂの表面から電
源用の導体層４の底面までの絶縁層３の距離がＨ１（５
〜１０μｍ）に設定され、この第１及び第２層配線３
ａ，３ｂは、後述する半導体チップ間の信号送受を行う
ための第１の配線である。
層３内には、銅やアルミニュームの微細化された薄膜配
線層である第１層配線３ａと第２層配線３ｂが３次元方
向に複数配置され、その各配線３ａ，３ｂの幅がＷ１
（２０〜５０μｍ）、厚さがＴ１（１〜３μｍ程度）に
設定されている。そして、第２層配線３ｂの表面から電
源用の導体層４の底面までの絶縁層３の距離がＨ１（５
〜１０μｍ）に設定され、この第１及び第２層配線３
ａ，３ｂは、後述する半導体チップ間の信号送受を行う
ための第１の配線である。
【００１５】また、電源用の導体層４の上には厚さＨ２
（＜Ｈ１）の絶縁層５が形成され、その絶縁層５の表面
上の最上層にはパッド６ａおよび第２の配線６ｂが形成
されている。前記絶縁層３と前記絶縁層５との厚さをＨ
１＞Ｈ２に設定したのは、特性インピーダンスをモジュ
ール外部のプリント基板等に合わせるためである。ま
た、パッド６ａは、バンプ７で半導体チップ８を電気的
に接続するためのパット部の機能を有する。第２の配線
６ｂは、半導体チップ８がモジュール外部との信号の送
受を行うための配線である。この第２の配線６ｂは厚さ
がＴ２（＞Ｔ１）、幅がＷ２（２０〜５０μｍ）であ
る。
（＜Ｈ１）の絶縁層５が形成され、その絶縁層５の表面
上の最上層にはパッド６ａおよび第２の配線６ｂが形成
されている。前記絶縁層３と前記絶縁層５との厚さをＨ
１＞Ｈ２に設定したのは、特性インピーダンスをモジュ
ール外部のプリント基板等に合わせるためである。ま
た、パッド６ａは、バンプ７で半導体チップ８を電気的
に接続するためのパット部の機能を有する。第２の配線
６ｂは、半導体チップ８がモジュール外部との信号の送
受を行うための配線である。この第２の配線６ｂは厚さ
がＴ２（＞Ｔ１）、幅がＷ２（２０〜５０μｍ）であ
る。
【００１６】特に、モジュール外部との信号の送受を行
う信号配線（第２の配線６ｂ）の厚さＴ２を、半導体チ
ップ間の信号配線（第１の配線３ａ，３ｂ）の厚さＴ１
より厚く形成し配線の直流抵抗を下げるようにする。こ
のモジュール外部との信号配線（第２の配線６ｂ）はパ
ッド６ａと同一配線層で最上層に形成され、メッキプロ
セスで配線の厚さが厚く形成されている。
う信号配線（第２の配線６ｂ）の厚さＴ２を、半導体チ
ップ間の信号配線（第１の配線３ａ，３ｂ）の厚さＴ１
より厚く形成し配線の直流抵抗を下げるようにする。こ
のモジュール外部との信号配線（第２の配線６ｂ）はパ
ッド６ａと同一配線層で最上層に形成され、メッキプロ
セスで配線の厚さが厚く形成されている。
【００１７】これにより、モジュール外部との信号配線
の直流抵抗を小さく抑え、また信号の特性インピーダン
スをモジュール外部の特性インピーダンスと合わせるよ
うに比較的高めに設計することが可能になる。
の直流抵抗を小さく抑え、また信号の特性インピーダン
スをモジュール外部の特性インピーダンスと合わせるよ
うに比較的高めに設計することが可能になる。
【００１８】マルチチップモジュールにおいて、半導体
チップ間の信号配線、及びモジュール外部との信号配線
を模式的に示した図を図２に示す。なお、図１と共通の
要素には同一の符号が付されている。
チップ間の信号配線、及びモジュール外部との信号配線
を模式的に示した図を図２に示す。なお、図１と共通の
要素には同一の符号が付されている。
【００１９】図２に示すが如く、このモジュールには、
ベース基板１上に第１層配線３ａと第２層配線３ｂが形
成されると共に最上層にはパッド６ａ、前記配線６ｂが
形成された多層配線基板上に４個の半導体チップが搭載
される。
ベース基板１上に第１層配線３ａと第２層配線３ｂが形
成されると共に最上層にはパッド６ａ、前記配線６ｂが
形成された多層配線基板上に４個の半導体チップが搭載
される。
【００２０】
【発明の効果】以上に説明したように、本発明によれ
ば、モジュール内における半導体チップ間の信号伝送用
として形成された第１の配線は、配線幅を微細化した
り、厚さを薄くしたりすることにより、その製作コスト
を低減することができる。また、前記モジュールの外部
との信号伝送用として形成された第２の配線は、その形
状寸法や絶縁層の形状寸法を変えて線路定数を前記第１
の配線と異なるように設定して、配線の直流抵抗及び特
性インピーダンスを制御し、コストと性能を最良に選ぶ
ことができる。
ば、モジュール内における半導体チップ間の信号伝送用
として形成された第１の配線は、配線幅を微細化した
り、厚さを薄くしたりすることにより、その製作コスト
を低減することができる。また、前記モジュールの外部
との信号伝送用として形成された第２の配線は、その形
状寸法や絶縁層の形状寸法を変えて線路定数を前記第１
の配線と異なるように設定して、配線の直流抵抗及び特
性インピーダンスを制御し、コストと性能を最良に選ぶ
ことができる。
【図１】本発明を実施した多層配線基板の断面図であ
る。
る。
【図２】半導体チップ間の信号配線、及びモジュール外
部との信号配線を模式的に示した図である。
部との信号配線を模式的に示した図である。
１ ベース基板 ２ 導体層 ３ 絶縁層 ３ａ，３ｂ 第１及び第２層配線 ４ 導体層 ５ 絶縁層 ６ａ パッド ６ｂ 第２の配線 ７ バンプ ８ 半導体チップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8719−4Ｍ Ｈ０１Ｌ 23/12 Ｑ 23/52 Ｂ
Claims (3)
- 【請求項１】 モジュール内の複数の半導体チップに接
続され、前記モジュールのベース基板上に形成された薄
膜多層配線を有するモジュール用多層配線基板におい
て、 前記薄膜多層配線は、前記モジュール内における前記半
導体チップ間の信号伝送用として形成された第１の配線
群と、該第１の配線と異なる形状寸法で、前記モジュー
ルの外部との信号伝送用として形成された第２の配線群
とを有し、この第１及び第２の配線群を互いに異なる導
体層に配置したことを特徴とするモジュール用多層配線
基板。 - 【請求項２】 前記第２の配線は、前記第１の配線上の
絶縁層を介して最上層に形成され、前記半導体チップと
電気的に接続するパット部を含む構成としたことを特徴
とする請求項１に記載のモジュール用多層配線基板。 - 【請求項３】 前記第２の配線は、メッキプロセスで形
成したことを特徴とする請求項２に記載のモジュール用
多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077901A JPH06291218A (ja) | 1993-04-05 | 1993-04-05 | モジュール用多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077901A JPH06291218A (ja) | 1993-04-05 | 1993-04-05 | モジュール用多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291218A true JPH06291218A (ja) | 1994-10-18 |
Family
ID=13646983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5077901A Pending JPH06291218A (ja) | 1993-04-05 | 1993-04-05 | モジュール用多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010100845A1 (ja) * | 2009-03-03 | 2010-09-10 | パナソニック株式会社 | 半導体チップ及び半導体装置 |
-
1993
- 1993-04-05 JP JP5077901A patent/JPH06291218A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010100845A1 (ja) * | 2009-03-03 | 2010-09-10 | パナソニック株式会社 | 半導体チップ及び半導体装置 |
| US8492895B2 (en) | 2009-03-03 | 2013-07-23 | Panasonic Corporation | Semiconductor device with grounding conductor film formed on upper surface of dielectric film formed above integrated circuit |
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