JPS6250981B2 - - Google Patents
Info
- Publication number
- JPS6250981B2 JPS6250981B2 JP56011594A JP1159481A JPS6250981B2 JP S6250981 B2 JPS6250981 B2 JP S6250981B2 JP 56011594 A JP56011594 A JP 56011594A JP 1159481 A JP1159481 A JP 1159481A JP S6250981 B2 JPS6250981 B2 JP S6250981B2
- Authority
- JP
- Japan
- Prior art keywords
- ceramic substrate
- lsi
- wiring
- substrate
- surface parts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000004020 conductor Substances 0.000 claims abstract description 27
- 239000012212 insulator Substances 0.000 claims abstract description 26
- 239000000919 ceramic Substances 0.000 claims abstract description 24
- 230000017525 heat dissipation Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 abstract description 4
- 238000005476 soldering Methods 0.000 abstract description 2
- 230000005855 radiation Effects 0.000 abstract 2
- 230000005540 biological transmission Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000000110 cooling liquid Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
本発明は大規模集積回路（LSI）パツケージに
関し、特に放熱性を良好ならしめ、かつ、高密度
配線が可能なパツケージ構造に関する。
関し、特に放熱性を良好ならしめ、かつ、高密度
配線が可能なパツケージ構造に関する。
近年、LSIチツプの集積化が進み、これを実装
するLSIパツケージに用いられる多層回路基板に
は、接続配線の高性能化および熱放散の高効率化
が要求されるようになつている。すなわち、LSI
チツプの高集積化に伴ない、これらを相互接続す
る接続配線における信号の遅延および接続配線間
のクロストークの減少は極めて重要である。その
ためには、信号配線幅の微細化と均一化および絶
縁体の誘電率の低下が必要である。一方、LSIチ
ツプから発生する熱量は、高集積化に伴なつてま
すます増大する傾向にあり、この熱エネルギーを
効率的に放散させることも極めて重要である。
LSIチツプの高信頼度を保証するためには、LSI
チツプの温度上昇をできるだけ抑えて、チツプを
一定温度以下に保つことが必要不可欠であるから
である。
するLSIパツケージに用いられる多層回路基板に
は、接続配線の高性能化および熱放散の高効率化
が要求されるようになつている。すなわち、LSI
チツプの高集積化に伴ない、これらを相互接続す
る接続配線における信号の遅延および接続配線間
のクロストークの減少は極めて重要である。その
ためには、信号配線幅の微細化と均一化および絶
縁体の誘電率の低下が必要である。一方、LSIチ
ツプから発生する熱量は、高集積化に伴なつてま
すます増大する傾向にあり、この熱エネルギーを
効率的に放散させることも極めて重要である。
LSIチツプの高信頼度を保証するためには、LSI
チツプの温度上昇をできるだけ抑えて、チツプを
一定温度以下に保つことが必要不可欠であるから
である。
しかしながら、従来のLSIパツケージは、上述
の配線の高性能化と熱放散の効率化というと２つ
の要求を同時に十分満足させることができない。
の配線の高性能化と熱放散の効率化というと２つ
の要求を同時に十分満足させることができない。
第１図は、従来のLSIパツケージの代表的な一
例を示す断面図である。すなわち、有機絶縁体１
と配線導体２からなる多層回路基板上にLSIチツ
プを収容するチツプキヤリア３を搭載し、チツプ
キヤリア３からリード４がでて前記多層基板表面
に形成されたリードボンデイングパツド５と接続
されている。チツプキヤリア３の上面にはヒート
シンク６が取り付けられており、チツプキヤリア
３の内壁に取り付けられたICチツプ７から発生
する熱は、チツプキヤリア３を介してヒートシン
ク６へ伝導され、空中へ放散される。前記多層回
路基板は前述のように絶縁材料として有機樹脂を
使用しているため、低誘電率であり、信号配線間
のクロストークおよび信号の伝送遅延時間が小で
良好な伝送特性を有する。しかし、熱伝導性が低
いため、熱放散上に問題点がある。また、ヒート
シンク６は個々のチツプキヤリア３に取り付けら
れているため、大きさが制限され十分な放熱効果
が得られないという欠点がある。さらに、ヒート
シンク６が個々に独立しているため、液体冷却構
造を採用することが困難である。以上のように、
上述の従来のパツケージは熱放散の効率が悪い。
例を示す断面図である。すなわち、有機絶縁体１
と配線導体２からなる多層回路基板上にLSIチツ
プを収容するチツプキヤリア３を搭載し、チツプ
キヤリア３からリード４がでて前記多層基板表面
に形成されたリードボンデイングパツド５と接続
されている。チツプキヤリア３の上面にはヒート
シンク６が取り付けられており、チツプキヤリア
３の内壁に取り付けられたICチツプ７から発生
する熱は、チツプキヤリア３を介してヒートシン
ク６へ伝導され、空中へ放散される。前記多層回
路基板は前述のように絶縁材料として有機樹脂を
使用しているため、低誘電率であり、信号配線間
のクロストークおよび信号の伝送遅延時間が小で
良好な伝送特性を有する。しかし、熱伝導性が低
いため、熱放散上に問題点がある。また、ヒート
シンク６は個々のチツプキヤリア３に取り付けら
れているため、大きさが制限され十分な放熱効果
が得られないという欠点がある。さらに、ヒート
シンク６が個々に独立しているため、液体冷却構
造を採用することが困難である。以上のように、
上述の従来のパツケージは熱放散の効率が悪い。
第２図は、熱放散を良くした従来のLSIパツケ
ージの一例を示す。すなわち、セラミツク基板１
１上に配線導体１２および無機絶縁体１３から成
る多層回路が形成され、前記無機絶縁層１３の表
面に設けたチツプボンデイングパツド１５にIC
チツプ１４を取り付けている。そして、セラミツ
ク基板１１の前記多層回路形成面とは反対側の面
（裏面）に、ヒートシンク１７が取り付けられた
構造である。上記無機絶縁体１３は、アルミナ，
酸化シリコン等を主成分とするため、熱伝導率が
良く、有機絶縁体の10〜100倍の熱伝導率であ
る。さらに、LSIチツプ１４はチツプボンデイン
グパツド１５に直接取り付けられ、ヒートシンク
１７がセラミツク基板１１の裏面全体に取り付け
られているから、熱放散性が良好である。また、
ヒートシンク１７をコールドプレートなどとして
利用することにより、液体冷却の方法を採用する
ことも比較的容易である。しかしながら、上述の
パツケージは以下に述べるように、信号配線回路
の特性に問題がある。すなわち、無機絶縁体１３
の誘電率は、有機絶縁材料２倍程度であるから、
信号配線の伝送遅延時間が大きく、また信号配線
間の静電容量が大となるためクロストークが大き
いという欠点がある。また、無機絶縁体に配線導
体を形成させるには、通常スクリーン印刷法が用
いられるため、信号線幅を微細化することが困難
であり、配線密度を大にすることができないとい
う欠点がある。また、信号線幅が大きいというこ
とは、クロストークや遅延時間がより大きくなる
という欠点を有する。
ージの一例を示す。すなわち、セラミツク基板１
１上に配線導体１２および無機絶縁体１３から成
る多層回路が形成され、前記無機絶縁層１３の表
面に設けたチツプボンデイングパツド１５にIC
チツプ１４を取り付けている。そして、セラミツ
ク基板１１の前記多層回路形成面とは反対側の面
（裏面）に、ヒートシンク１７が取り付けられた
構造である。上記無機絶縁体１３は、アルミナ，
酸化シリコン等を主成分とするため、熱伝導率が
良く、有機絶縁体の10〜100倍の熱伝導率であ
る。さらに、LSIチツプ１４はチツプボンデイン
グパツド１５に直接取り付けられ、ヒートシンク
１７がセラミツク基板１１の裏面全体に取り付け
られているから、熱放散性が良好である。また、
ヒートシンク１７をコールドプレートなどとして
利用することにより、液体冷却の方法を採用する
ことも比較的容易である。しかしながら、上述の
パツケージは以下に述べるように、信号配線回路
の特性に問題がある。すなわち、無機絶縁体１３
の誘電率は、有機絶縁材料２倍程度であるから、
信号配線の伝送遅延時間が大きく、また信号配線
間の静電容量が大となるためクロストークが大き
いという欠点がある。また、無機絶縁体に配線導
体を形成させるには、通常スクリーン印刷法が用
いられるため、信号線幅を微細化することが困難
であり、配線密度を大にすることができないとい
う欠点がある。また、信号線幅が大きいというこ
とは、クロストークや遅延時間がより大きくなる
という欠点を有する。
そこで、出願人は配線導体を包含するセラミツ
ク基板の表面の第一の部分に無機絶縁体中に配線
導体を配した多層回路を形成し、セラミツク基板
の表面の第二の部分にLSIチツプを密着したLSI
パツケージの技術を提案した（特開昭54―
8976）。
ク基板の表面の第一の部分に無機絶縁体中に配線
導体を配した多層回路を形成し、セラミツク基板
の表面の第二の部分にLSIチツプを密着したLSI
パツケージの技術を提案した（特開昭54―
8976）。
しかし、この技術も多層回路の絶縁材料として
石英ガラスを主体とした無機ガラス系材料を使用
するので、特性が良くなく、また、セラミツク基
板中の配線を信号配線として使用するので、前述
のように伝送遅延時間が大きく、クロストークが
大きい問題が残つた。
石英ガラスを主体とした無機ガラス系材料を使用
するので、特性が良くなく、また、セラミツク基
板中の配線を信号配線として使用するので、前述
のように伝送遅延時間が大きく、クロストークが
大きい問題が残つた。
本発明の目的は、熱放散性がよく、しかも接続
配線が高性能化されその特性が改良されたLSIパ
ツケージを提供することにある。
配線が高性能化されその特性が改良されたLSIパ
ツケージを提供することにある。
本発明のパツケージは、放熱板がその裏面に密
着され配線導体を内部に包含するセラミツク基板
と、この基板の表面の第一の部分に形成された絶
縁体中に配線導体を包含する多層回路と、前記セ
ラミツク基板の表面の第二の部分に固着された
LSIチツプとを備えたLSIパツケージにおいて、
上記多層回路は、その絶縁体が有機絶縁体で構成
され、その内部の配線導体が信号配線であること
を特徴とする。
着され配線導体を内部に包含するセラミツク基板
と、この基板の表面の第一の部分に形成された絶
縁体中に配線導体を包含する多層回路と、前記セ
ラミツク基板の表面の第二の部分に固着された
LSIチツプとを備えたLSIパツケージにおいて、
上記多層回路は、その絶縁体が有機絶縁体で構成
され、その内部の配線導体が信号配線であること
を特徴とする。
次に、本発明を図面を参照して詳細に説明す
る。
る。
第３図は本発明の一実施例を示す断面図であ
り、配線導体２２が内部に形成されているセラミ
ツク基板２１上の第１の表面部分に、信号配線導
体２４と有機絶縁体２３からなる多層回路が形成
されている。そして、基板２１の第２の表面部分
に、チツプボンデイングパツド２５およびリード
ボンデイングパツド２６を形成し、LSIチツプ２
７をハンダ付けによつてチツプボンデイングパツ
ド２５に固着し、リードをリードボンデイングパ
ツド２６に接続する。そして、セラミツク基板２
１の裏面にはヒートシンク２８が密着して固着さ
れている。
り、配線導体２２が内部に形成されているセラミ
ツク基板２１上の第１の表面部分に、信号配線導
体２４と有機絶縁体２３からなる多層回路が形成
されている。そして、基板２１の第２の表面部分
に、チツプボンデイングパツド２５およびリード
ボンデイングパツド２６を形成し、LSIチツプ２
７をハンダ付けによつてチツプボンデイングパツ
ド２５に固着し、リードをリードボンデイングパ
ツド２６に接続する。そして、セラミツク基板２
１の裏面にはヒートシンク２８が密着して固着さ
れている。
本実施例では、LSIチツプ２７から発生する熱
は、ハンダを介してボンデイングパツド２５へ伝
えられ、さらにセラミツク基板２１を通つてヒー
トシンク２８へ効率よく伝導され空中に放散され
る。従つて、従来の有機絶縁体を使用したパツケ
ージに比べて熱放散効率がよく、LSIチツプ２７
の温度を一定値以下に保つことが可能である。ま
た、信号配線導体２４は、有機絶縁体２３中に形
成されるから、選択メツキ法や選択エツチング法
等により信号線幅を容易に微細化することが可能
である。また、有機絶縁体２３は低誘電率である
ため、信号線幅の微細化と併せて遅延時間の減少
およびクロストークの減少が可能である。本実施
例では、ポリイミド系樹脂に金の選択メツキ法で
信号配線を形成することにより、従来の無機絶縁
体にスクリーン印刷法で形成した信号配線の遅延
時間に比べて1/2〜1/3の遅延時間にすることがで
きた。なお、セラミツク基板２１中に形成されて
いる配線導体２２は、グランド層や電源層として
使用されている。グランド層や電源層は、それ程
微細化する必要はなく、かつ共通的に使用できる
パタンであるから、スクリーン印刷法によりセラ
ミツク基板中に形成するのに適している。
は、ハンダを介してボンデイングパツド２５へ伝
えられ、さらにセラミツク基板２１を通つてヒー
トシンク２８へ効率よく伝導され空中に放散され
る。従つて、従来の有機絶縁体を使用したパツケ
ージに比べて熱放散効率がよく、LSIチツプ２７
の温度を一定値以下に保つことが可能である。ま
た、信号配線導体２４は、有機絶縁体２３中に形
成されるから、選択メツキ法や選択エツチング法
等により信号線幅を容易に微細化することが可能
である。また、有機絶縁体２３は低誘電率である
ため、信号線幅の微細化と併せて遅延時間の減少
およびクロストークの減少が可能である。本実施
例では、ポリイミド系樹脂に金の選択メツキ法で
信号配線を形成することにより、従来の無機絶縁
体にスクリーン印刷法で形成した信号配線の遅延
時間に比べて1/2〜1/3の遅延時間にすることがで
きた。なお、セラミツク基板２１中に形成されて
いる配線導体２２は、グランド層や電源層として
使用されている。グランド層や電源層は、それ程
微細化する必要はなく、かつ共通的に使用できる
パタンであるから、スクリーン印刷法によりセラ
ミツク基板中に形成するのに適している。
第４図は、本発明の他の実施例を示す断面図で
あり、この場合は、リードボンデイングパツド３
８を有機絶縁体３４の表面に形成させることによ
り多層回路の領域の拡大を図つている。すなわ
ち、配線導体３２および３３が内部に形成されて
いるセラミツク基板３１の第１の表面部分に、有
機絶縁体３４および信号配線導体３５からなる多
層回路が形成されている。また、チツプボンデイ
ングパツド３６を第２の表面部分に形成し、その
上にLSI３７を搭載する。そして、リードボンデ
イングパツド３８は前記多層回路上に形成されて
いる。このため、多層回路を形成する第１の表面
部分が前述の実施例に比べて広くなつている。こ
の結果、より多くの信号配線を形成させることが
できる。また、セラミツク基板３１の裏面にはピ
ン３９を植設し、外部との接続に用いる。ピン３
９は前記配線導体３３に接続されており、導体３
３はさらに電源層配線導体３２や信号配線導体３
５に適宜接続されている。また、ピン３９を植設
した部分を除くセラミツク基板３１の裏面には、
コールドプレート４０が密着固着されている。
LSIチツプ３７の発熱は、チツプボンデイングパ
ツド３６，セラミツク基板３１を介してコールド
プレート４０に伝導され、コールドプレート４０
の両端部は（図示されない）冷却用液体によつて
冷却されている。以上のように、この実施例の場
合も、前述の実施例と同様に信号線の性能はよ
く、熱放散性も良好であり、さらに、信号配線を
より多く収容することを可能としている。
あり、この場合は、リードボンデイングパツド３
８を有機絶縁体３４の表面に形成させることによ
り多層回路の領域の拡大を図つている。すなわ
ち、配線導体３２および３３が内部に形成されて
いるセラミツク基板３１の第１の表面部分に、有
機絶縁体３４および信号配線導体３５からなる多
層回路が形成されている。また、チツプボンデイ
ングパツド３６を第２の表面部分に形成し、その
上にLSI３７を搭載する。そして、リードボンデ
イングパツド３８は前記多層回路上に形成されて
いる。このため、多層回路を形成する第１の表面
部分が前述の実施例に比べて広くなつている。こ
の結果、より多くの信号配線を形成させることが
できる。また、セラミツク基板３１の裏面にはピ
ン３９を植設し、外部との接続に用いる。ピン３
９は前記配線導体３３に接続されており、導体３
３はさらに電源層配線導体３２や信号配線導体３
５に適宜接続されている。また、ピン３９を植設
した部分を除くセラミツク基板３１の裏面には、
コールドプレート４０が密着固着されている。
LSIチツプ３７の発熱は、チツプボンデイングパ
ツド３６，セラミツク基板３１を介してコールド
プレート４０に伝導され、コールドプレート４０
の両端部は（図示されない）冷却用液体によつて
冷却されている。以上のように、この実施例の場
合も、前述の実施例と同様に信号線の性能はよ
く、熱放散性も良好であり、さらに、信号配線を
より多く収容することを可能としている。
以上のように、本発明においては、LSIチツプ
はセラミツク基板に固着させ、信号配線は有機絶
縁体中に形成させた構造としたから、LSIチツプ
の放熱性がよく、しかも信号線の微細化が可能で
ある。従つて、LSIチツプの高集積化、高密度実
装ができ、装置の小型化が促進されるという効果
があり、さらに、信号配線の遅延時間および信号
配線間のクロストークを減少させることができる
効果を奏する。
はセラミツク基板に固着させ、信号配線は有機絶
縁体中に形成させた構造としたから、LSIチツプ
の放熱性がよく、しかも信号線の微細化が可能で
ある。従つて、LSIチツプの高集積化、高密度実
装ができ、装置の小型化が促進されるという効果
があり、さらに、信号配線の遅延時間および信号
配線間のクロストークを減少させることができる
効果を奏する。
第１図および第２図はそれぞれ従来のLSIパツ
ケージの一例を示す断面図、第３図および第４図
はそれぞれ本発明の一実施例を示す断面図であ
る。 図において、１，２３，３４…有機絶縁体、
２，１２，２２，２４，３２，３３，３５…配線
導体、５，１６，２６，３８…リードボンデイン
グパツド、６，１７，２８…ヒートシンク、７，
１４，２７，３７…LSIチツプ、１１，２１，３
１…セラミツク基板、１３…無機絶縁体、１５，
２５，３６…チツプボンデイングパツド、３９…
ピン、４０…コールドプレート。
ケージの一例を示す断面図、第３図および第４図
はそれぞれ本発明の一実施例を示す断面図であ
る。 図において、１，２３，３４…有機絶縁体、
２，１２，２２，２４，３２，３３，３５…配線
導体、５，１６，２６，３８…リードボンデイン
グパツド、６，１７，２８…ヒートシンク、７，
１４，２７，３７…LSIチツプ、１１，２１，３
１…セラミツク基板、１３…無機絶縁体、１５，
２５，３６…チツプボンデイングパツド、３９…
ピン、４０…コールドプレート。
Claims (1)
- 【特許請求の範囲】 １ 放熱板がその裏面に密着され配線導体を内部
に包含するセラミツク基板と、 この基板の表面の第一の部分に形成された絶縁
体中に配線導体を包含する多層回路と、 前記セラミツク基板の表面の第二の部分に固着
されたLSIチツプと を備えたLSIパツケージにおいて、 上記セラミツク基板中の配線導体は電源配線ま
たはグランド配線であり、 上記多層回路は、 その絶縁体が有機絶縁体で構成され、 その内部の配線導体が信号配線である ことを特徴とするLSIパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011594A JPS57126154A (en) | 1981-01-30 | 1981-01-30 | Lsi package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011594A JPS57126154A (en) | 1981-01-30 | 1981-01-30 | Lsi package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57126154A JPS57126154A (en) | 1982-08-05 |
| JPS6250981B2 true JPS6250981B2 (ja) | 1987-10-28 |
Family
ID=11782228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56011594A Granted JPS57126154A (en) | 1981-01-30 | 1981-01-30 | Lsi package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57126154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125678U (ja) * | 1988-02-12 | 1989-08-28 | ||
| JPH02133374U (ja) * | 1989-04-12 | 1990-11-06 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936949A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | マルチチツプパツケ−ジ |
| JPS6047496A (ja) * | 1983-08-26 | 1985-03-14 | 日立化成工業株式会社 | セラミツク基板 |
| JPS60154596A (ja) * | 1984-01-23 | 1985-08-14 | 日本電気株式会社 | 多層配線基板 |
| JPH067578B2 (ja) * | 1985-01-28 | 1994-01-26 | 日本電気株式会社 | セラミツク多層基板 |
| JP3309492B2 (ja) * | 1993-05-28 | 2002-07-29 | 住友電気工業株式会社 | 半導体装置用基板 |
| CH690806A5 (de) * | 1997-03-27 | 2001-01-15 | Ppc Electronic Ag | Mehrlagiger Leiterplattenkörper für hohe Spannungen und hohe Ströme sowie Verfahren zur Herstellung eines solchen Leiterplattenkörpers. |
| US9159670B2 (en) * | 2013-08-29 | 2015-10-13 | Qualcomm Incorporated | Ultra fine pitch and spacing interconnects for substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS548976A (en) * | 1977-06-22 | 1979-01-23 | Nec Corp | Lsi package |
-
1981
- 1981-01-30 JP JP56011594A patent/JPS57126154A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS548976A (en) * | 1977-06-22 | 1979-01-23 | Nec Corp | Lsi package |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125678U (ja) * | 1988-02-12 | 1989-08-28 | ||
| JPH02133374U (ja) * | 1989-04-12 | 1990-11-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57126154A (en) | 1982-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0163871B1 (ko) | 하부에 히트 싱크가 부착된 솔더 볼 어레이 패키지 | |
| US5592735A (en) | Method of making a multi-chip module having an improved heat dissipation efficiency | |
| US4744007A (en) | High density LSI package for logic circuits | |
| JP2548602B2 (ja) | 半導体実装モジュール | |
| KR19980024956A (ko) | 반도체 패키지 및 반도체 실장 부품 | |
| US5525835A (en) | Semiconductor chip module having an electrically insulative thermally conductive thermal dissipator directly in contact with the semiconductor element | |
| JPS6250981B2 (ja) | ||
| JP2845227B2 (ja) | マルチチップモジュールの実装構造 | |
| JPH0573079B2 (ja) | ||
| JP2000323610A (ja) | フィルムキャリア型半導体装置 | |
| JPH06204355A (ja) | 半導体装置用パッケージ及び半導体装置 | |
| JP2000323627A (ja) | フィルムキャリア型半導体装置 | |
| JPH10256413A (ja) | 半導体パッケージ | |
| JPS6151427B2 (ja) | ||
| JPH0513610A (ja) | 半導体集積回路チツプ実装用基板 | |
| JPH05343606A (ja) | マルチチップモジュール | |
| JPS6217871B2 (ja) | ||
| JPH05315470A (ja) | マルチチップモジュール | |
| JPH05114665A (ja) | 放熱性基板 | |
| JPH10209332A (ja) | 金属基板を含む回路パッケージ及び実装方法 | |
| JPS6219072B2 (ja) | ||
| JPS63289847A (ja) | Ｌｓｉパッケ−ジの放熱構造 | |
| JPS6159534B2 (ja) | ||
| JPS60226149A (ja) | ヒ−トシンク付セラミツクパツケ−ジ | |
| JP2892687B2 (ja) | 半導体素子用パツケージ |