JPH0513610A - 半導体集積回路チツプ実装用基板 - Google Patents
半導体集積回路チツプ実装用基板Info
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- JPH0513610A JPH0513610A JP16436291A JP16436291A JPH0513610A JP H0513610 A JPH0513610 A JP H0513610A JP 16436291 A JP16436291 A JP 16436291A JP 16436291 A JP16436291 A JP 16436291A JP H0513610 A JPH0513610 A JP H0513610A
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体集積回路チップに発生する
熱を基板を通して放熱する半導体集積回路チップ実装用
基板に関し、半導体集積回路チップを支持する回路基板
が熱伝導性の不充分な材料で構成されていても充分な放
熱効果が可能な実装用基板を提供することを目的とす
る。 【構成】 セラミック基板2と、このセラミック基板2
の上に形成された良熱伝導性材料層3と、この良熱伝導
性材料層3の上に形成された薄膜多層配線層4を有し、
この薄膜多層配線層4には厚さ方向に設けられた開口内
に良熱伝導性材料が充填された複数のサーマルビア5が
形成されており、この薄膜多層配線層5上に実装される
半導体集積回路チップ7で発生する熱をこのサーマルビ
ア5によってこの良熱伝導性材料層3に伝導して放熱す
るように構成した。
熱を基板を通して放熱する半導体集積回路チップ実装用
基板に関し、半導体集積回路チップを支持する回路基板
が熱伝導性の不充分な材料で構成されていても充分な放
熱効果が可能な実装用基板を提供することを目的とす
る。 【構成】 セラミック基板2と、このセラミック基板2
の上に形成された良熱伝導性材料層3と、この良熱伝導
性材料層3の上に形成された薄膜多層配線層4を有し、
この薄膜多層配線層4には厚さ方向に設けられた開口内
に良熱伝導性材料が充填された複数のサーマルビア5が
形成されており、この薄膜多層配線層5上に実装される
半導体集積回路チップ7で発生する熱をこのサーマルビ
ア5によってこの良熱伝導性材料層3に伝導して放熱す
るように構成した。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路チップ
実装用基板、特に、半導体集積回路チップに発生する熱
を基板を通して放熱する半導体集積回路チップ実装用基
板に関するものである。
実装用基板、特に、半導体集積回路チップに発生する熱
を基板を通して放熱する半導体集積回路チップ実装用基
板に関するものである。
【0002】
【従来の技術】従来から、各種のセラミックス基板上
に、ポリイミド樹脂からなる多層配線層を形成し、その
上に複数の半導体集積回路チップを実装する(マルチチ
ップモジュール)ことはよく知られている。そしてこの
場合、多層配線層上に実装した各半導体集積回路チップ
の熱を、多層配線層に形成した開口に良熱伝導性材料を
充填した多数のサーマルビアを通してその下のセラミッ
クス基板に伝導し、このセラミックス基板によって外部
に放散することもよく知られていることである。
に、ポリイミド樹脂からなる多層配線層を形成し、その
上に複数の半導体集積回路チップを実装する(マルチチ
ップモジュール)ことはよく知られている。そしてこの
場合、多層配線層上に実装した各半導体集積回路チップ
の熱を、多層配線層に形成した開口に良熱伝導性材料を
充填した多数のサーマルビアを通してその下のセラミッ
クス基板に伝導し、このセラミックス基板によって外部
に放散することもよく知られていることである。
【0003】図2は、従来の半導体集積回路チップ実装
用基板の構成説明図である。図2中の11は入出力ピ
ン、12はセラミック多層基板、13はポリイミド多層
配線層、14はサーマルビア、15は半導体集積回路チ
ップマウント用金属層、16は半導体集積回路チップ、
17はボンディングワイヤである。
用基板の構成説明図である。図2中の11は入出力ピ
ン、12はセラミック多層基板、13はポリイミド多層
配線層、14はサーマルビア、15は半導体集積回路チ
ップマウント用金属層、16は半導体集積回路チップ、
17はボンディングワイヤである。
【0004】従来の半導体集積回路チップ実装用基板に
おいては、図に示されているように、入出力ピン11を
有するセラミック多層基板12の上に、ポリイミド樹脂
からなる多層配線層13が形成され、その上に形成され
た半導体集積回路チップマウント用金属層15の上に半
導体集積回路チップ16を実装し、半導体集積回路チッ
プ16の電極とポリイミド樹脂からなる多層配線層13
の配線層とをボンディングワイヤ17によって接続する
ように構成されている。そして、ポリイミド樹脂からな
る多層配線層13に形成された厚さ方向の開口内に良熱
伝導性材料を充填して形成された多数のサーマルビヤに
よって、半導体集積回路チップで発生した熱を、セラミ
ック多層基板12に伝導し、このセラミック多層基板1
2によって外部に放熱するようになっていた。
おいては、図に示されているように、入出力ピン11を
有するセラミック多層基板12の上に、ポリイミド樹脂
からなる多層配線層13が形成され、その上に形成され
た半導体集積回路チップマウント用金属層15の上に半
導体集積回路チップ16を実装し、半導体集積回路チッ
プ16の電極とポリイミド樹脂からなる多層配線層13
の配線層とをボンディングワイヤ17によって接続する
ように構成されている。そして、ポリイミド樹脂からな
る多層配線層13に形成された厚さ方向の開口内に良熱
伝導性材料を充填して形成された多数のサーマルビヤに
よって、半導体集積回路チップで発生した熱を、セラミ
ック多層基板12に伝導し、このセラミック多層基板1
2によって外部に放熱するようになっていた。
【0005】
【発明が解決しようとする課題】しかしながら、半導体
装置の高集積化が進むに従って半導体集積回路チップの
発熱量が増大し、その熱をいかに放散するかが大きな問
題となってきている。すなわち、上記のサーマルビアを
用いる場合、支持体として用いられているセラミック基
板がAlN、SiC等の良熱伝導性材料であるときは放
熱効果があるが、アルミナ、ムライト、ガラスセラミッ
クス等の熱伝導性が充分でない材料であるときは満足な
放熱効果が得られなかった。したがって、本発明は、半
導体集積回路チップを支持するセラミック基板が熱伝導
性の不充分な材料で構成されているときでも充分な放熱
効果が期待できる半導体集積回路チップ実装用基板を提
供することを目的とする。
装置の高集積化が進むに従って半導体集積回路チップの
発熱量が増大し、その熱をいかに放散するかが大きな問
題となってきている。すなわち、上記のサーマルビアを
用いる場合、支持体として用いられているセラミック基
板がAlN、SiC等の良熱伝導性材料であるときは放
熱効果があるが、アルミナ、ムライト、ガラスセラミッ
クス等の熱伝導性が充分でない材料であるときは満足な
放熱効果が得られなかった。したがって、本発明は、半
導体集積回路チップを支持するセラミック基板が熱伝導
性の不充分な材料で構成されているときでも充分な放熱
効果が期待できる半導体集積回路チップ実装用基板を提
供することを目的とする。
【0006】
【課題を解決するための手段】本発明にかかる半導体集
積回路チップ実装用基板においては、セラミック基板
と、該セラミック基板の上に形成された良熱伝導性材料
層と、該良熱伝導性材料層の上に形成された薄膜多層配
線層を有し、該薄膜多層配線層にはその厚さ方向に設け
られた開口内に良熱伝導性材料が充填された複数のサー
マルビアが形成されており、該薄膜多層配線層上に実装
される半導体集積回路チップで発生する熱を該サーマル
ビアによって該良熱伝導性材料層に伝導して放熱する構
成を採用した。また、この場合、セラミック基板上に形
成される良熱伝導性材料層として、ダイヤモンドまたは
立方晶系窒化ボロンの層を採用した。
積回路チップ実装用基板においては、セラミック基板
と、該セラミック基板の上に形成された良熱伝導性材料
層と、該良熱伝導性材料層の上に形成された薄膜多層配
線層を有し、該薄膜多層配線層にはその厚さ方向に設け
られた開口内に良熱伝導性材料が充填された複数のサー
マルビアが形成されており、該薄膜多層配線層上に実装
される半導体集積回路チップで発生する熱を該サーマル
ビアによって該良熱伝導性材料層に伝導して放熱する構
成を採用した。また、この場合、セラミック基板上に形
成される良熱伝導性材料層として、ダイヤモンドまたは
立方晶系窒化ボロンの層を採用した。
【0007】
【作用】本発明にかかる半導体集積回路チップ実装用基
板においては、熱伝導性が必ずしも充分でない基板上
に、良熱伝導性材料層を形成したため、半導体集積回路
チップは、半導体集積回路チップマウント用金属層とサ
ーマルビアを介してこの良熱伝導性材料層に熱的に接続
されるため、半導体集積回路チップで発生する熱を良熱
伝導性材料層に伝導して外部に放散することができる。
板においては、熱伝導性が必ずしも充分でない基板上
に、良熱伝導性材料層を形成したため、半導体集積回路
チップは、半導体集積回路チップマウント用金属層とサ
ーマルビアを介してこの良熱伝導性材料層に熱的に接続
されるため、半導体集積回路チップで発生する熱を良熱
伝導性材料層に伝導して外部に放散することができる。
【0008】
【実施例】以下、本発明の実施例を説明する。
(第1実施例)図1は、本発明の一実施例の半導体集積
回路チップ実装用基板の構成説明図である。図1中の1
は入出力ピン、2はセラミック多層基板、3は良熱伝導
性材料層、4は薄膜多層配線層、5はサーマルビア、6
は半導体集積回路チップマウント用金属層、7は半導体
集積回路チップ、8はボンディングワイヤである。
回路チップ実装用基板の構成説明図である。図1中の1
は入出力ピン、2はセラミック多層基板、3は良熱伝導
性材料層、4は薄膜多層配線層、5はサーマルビア、6
は半導体集積回路チップマウント用金属層、7は半導体
集積回路チップ、8はボンディングワイヤである。
【0009】本実施例の半導体集積回路チップ実装用基
板においては、入出力ピン1を有するセラミック多層基
板2の上に、炭素化合物気体をプラズマ分解することに
よってダイヤモンドからなる絶縁性の良熱伝導性材料層
3が形成され、その上にポリイミド樹脂の塗布あるいは
スピンコートと配線層の形成を繰り返すことによって薄
膜多層配線層4が形成され、この薄膜多層配線層4に
は、厚さ方向に設けられた開口内部に銅をメッキし、あ
るいは、この開口内に良熱伝導性低融点金属を溶融注入
したサーマルビア5が設けられており、その上に半導体
集積回路チップマウント用金属層6が形成され、その上
に半導体集積回路チップ7がフェースアップで実装さ
れ、その電極と薄膜多層配線層4の所定の配線層とがボ
ンディングワイヤ8によって接続されている。
板においては、入出力ピン1を有するセラミック多層基
板2の上に、炭素化合物気体をプラズマ分解することに
よってダイヤモンドからなる絶縁性の良熱伝導性材料層
3が形成され、その上にポリイミド樹脂の塗布あるいは
スピンコートと配線層の形成を繰り返すことによって薄
膜多層配線層4が形成され、この薄膜多層配線層4に
は、厚さ方向に設けられた開口内部に銅をメッキし、あ
るいは、この開口内に良熱伝導性低融点金属を溶融注入
したサーマルビア5が設けられており、その上に半導体
集積回路チップマウント用金属層6が形成され、その上
に半導体集積回路チップ7がフェースアップで実装さ
れ、その電極と薄膜多層配線層4の所定の配線層とがボ
ンディングワイヤ8によって接続されている。
【0010】この構成を有する半導体集積回路チップ実
装用基板によると、半導体集積回路チップ7で発生した
熱を、半導体集積回路チップマウント用金属層6とサー
マルビア5によって良熱伝導性材料層3に導き、この良
熱伝導性材料層3によって外部に放散することができ
る。なお、半導体集積回路チップ7と多層配線層4の配
線層との接続は、上記のボンディングワイヤによる他、
TAB(Tape Automated Bondin
g)によって行うこともできる。
装用基板によると、半導体集積回路チップ7で発生した
熱を、半導体集積回路チップマウント用金属層6とサー
マルビア5によって良熱伝導性材料層3に導き、この良
熱伝導性材料層3によって外部に放散することができ
る。なお、半導体集積回路チップ7と多層配線層4の配
線層との接続は、上記のボンディングワイヤによる他、
TAB(Tape Automated Bondin
g)によって行うこともできる。
【0011】また、薄膜多層配線層の層間絶縁膜は、上
記のポリイミド樹脂の他、テフロン樹脂、SiO2 など
によって形成することができる。そしてまた、良熱伝導
性材料層として、ダイヤモンドのほかに例えば立方晶窒
化ボロン(C−BN)等を用いることができる。また、
熱伝導性が充分でない基板を構成するセラミックスとし
てはアルミナ、ムライト、ガラスセラミックス等が挙げ
られる。
記のポリイミド樹脂の他、テフロン樹脂、SiO2 など
によって形成することができる。そしてまた、良熱伝導
性材料層として、ダイヤモンドのほかに例えば立方晶窒
化ボロン(C−BN)等を用いることができる。また、
熱伝導性が充分でない基板を構成するセラミックスとし
てはアルミナ、ムライト、ガラスセラミックス等が挙げ
られる。
【0012】
【発明の効果】以上説明したように、本発明によると、
熱放散性および電気的伝送特性が共に優れた半導体集積
回路チップ実装用基板を提供することができ、高集積化
する半導体集積回路装置の技術分野において寄与すると
ころが大きい。
熱放散性および電気的伝送特性が共に優れた半導体集積
回路チップ実装用基板を提供することができ、高集積化
する半導体集積回路装置の技術分野において寄与すると
ころが大きい。
【図1】本発明の一実施例の半導体集積回路チップ実装
用基板の構成説明図である。
用基板の構成説明図である。
【図2】従来の半導体集積回路チップ実装用基板の構成
説明図である。
説明図である。
1 入出力ピン
2 セラミック多層基板
3 良熱伝導性材料層
4 薄膜多層配線層
5 サーマルビア
6 半導体集積回路チップマウント用金属層
7 半導体集積回路チップ
8 ボンディングワイヤ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所
7352−4M H01L 23/12 C
7220−4M 23/36 D
Claims (3)
- 【請求項1】 セラミック基板と、該セラミック基板の
上に形成された良熱伝導性材料層と、該良熱伝導性材料
層の上に形成された薄膜多層配線層を有し、該薄膜多層
配線層にはその厚さ方向に設けられた開口内に良熱伝導
性材料が充填された複数のサーマルビアが形成されてお
り、該薄膜多層配線層上に実装される半導体集積回路チ
ップで発生する熱を該サーマルビアによって該良熱伝導
性材料層に伝導して放熱するようにしたことを特徴とす
る半導体集積回路チップ実装用基板。 - 【請求項2】セラミック基板が、アルミナ、ムライト、
ガラスセラミックス等で構成されていることを特徴とす
る請求項1記載の半導体集積回路チップ実装用基板。 - 【請求項3】 セラミック基板上に形成される良熱伝導
性材料層が、ダイヤモンドまたは立方晶系窒化ボロンで
あることを特徴とする請求項1記載の半導体装置実装用
回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16436291A JPH0513610A (ja) | 1991-07-04 | 1991-07-04 | 半導体集積回路チツプ実装用基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16436291A JPH0513610A (ja) | 1991-07-04 | 1991-07-04 | 半導体集積回路チツプ実装用基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0513610A true JPH0513610A (ja) | 1993-01-22 |
Family
ID=15791706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16436291A Withdrawn JPH0513610A (ja) | 1991-07-04 | 1991-07-04 | 半導体集積回路チツプ実装用基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0513610A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0632499A2 (en) * | 1993-05-28 | 1995-01-04 | Sumitomo Electric Industries, Ltd | Substrate for semiconductor device |
US5731067A (en) * | 1995-06-07 | 1998-03-24 | Denso Corporation | Multi-layered substrate |
JP2004537849A (ja) * | 2001-06-28 | 2004-12-16 | スカイワークス ソリューションズ,インコーポレイテッド | リードレスマルチダイキャリアの構造およびその作製のための方法 |
WO2007040694A1 (en) | 2005-09-26 | 2007-04-12 | Motorola, Inc. | Integrated circuit mounting for thermal stress relief useable in a multi-chip module |
JP2019045777A (ja) * | 2017-09-06 | 2019-03-22 | セイコーエプソン株式会社 | 電気光学装置、電子機器及びプロジェクター |
-
1991
- 1991-07-04 JP JP16436291A patent/JPH0513610A/ja not_active Withdrawn
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0632499A2 (en) * | 1993-05-28 | 1995-01-04 | Sumitomo Electric Industries, Ltd | Substrate for semiconductor device |
EP0632499A3 (en) * | 1993-05-28 | 1995-03-29 | Sumitomo Electric Industries | Semiconductor device substrate. |
US5682063A (en) * | 1993-05-28 | 1997-10-28 | Sumitomo Electric Industries, Ltd. | Substrate for semiconductor device |
US5731067A (en) * | 1995-06-07 | 1998-03-24 | Denso Corporation | Multi-layered substrate |
JP2004537849A (ja) * | 2001-06-28 | 2004-12-16 | スカイワークス ソリューションズ,インコーポレイテッド | リードレスマルチダイキャリアの構造およびその作製のための方法 |
EP1407641A4 (en) * | 2001-06-28 | 2010-05-12 | Skyworks Solutions Inc | STRUCTURE AND METHOD FOR PRODUCING A LINE-FREE MULTIPLE CHIP CARRIER |
WO2007040694A1 (en) | 2005-09-26 | 2007-04-12 | Motorola, Inc. | Integrated circuit mounting for thermal stress relief useable in a multi-chip module |
EP1938383A1 (en) * | 2005-09-26 | 2008-07-02 | Motorola, Inc. | Integrated circuit mounting for thermal stress relief useable in a multi-chip module |
JP2009510766A (ja) * | 2005-09-26 | 2009-03-12 | モトローラ・インコーポレイテッド | マルチチップ・モジュールで使用することができる熱応力を緩和するための集積回路の実装 |
EP1938383A4 (en) * | 2005-09-26 | 2010-09-22 | Motorola Inc | INTEGRATED CIRCUIT ASSEMBLY FOR THERMAL STRAIN RELIEF USED IN A MULTI-CHIP MODULE |
JP2019045777A (ja) * | 2017-09-06 | 2019-03-22 | セイコーエプソン株式会社 | 電気光学装置、電子機器及びプロジェクター |
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