JPH01307236A - 電子デバイス組立体及びその製造方法 - Google Patents
電子デバイス組立体及びその製造方法Info
- Publication number
- JPH01307236A JPH01307236A JP1038543A JP3854389A JPH01307236A JP H01307236 A JPH01307236 A JP H01307236A JP 1038543 A JP1038543 A JP 1038543A JP 3854389 A JP3854389 A JP 3854389A JP H01307236 A JPH01307236 A JP H01307236A
- Authority
- JP
- Japan
- Prior art keywords
- teflon
- carrier
- copper
- invar
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title description 6
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 239000012777 electrically insulating material Substances 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 15
- 239000002184 metal Substances 0.000 abstract description 15
- 229910052802 copper Inorganic materials 0.000 abstract description 12
- 239000010949 copper Substances 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 12
- 239000004809 Teflon Substances 0.000 abstract description 11
- 229920006362 Teflon® Polymers 0.000 abstract description 11
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 abstract description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 7
- 229910001374 Invar Inorganic materials 0.000 abstract description 7
- 239000000463 material Substances 0.000 abstract description 6
- 239000004642 Polyimide Substances 0.000 abstract description 5
- 229920001721 polyimide Polymers 0.000 abstract description 5
- 229910000833 kovar Inorganic materials 0.000 abstract description 4
- 239000012876 carrier material Substances 0.000 abstract description 3
- 239000007769 metal material Substances 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 abstract description 2
- 230000000873 masking effect Effects 0.000 abstract description 2
- 239000012811 non-conductive material Substances 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 238000001039 wet etching Methods 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 abstract 1
- 230000008021 deposition Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 9
- 238000005382 thermal cycling Methods 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000001351 cycling effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- SYQQWGGBOQFINV-FBWHQHKGSA-N 4-[2-[(2s,8s,9s,10r,13r,14s,17r)-10,13-dimethyl-17-[(2r)-6-methylheptan-2-yl]-3-oxo-1,2,6,7,8,9,11,12,14,15,16,17-dodecahydrocyclopenta[a]phenanthren-2-yl]ethoxy]-4-oxobutanoic acid Chemical compound C1CC2=CC(=O)[C@H](CCOC(=O)CCC(O)=O)C[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2 SYQQWGGBOQFINV-FBWHQHKGSA-N 0.000 description 1
- GXDVEXJTVGRLNW-UHFFFAOYSA-N [Cr].[Cu] Chemical compound [Cr].[Cu] GXDVEXJTVGRLNW-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000009459 flexible packaging Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011104 metalized film Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 1
- 239000004810 polytetrafluoroethylene Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49534—Multi-layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
- H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01012—Magnesium [Mg]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般に、電子デバイスのパッケージングに関
するものであり、特に、電子デバイスを保持するための
第１段の電子パッケージと、その製法に関するものであ
る。
するものであり、特に、電子デバイスを保持するための
第１段の電子パッケージと、その製法に関するものであ
る。
Ｂ、従来技術及びその問題点
近年、電子産業で使用する技術の進歩、改良、開発が進
み、回路構成部品のパッケージングに関する技術もそれ
に見合う速度で進歩している。たとえば、１３＋ｎｍ角
未満のモノリシック・チップ１個に現在百方ビットの情
報を格納することができ、さらに、このようなチップに
多数の電子回路を実装することができる。ますます小さ
くなるチップにますます多くの電子回路を実装すること
は、こうした小さくなったチップをモジニールでパッケ
ージソゲする課題を不可能に近いものにしている。
み、回路構成部品のパッケージングに関する技術もそれ
に見合う速度で進歩している。たとえば、１３＋ｎｍ角
未満のモノリシック・チップ１個に現在百方ビットの情
報を格納することができ、さらに、このようなチップに
多数の電子回路を実装することができる。ますます小さ
くなるチップにますます多くの電子回路を実装すること
は、こうした小さくなったチップをモジニールでパッケ
ージソゲする課題を不可能に近いものにしている。
デバイスをモジュールに取り付ける際の主な制約は、そ
れぞれの熱膨張係数が同じでないために生じると思われ
る。この不一致により、熱サイクルの間に、相互結線の
破断その他の回路の不連続が生じる。たとえば、代表的
なチップの熱膨張係数は３μｍ ／ ｍ ／ ’Ｃ程度
であるのに対して、代表的なセラミック・モジュールの
熱膨張係数は７μｍ ／ ｍ ／ ’Ｃ程度である。
れぞれの熱膨張係数が同じでないために生じると思われ
る。この不一致により、熱サイクルの間に、相互結線の
破断その他の回路の不連続が生じる。たとえば、代表的
なチップの熱膨張係数は３μｍ ／ ｍ ／ ’Ｃ程度
であるのに対して、代表的なセラミック・モジュールの
熱膨張係数は７μｍ ／ ｍ ／ ’Ｃ程度である。
これらの破断その他の回路の不連続は、その環境で熱サ
イクルを施したときに発生する応力の結果生じ、る。こ
の問題は、よく行なわれるように、デバイスをモジュー
ルに強固に付着させるとき、−層複雑になる。従来技術
では、これらの熱的不整合によって生じる問題を解決す
るために、多くの努力が行なわれている。
イクルを施したときに発生する応力の結果生じ、る。こ
の問題は、よく行なわれるように、デバイスをモジュー
ルに強固に付着させるとき、−層複雑になる。従来技術
では、これらの熱的不整合によって生じる問題を解決す
るために、多くの努力が行なわれている。
米国特許第３７７７２２０号明細書には、熱膨張係数が
異なる離散的領域から形成された独特の構造が開示され
、デバイスをデバイスの熱膨張係数と最も一致する領域
に取り付けることを提案している。これは、理論的には
すぐれた開示であるが、今日の小型化したデバイスでは
、実用性に欠ける。
異なる離散的領域から形成された独特の構造が開示され
、デバイスをデバイスの熱膨張係数と最も一致する領域
に取り付けることを提案している。これは、理論的には
すぐれた開示であるが、今日の小型化したデバイスでは
、実用性に欠ける。
米国特許第３９８９７５４号明細書には、取り付けるデ
バイスと熱膨張係数が「はぼ同じ」繊維を支持電極に埋
め込んだ構造が開示されている。
バイスと熱膨張係数が「はぼ同じ」繊維を支持電極に埋
め込んだ構造が開示されている。
この考え方は正しいが、今日の市場で投資家を引きつけ
るのに必要な汎用性に欠ける。
るのに必要な汎用性に欠ける。
米国特許第４１８９５２４号明細書には、各導電層と各
絶縁層との間に、熱膨張が無視できるような導電性材料
の非常に薄い層を挿入した、多層の硬質サポートが開示
されている。この従来技術は、温度上昇による問題が「
無視できる」と教示しているので、本発明とは正反対で
ある。
絶縁層との間に、熱膨張が無視できるような導電性材料
の非常に薄い層を挿入した、多層の硬質サポートが開示
されている。この従来技術は、温度上昇による問題が「
無視できる」と教示しているので、本発明とは正反対で
ある。
米国特許第４４１３３０８号明細書では、応力及び熱膨
張の差によるはんだ接合部の故障を防止するため、チッ
プにサポートを設ける問題を明らかに認識しているが、
提案された解決方法は、超小型回路チップを用いた電子
機器の製造には問題が残されているので、限定された不
完全なものにすぎない。
張の差によるはんだ接合部の故障を防止するため、チッ
プにサポートを設ける問題を明らかに認識しているが、
提案された解決方法は、超小型回路チップを用いた電子
機器の製造には問題が残されているので、限定された不
完全なものにすぎない。
これらの問題が生じるのは、チップの熱を十分に逃がす
とともに、パッケージとプリント回路板の論理的着脱及
び電気的断続が容易なようにチップを装着または実装す
る必要があるためである。
とともに、パッケージとプリント回路板の論理的着脱及
び電気的断続が容易なようにチップを装着または実装す
る必要があるためである。
問題の根底には、通常セラミックを使用するキャリヤ材
料と、通常エポキシ樹脂等の材料を使用する代表的なプ
リント回路板との熱的不整合がある。
料と、通常エポキシ樹脂等の材料を使用する代表的なプ
リント回路板との熱的不整合がある。
チップのキャリヤをプリント回路板に直接取り付けると
、許容できない膨張の差を生じ、通常の温度サイクルの
間にこれらの取付は接続部に生じる応力のため、上記の
破断その他の不連続が生じる。上述の従来技術の特許に
示すように、過去にこれらの問題を解決するために多く
の試みがなされてきたが、本発明以前に完全に効果のあ
るものは現われなかった。
、許容できない膨張の差を生じ、通常の温度サイクルの
間にこれらの取付は接続部に生じる応力のため、上記の
破断その他の不連続が生じる。上述の従来技術の特許に
示すように、過去にこれらの問題を解決するために多く
の試みがなされてきたが、本発明以前に完全に効果のあ
るものは現われなかった。
本発明の主目的は、従来の構造に固有の欠点を解消する
ため、電子デバイスをサポートする新しい改良された可
撓性パッケージング構造を提供することにある。
ため、電子デバイスをサポートする新しい改良された可
撓性パッケージング構造を提供することにある。
また、本発明の他の重要な目的は、温度サイクルを伴う
環境中での動作上の制限のない、電子デバイスのパッケ
ージを製造する方法を提供することにある。
環境中での動作上の制限のない、電子デバイスのパッケ
ージを製造する方法を提供することにある。
Ｃ０問題点を解決するための手段
簡単に述べれば、本発明による構造は、電子回路を所定
のアレイ中でサポートするための非導電性材料の層をそ
の上に形成させた、導電性材料のキャリヤを伴うもので
ある。電子回路は、所定の位置に電子デバイスを回路と
して機能的に動作するように接着できる形のもので、キ
ャリヤは電子回路に電力を供給する機能をも果たすよう
に配列される。
のアレイ中でサポートするための非導電性材料の層をそ
の上に形成させた、導電性材料のキャリヤを伴うもので
ある。電子回路は、所定の位置に電子デバイスを回路と
して機能的に動作するように接着できる形のもので、キ
ャリヤは電子回路に電力を供給する機能をも果たすよう
に配列される。
Ｄ、実施例
上記のように、電子回路の製造は、回路の寸法をますま
す小さくするために、ますます困難な問題に直面してき
た。現在、このような回路は小型の段階を経て、真に超
小型の段階に達しており、業界の製造部門が抱える問題
は、これらの回路がもたらす奇跡と同じぐらい驚くべき
ものがある。
す小さくするために、ますます困難な問題に直面してき
た。現在、このような回路は小型の段階を経て、真に超
小型の段階に達しており、業界の製造部門が抱える問題
は、これらの回路がもたらす奇跡と同じぐらい驚くべき
ものがある。
たとえば、ますます小さな空間に電子部品を”詰め込む
”には、これらの部品を機能的に接続する回路がますま
す柔軟性を増す必要がある。この小型化の傾向は、各種
のシリコン部品とそれらを取り付けるキャリヤその他の
サポートとの間の熱膨張係数の不一致が、本発明までは
、解決の大きな障害となる段階にまで達するに至ってい
る。
”には、これらの部品を機能的に接続する回路がますま
す柔軟性を増す必要がある。この小型化の傾向は、各種
のシリコン部品とそれらを取り付けるキャリヤその他の
サポートとの間の熱膨張係数の不一致が、本発明までは
、解決の大きな障害となる段階にまで達するに至ってい
る。
シリコンの熱膨張係数は約３μｍ／ｍ／”Ｃであり、セ
ラミック基板の熱膨張係数は約７μｍ／ｍ／℃である。
ラミック基板の熱膨張係数は約７μｍ／ｍ／℃である。
したがって、シリコン・デバイスをこのセラミック基板
に直接はんだ付けすると、この熱膨張係数の不一致によ
り、熱サイクルの間にはんだ接合部に亀裂を生じる。
に直接はんだ付けすると、この熱膨張係数の不一致によ
り、熱サイクルの間にはんだ接合部に亀裂を生じる。
基板キャリヤを非常に薄い可撓性材料で製作するとそれ
自体で効果があることが分かっている。
自体で効果があることが分かっている。
たとえば、米国特許第４２３１１５４号明細書を参照さ
れたい。この薄い被膜は、材料自体が曲がるため、熱サ
イクルの間にはんだ接合部に力を伝えない。
れたい。この薄い被膜は、材料自体が曲がるため、熱サ
イクルの間にはんだ接合部に力を伝えない。
しかし、パッケージの電気的性能を改善するには、接地
面が必要である。しかし銅の接地面を使用したのでは、
銅の熱膨張係数が約１７μｍ／ｍ／℃であるため、不一
致の問題が一層深刻になる。
面が必要である。しかし銅の接地面を使用したのでは、
銅の熱膨張係数が約１７μｍ／ｍ／℃であるため、不一
致の問題が一層深刻になる。
第１図に、これは、本発明によって製作した独特の新規
構造を示す。本発明によれば、テフロン（ＴＥＦＬＯＨ
）等の適当な絶縁材料２を、インバー（ＩＮＶＡＲ）等
の金属キャリヤ層１の上に注型する。
構造を示す。本発明によれば、テフロン（ＴＥＦＬＯＨ
）等の適当な絶縁材料２を、インバー（ＩＮＶＡＲ）等
の金属キャリヤ層１の上に注型する。
テフロン中に「バイア」と称する通路３を形成した後、
テフロンの上に金属被膜４を形成させる。
テフロンの上に金属被膜４を形成させる。
最後に、必要な回路をメタライズした被膜で形成する。
もちろん、インバーの代りに銅・インバー・銅またはコ
バール（ＫＯＶＡＲ）を使用することもできる。この材
料の熱膨張係数がこの電子パッケージの第１段に接着さ
せる特定のデバイスと近くありさえすればよい。インバ
ーと第２段のキャリヤとの熱膨張係数の不一致に対処す
るため、第２図に示した本発明による「外部リード・ボ
ンディング」（ＯＬＢ）を形成させる。この図は、特に
外部リードについてのｒ応力緩和」構成方式を示す。
バール（ＫＯＶＡＲ）を使用することもできる。この材
料の熱膨張係数がこの電子パッケージの第１段に接着さ
せる特定のデバイスと近くありさえすればよい。インバ
ーと第２段のキャリヤとの熱膨張係数の不一致に対処す
るため、第２図に示した本発明による「外部リード・ボ
ンディング」（ＯＬＢ）を形成させる。この図は、特に
外部リードについてのｒ応力緩和」構成方式を示す。
チップ等のデバイスとキャリヤとの熱膨張係数の不一致
は、キャリヤを厚み約５μｍのポリイミド等の非常に薄
い弾性率の低い材料で作製することによって効果的に解
消される。
は、キャリヤを厚み約５μｍのポリイミド等の非常に薄
い弾性率の低い材料で作製することによって効果的に解
消される。
しかし、接地面のような第２の金属層を必要とする場合
は、熱サイクルによる亀裂を減少させるため、この第２
の金属層は、チップと同様の低い熱膨張係数のものでな
ければならない。本発明のこの態様は上述のとおりであ
る。
は、熱サイクルによる亀裂を減少させるため、この第２
の金属層は、チップと同様の低い熱膨張係数のものでな
ければならない。本発明のこの態様は上述のとおりであ
る。
次に、チップとキャリヤとの熱膨張率の不一致の問題を
解決するのに必要な熱膨張率の低い金属は、キャリヤと
第２段のキャリヤ（カードまたは承−ド）との不一致の
問題の原因となる。しかし、本発明による構成により、
この不一致の問題は効果的に解決される。
解決するのに必要な熱膨張率の低い金属は、キャリヤと
第２段のキャリヤ（カードまたは承−ド）との不一致の
問題の原因となる。しかし、本発明による構成により、
この不一致の問題は効果的に解決される。
本発明のステップを反復使用して多層を形成することが
できる。本発明の各ステップの例は次のようなものであ
る。
できる。本発明の各ステップの例は次のようなものであ
る。
１、テフロン（ＰＴＦＥ） 、又はポリイミド等の電気
絶縁性材料を、インバー、銅インバー、コバール等の金
属材料上に注型する。これらの金属材料はシート状でも
ロール状でもよい。
絶縁性材料を、インバー、銅インバー、コバール等の金
属材料上に注型する。これらの金属材料はシート状でも
ロール状でもよい。
２、マスキング技術及び湿式または乾式エツチング技術
を用い、テフロンを貫通して金属キャリヤ材料まで通路
（バイア）を形成させる。
を用い、テフロンを貫通して金属キャリヤ材料まで通路
（バイア）を形成させる。
３、蒸着、スパッタリング等、適当な方法により、テフ
ロンをクロム及び銅クロムでメタライズする。
ロンをクロム及び銅クロムでメタライズする。
４、回路導体通路（バイア）、電子デバイスその他のコ
ネクタ端部をボンディングするための地点を含めて、メ
タライズしたテフロン上に所定の電気、的回路を形成さ
せる。
ネクタ端部をボンディングするための地点を含めて、メ
タライズしたテフロン上に所定の電気、的回路を形成さ
せる。
多重層は、上記のステップ１〜４を反復使用して作製す
る。金属キャリヤはそのまま残り、「接地」を含む電力
を回路及び各デバイスに接続する手段として機能する。
る。金属キャリヤはそのまま残り、「接地」を含む電力
を回路及び各デバイスに接続する手段として機能する。
図に示す構造は、上記の方法で製作したもので、チップ
その他のデバイスまたは部品は、被制御崩壊チップ接続
（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏ１１ａｐｓｅ Ｃｈｉｐ
Ｃｏｎｎｅｃｔｉｏｎ、 Ｃ−４） と称する接続方
法を用いてボンディングにより接着させることができる
。これは、デバイスの入出力端子を、回路上にあらかじ
め形成したパッドその他の接続点にボンディングさせる
はんだリフロー法である。
その他のデバイスまたは部品は、被制御崩壊チップ接続
（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏ１１ａｐｓｅ Ｃｈｉｐ
Ｃｏｎｎｅｃｔｉｏｎ、 Ｃ−４） と称する接続方
法を用いてボンディングにより接着させることができる
。これは、デバイスの入出力端子を、回路上にあらかじ
め形成したパッドその他の接続点にボンディングさせる
はんだリフロー法である。
さらに、本発明により製作した構造は、熱圧縮技法によ
るボンディングも可能である。換言すれば、本発明の構
造により、適切なボンディングの種類に関するこれまで
の制限や制約がなくなる。
るボンディングも可能である。換言すれば、本発明の構
造により、適切なボンディングの種類に関するこれまで
の制限や制約がなくなる。
本発明の構造はまた、デバイス、部品及び各電力面間の
接続及び相互接続手段となるリードの密度を従来より高
めることができる。これらの回路や、回路に接続される
デバイスがますます小さくなっても、それらを動作させ
るための電力は増大している。したがって、本発明によ
る構造は著しい利点を有する。
接続及び相互接続手段となるリードの密度を従来より高
めることができる。これらの回路や、回路に接続される
デバイスがますます小さくなっても、それらを動作させ
るための電力は増大している。したがって、本発明によ
る構造は著しい利点を有する。
特定のクロム・銅・クロム箔の厚みは下記のとおりであ
る。
る。
クロム： 約２００人
銅 ： 約８０． ＯＯＯＡ
クロム： 約２００Å
以上述べたように、本発明の原理によれば、絶縁体と回
路パターンを銅・インバー・銅金属キャリヤの両面に付
着させることができる。好ましい構成では、銅・インバ
ー・銅の金属キャリヤは接地面として機能し、接地電位
の回路線をこのキャリヤに接続する。
路パターンを銅・インバー・銅金属キャリヤの両面に付
着させることができる。好ましい構成では、銅・インバ
ー・銅の金属キャリヤは接地面として機能し、接地電位
の回路線をこのキャリヤに接続する。
この構造の主要部は金属であるため、効率の良い熱伝導
が得られる。実際、本発明の構造の最も基本的な形態で
ある１層構成を用いる場合でも、銅・インバー・銅の金
属キャリヤをコンピュータ等の機械のフレームに取り付
けることができ、電気絶縁を設けた場合、良好な伝熱が
得られる。
が得られる。実際、本発明の構造の最も基本的な形態で
ある１層構成を用いる場合でも、銅・インバー・銅の金
属キャリヤをコンピュータ等の機械のフレームに取り付
けることができ、電気絶縁を設けた場合、良好な伝熱が
得られる。
本発明の構造の多層構成を用いると、銅・インバー・銅
のサンドイッチ式金属キャリヤ面は、特にこれらの金属
キャリヤ面を接地電位の接続に使用した場合、回路を漂
遊電界から効果的に遮蔽する。
のサンドイッチ式金属キャリヤ面は、特にこれらの金属
キャリヤ面を接地電位の接続に使用した場合、回路を漂
遊電界から効果的に遮蔽する。
本明細書に述べた、本発明の構造に使用するのに適した
ポリイミドは、デュポン（ＤｕＰｏｎｔ ｄｅＨｅｍｏ
ｕｒｓ＋ Ｅ、１． ａｎｄ Ｃｏｍｐａｎｙ）製のデ
ュポン・ポリイミド（ＤｕＰｏｎｔ Ｐｏｌｙｉｍｉｄ
ｅ） ５８７８である。
ポリイミドは、デュポン（ＤｕＰｏｎｔ ｄｅＨｅｍｏ
ｕｒｓ＋ Ｅ、１． ａｎｄ Ｃｏｍｐａｎｙ）製のデ
ュポン・ポリイミド（ＤｕＰｏｎｔ Ｐｏｌｙｉｍｉｄ
ｅ） ５８７８である。
コバール（ＫＯＶＡＲ）はウェスチングハウス・エレク
トリック（ｖｅｓｔｉｎｇｈｏｕｓｅ Ｅｌｅｃｔｒｉ
ｃ Ｃｏｒｐ、） の登録商標である。
トリック（ｖｅｓｔｉｎｇｈｏｕｓｅ Ｅｌｅｃｔｒｉ
ｃ Ｃｏｒｐ、） の登録商標である。
Ｅ０発明の効果
本発明により、温度サイクルを伴う環境中での動作上の
制限が解消される。
制限が解消される。
第１図は、本発明の重要な態様を示す縦断面図、第２図
は本発明の他の態様を示す第１図と類似の図である。 出願人 インターナシ日ナル・ビジネス・マシーンズ
・コーポレーシロン
は本発明の他の態様を示す第１図と類似の図である。 出願人 インターナシ日ナル・ビジネス・マシーンズ
・コーポレーシロン
Claims (2)
- （１）熱膨張係数の低い導電性材料製の可撓性キャリヤ
と、 上記可撓性キャリヤによって支持されてその上に形成さ
れた電気的絶縁性材料の層と、 上記電気的絶縁性材料の層によって支持されてその上に
形成された、予定のパターンの導体を備えた電気的回路
と、 上記電気的回路と共に動作するように上記電気的回路の
予定の位置にボンディングされた電子デバイスと、 上記電気的回路を予定の位置で上記導電性材料製の可撓
性キャリヤへ接続するため上記絶縁性材料の層を通して
形成された少なくとも１つの通路と、 を含む電子デバイス組立体。 - （２）導電性材料の可撓性キャリヤを用意するステップ
と、 上記可撓性キャリヤ上に電気的絶縁性材料の層を形成す
るステップと、 上記電気的絶縁性材料の層の予定の位置を通して上記可
撓性キャリヤへ連通するバイアを形成するステップと、 上記バイアを含めて上記電気的絶縁性材料の層をメタラ
イズするステップと、 上記電気的絶縁性材料のメタライズにより電気的回路を
形成するステップと、 上記電気的回路の予定の位置に電子デバイスをボンディ
ングするステップと、 を含む電子デバイス組立体の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/198,901 US4937707A (en) | 1988-05-26 | 1988-05-26 | Flexible carrier for an electronic device |
| US198901 | 2002-07-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01307236A true JPH01307236A (ja) | 1989-12-12 |
| JPH0546981B2 JPH0546981B2 (ja) | 1993-07-15 |
Family
ID=22735350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038543A Granted JPH01307236A (ja) | 1988-05-26 | 1989-02-20 | 電子デバイス組立体及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4937707A (ja) |
| EP (1) | EP0343400B1 (ja) |
| JP (1) | JPH01307236A (ja) |
| DE (1) | DE68913806T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699610A (en) * | 1994-04-22 | 1997-12-23 | Nec Corporation | Process for connecting electronic devices |
| US5814535A (en) * | 1994-04-22 | 1998-09-29 | Nec Corporation | Supporting member for cooling means, electronic package and method of making the same |
| US5896276A (en) * | 1994-08-31 | 1999-04-20 | Nec Corporation | Electronic assembly package including connecting member between first and second substrates |
| US5923535A (en) * | 1994-08-31 | 1999-07-13 | Nec Corporation | Electronic device assembly |
| US5976910A (en) * | 1995-08-30 | 1999-11-02 | Nec Corporation | Electronic device assembly and a manufacturing method of the same |
| US6087597A (en) * | 1994-07-22 | 2000-07-11 | Nec Corporation | Connecting member and a connecting method with ball and tapered via |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120746A (ja) * | 1989-10-03 | 1991-05-22 | Matsushita Electric Ind Co Ltd | 半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板 |
| KR920702545A (ko) * | 1990-06-26 | 1992-09-04 | 아이자와 스스무 | 반도체 장치 및 그 제조 방법 |
| US5148265A (en) | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
| US20010030370A1 (en) * | 1990-09-24 | 2001-10-18 | Khandros Igor Y. | Microelectronic assembly having encapsulated wire bonding leads |
| US5148266A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies having interposer and flexible lead |
| US7198969B1 (en) * | 1990-09-24 | 2007-04-03 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
| US5679977A (en) * | 1990-09-24 | 1997-10-21 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
| US5059129A (en) * | 1991-03-25 | 1991-10-22 | International Business Machines Corporation | Connector assembly including bilayered elastomeric member |
| US5099393A (en) * | 1991-03-25 | 1992-03-24 | International Business Machines Corporation | Electronic package for high density applications |
| US5128008A (en) * | 1991-04-10 | 1992-07-07 | International Business Machines Corporation | Method of forming a microelectronic package having a copper substrate |
| JP2966972B2 (ja) * | 1991-07-05 | 1999-10-25 | 株式会社日立製作所 | 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器 |
| US5203075A (en) * | 1991-08-12 | 1993-04-20 | Inernational Business Machines | Method of bonding flexible circuit to cicuitized substrate to provide electrical connection therebetween using different solders |
| US5239448A (en) * | 1991-10-28 | 1993-08-24 | International Business Machines Corporation | Formulation of multichip modules |
| US5198965A (en) * | 1991-12-18 | 1993-03-30 | International Business Machines Corporation | Free form packaging of specific functions within a computer system |
| US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
| DE69330450T2 (de) * | 1992-08-05 | 2001-11-08 | Fujitsu Ltd | Dreidimensionaler Multichipmodul |
| GB9318573D0 (en) * | 1993-09-08 | 1993-10-27 | Deas Alexander R | Bonding process for producing multiple simultaneous connections between silicon di and a substrate |
| US5532550A (en) * | 1993-12-30 | 1996-07-02 | Adler; Robert | Organic based led display matrix |
| JP2546192B2 (ja) * | 1994-09-30 | 1996-10-23 | 日本電気株式会社 | フィルムキャリア半導体装置 |
| DE19500655B4 (de) * | 1995-01-12 | 2004-02-12 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Chipträger-Anordnung zur Herstellung einer Chip-Gehäusung |
| DE19522338B4 (de) * | 1995-06-20 | 2006-12-07 | Pac Tech-Packaging Technologies Gmbh | Chipträgeranordnung mit einer Durchkontaktierung |
| US5804984A (en) * | 1996-08-02 | 1998-09-08 | International Business Machines Corporation | Electronic component test apparatus with rotational probe |
| US6051982A (en) * | 1996-08-02 | 2000-04-18 | International Business Machines Corporation | Electronic component test apparatus with rotational probe and conductive spaced apart means |
| JP2000504492A (ja) * | 1996-11-08 | 2000-04-11 | ダブリュ．エル．ゴア アンド アソシエイツ，インコーポレイティド | 組立てられた電子パッケージのシリコン基板の湾曲半径を低減する方法 |
| DE19653360A1 (de) * | 1996-12-20 | 1998-06-25 | Bosch Gmbh Robert | Leiterfolie zur leitenden Verbindung von elektrischen und/oder elektronischen Baukomponenten |
| US6071597A (en) * | 1997-08-28 | 2000-06-06 | 3M Innovative Properties Company | Flexible circuits and carriers and process for manufacture |
| US6281437B1 (en) | 1999-11-10 | 2001-08-28 | International Business Machines Corporation | Method of forming an electrical connection between a conductive member having a dual thickness substrate and a conductor and electronic package including said connection |
| US6774315B1 (en) | 2000-05-24 | 2004-08-10 | International Business Machines Corporation | Floating interposer |
| US6399892B1 (en) | 2000-09-19 | 2002-06-04 | International Business Machines Corporation | CTE compensated chip interposer |
| US6486415B2 (en) * | 2001-01-16 | 2002-11-26 | International Business Machines Corporation | Compliant layer for encapsulated columns |
| US20040105244A1 (en) * | 2002-08-06 | 2004-06-03 | Ilyas Mohammed | Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions |
| DE10314172B4 (de) * | 2003-03-28 | 2006-11-30 | Infineon Technologies Ag | Verfahren zum Betreiben einer Anordnung aus einem elektrischen Bauelement auf einem Substrat und Verfahren zum Herstellen der Anordnung |
| US7109732B2 (en) * | 2003-07-31 | 2006-09-19 | Endicott Interconnect Technologies, Inc. | Electronic component test apparatus |
| US7253504B1 (en) | 2004-12-13 | 2007-08-07 | Advanced Micro Devices, Inc. | Integrated circuit package and method |
| JP5206630B2 (ja) * | 2009-08-27 | 2013-06-12 | 日立電線株式会社 | フレキシブルハーネスを用いた電気的接続部品及び電気的接続方法 |
| CN204030038U (zh) | 2013-03-25 | 2014-12-17 | 富加宜（亚洲）私人有限公司 | 电缆连接器组件和包括电缆连接器组件的电连接器系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585051A (en) * | 1978-12-22 | 1980-06-26 | Hitachi Ltd | Preparation of multilayer wiring structure |
| JPS58140182A (ja) * | 1982-02-16 | 1983-08-19 | ソニー株式会社 | 回路基板 |
| JPS62214631A (ja) * | 1986-03-14 | 1987-09-21 | Sanyo Electric Co Ltd | 混成集積回路 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3118016A (en) * | 1961-08-14 | 1964-01-14 | Texas Instruments Inc | Conductor laminate packaging of solid-state circuits |
| US3469684A (en) * | 1967-01-26 | 1969-09-30 | Advalloy Inc | Lead frame package for semiconductor devices and method for making same |
| US3777220A (en) * | 1972-06-30 | 1973-12-04 | Ibm | Circuit panel and method of construction |
| JPS5116302B2 (ja) * | 1973-10-22 | 1976-05-22 | ||
| FR2350697A1 (fr) * | 1976-05-06 | 1977-12-02 | Cii | Structure perfectionnee de circuits multicouches |
| US4420767A (en) * | 1978-11-09 | 1983-12-13 | Zilog, Inc. | Thermally balanced leadless microelectronic circuit chip carrier |
| US4231154A (en) * | 1979-01-10 | 1980-11-04 | International Business Machines Corporation | Electronic package assembly method |
| JPS5739562A (en) * | 1980-08-22 | 1982-03-04 | Citizen Watch Co Ltd | Mounting structure for ic |
| US4413308A (en) * | 1981-08-31 | 1983-11-01 | Bell Telephone Laboratories, Incorporated | Printed wiring board construction |
| US4480288A (en) * | 1982-12-27 | 1984-10-30 | International Business Machines Corporation | Multi-layer flexible film module |
| GB8304890D0 (en) * | 1983-02-22 | 1983-03-23 | Smiths Industries Plc | Chip-carrier substrates |
| US4489923A (en) * | 1983-08-05 | 1984-12-25 | Rca Corporation | Fixture for solder tinning chip carriers |
| US4591659A (en) * | 1983-12-22 | 1986-05-27 | Trw Inc. | Multilayer printed circuit board structure |
| JPS60214941A (ja) * | 1984-04-10 | 1985-10-28 | 株式会社 潤工社 | プリント基板 |
| US4716124A (en) * | 1984-06-04 | 1987-12-29 | General Electric Company | Tape automated manufacture of power semiconductor devices |
| US4626805A (en) * | 1985-04-26 | 1986-12-02 | Tektronix, Inc. | Surface mountable microwave IC package |
| IT1201315B (it) * | 1985-06-17 | 1989-01-27 | M A S Ind Spa | Metodo per assicurare il raffreddamento di componenti elettronici fissati su di un multistrato per circuiti stampati e multistrato realizzato secondo detto metodo |
| US4810563A (en) * | 1986-03-14 | 1989-03-07 | The Bergquist Company | Thermally conductive, electrically insulative laminate |
| US4681654A (en) * | 1986-05-21 | 1987-07-21 | International Business Machines Corporation | Flexible film semiconductor chip carrier |
| DE3786600T2 (de) * | 1986-05-30 | 1993-11-04 | Furukawa Electric Co Ltd | Mehrschichtige gedruckte schaltung und verfahren zu ihrer herstellung. |
| US4791248A (en) * | 1987-01-22 | 1988-12-13 | The Boeing Company | Printed wire circuit board and its method of manufacture |
| US4774127A (en) * | 1987-06-15 | 1988-09-27 | Tektronix, Inc. | Fabrication of a multilayer conductive pattern on a dielectric substrate |
-
1988
- 1988-05-26 US US07/198,901 patent/US4937707A/en not_active Expired - Lifetime
-
1989
- 1989-02-20 JP JP1038543A patent/JPH01307236A/ja active Granted
- 1989-04-29 DE DE68913806T patent/DE68913806T2/de not_active Expired - Fee Related
- 1989-04-29 EP EP89107865A patent/EP0343400B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585051A (en) * | 1978-12-22 | 1980-06-26 | Hitachi Ltd | Preparation of multilayer wiring structure |
| JPS58140182A (ja) * | 1982-02-16 | 1983-08-19 | ソニー株式会社 | 回路基板 |
| JPS62214631A (ja) * | 1986-03-14 | 1987-09-21 | Sanyo Electric Co Ltd | 混成集積回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699610A (en) * | 1994-04-22 | 1997-12-23 | Nec Corporation | Process for connecting electronic devices |
| US5814535A (en) * | 1994-04-22 | 1998-09-29 | Nec Corporation | Supporting member for cooling means, electronic package and method of making the same |
| US6087597A (en) * | 1994-07-22 | 2000-07-11 | Nec Corporation | Connecting member and a connecting method with ball and tapered via |
| US5896276A (en) * | 1994-08-31 | 1999-04-20 | Nec Corporation | Electronic assembly package including connecting member between first and second substrates |
| US5923535A (en) * | 1994-08-31 | 1999-07-13 | Nec Corporation | Electronic device assembly |
| US5976910A (en) * | 1995-08-30 | 1999-11-02 | Nec Corporation | Electronic device assembly and a manufacturing method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68913806D1 (de) | 1994-04-21 |
| EP0343400A2 (en) | 1989-11-29 |
| EP0343400A3 (en) | 1990-09-26 |
| JPH0546981B2 (ja) | 1993-07-15 |
| DE68913806T2 (de) | 1994-09-22 |
| EP0343400B1 (en) | 1994-03-16 |
| US4937707A (en) | 1990-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01307236A (ja) | 電子デバイス組立体及びその製造方法 | |
| US4987100A (en) | Flexible carrier for an electronic device | |
| US5375042A (en) | Semiconductor package employing substrate assembly having a pair of thin film circuits disposed one on each of oppositely facing surfaces of a thick film circuit | |
| KR100188620B1 (ko) | 전자적 패키지 | |
| US4740414A (en) | Ceramic/organic multilayer interconnection board | |
| US5574630A (en) | Laminated electronic package including a power/ground assembly | |
| JP4528062B2 (ja) | 半導体装置およびその製造方法 | |
| US7889509B2 (en) | Ceramic capacitor | |
| JP2960276B2 (ja) | 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法 | |
| US5316787A (en) | Method for manufacturing electrically isolated polyimide coated vias in a flexible substrate | |
| JP2966972B2 (ja) | 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器 | |
| JP2011139083A (ja) | 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体 | |
| JP2004235650A (ja) | ラミネート・キャリアを有する積層チップ電子パッケージとその製造方法 | |
| JPH06236941A (ja) | 電気及び光相互接続を有する高密度相互接続ランドグリッドアレイパッケージデバイス及びその製造方法 | |
| JPH09283695A (ja) | 半導体実装構造 | |
| EP0582315A1 (en) | Functional substrates for packaging semiconductor chips | |
| JP3158073B2 (ja) | 電子素子のパッケージ方法および電子素子パッケージ | |
| JPH0529537A (ja) | 半導体モジユール構造 | |
| JP2000216550A (ja) | 積層プリント配線基板 | |
| JP2630293B2 (ja) | 多層配線基板 | |
| KR20010112322A (ko) | 소자의 전기 접촉을 위한 방법 및 장치 | |
| WO2018098648A1 (zh) | 集成电路封装方法以及集成封装电路 | |
| JP3210740B2 (ja) | 多層回路基板および電子モジュ−ルならびに電子装置 | |
| JPH08191186A (ja) | 多層配線基板 | |
| JP2903013B2 (ja) | 金属基板を含む回路パッケージ及び実装方法 |