JPH05315470A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH05315470A JPH05315470A JP4142163A JP14216392A JPH05315470A JP H05315470 A JPH05315470 A JP H05315470A JP 4142163 A JP4142163 A JP 4142163A JP 14216392 A JP14216392 A JP 14216392A JP H05315470 A JPH05315470 A JP H05315470A
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- Japan
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- substrate
- layer
- insulating layer
- chip
- semiconductor chip
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体チップを複数個実装するマルチチップ
モジュールの放熱性を向上し、ノイズを除去する。 【構成】 基板1上に半導体チップ2を実装後、基板1
表面に絶縁層4と金属層5を設け、さらに金属層5とグ
ラウンド層を接続してグラウンド電位を安定させてい
る。また金属層5を介して半導体チップの放熱を行う。 【効果】 半導体チップの発熱を金属層を通して放熱す
ることができ、またグラウンド電位を安定させることが
できる。
モジュールの放熱性を向上し、ノイズを除去する。 【構成】 基板1上に半導体チップ2を実装後、基板1
表面に絶縁層4と金属層5を設け、さらに金属層5とグ
ラウンド層を接続してグラウンド電位を安定させてい
る。また金属層5を介して半導体チップの放熱を行う。 【効果】 半導体チップの発熱を金属層を通して放熱す
ることができ、またグラウンド電位を安定させることが
できる。
Description
【0001】
【産業上の利用分野】本発明は、マイクロプロセッサや
メモリ等の半導体チップを複数個実装するマルチチップ
モジュールに関し、特にマルチチップモジュールの放熱
及びノイズ除去の構造に関する。
メモリ等の半導体チップを複数個実装するマルチチップ
モジュールに関し、特にマルチチップモジュールの放熱
及びノイズ除去の構造に関する。
【0002】
【従来の技術】近年、マイクロプロセッサの高速化や装
置の小型化に伴い高密度実装の一手段として、マルチチ
ップモジュールが利用されつつある。従来のマルチチッ
プモジュールは、基板にセラミックやアルミナ等を用い
るのが一般的であり、中にはシリコンを用いたものもあ
る。従来のマルチチップモジュールの一例の全体の構造
図を図3に、断面図を図4に示す。
置の小型化に伴い高密度実装の一手段として、マルチチ
ップモジュールが利用されつつある。従来のマルチチッ
プモジュールは、基板にセラミックやアルミナ等を用い
るのが一般的であり、中にはシリコンを用いたものもあ
る。従来のマルチチップモジュールの一例の全体の構造
図を図3に、断面図を図4に示す。
【0003】図3および図4の例ではセラミック基板6
上に配線層7として銅等の金属、配線層間の絶縁層8と
してポリイミド等の樹脂を用い複数層の薄膜配線を施し
たものに、半導体チップ2を複数個実装し、LSIパッ
ケージ9に封入している。
上に配線層7として銅等の金属、配線層間の絶縁層8と
してポリイミド等の樹脂を用い複数層の薄膜配線を施し
たものに、半導体チップ2を複数個実装し、LSIパッ
ケージ9に封入している。
【0004】このマルチチップモジュールは、従来のプ
リント配線基板と比べ、個々の半導体チップをパッケー
ジに封入せず実装するため、高密度実装ができる。ま
た、高密度実装ができる結果、半導体チップ間の配線長
を短くでき、配線による遅延時間を短縮して高速化が実
現できる、等の長所がある。
リント配線基板と比べ、個々の半導体チップをパッケー
ジに封入せず実装するため、高密度実装ができる。ま
た、高密度実装ができる結果、半導体チップ間の配線長
を短くでき、配線による遅延時間を短縮して高速化が実
現できる、等の長所がある。
【0005】
【発明が解決しようとする課題】従来のマルチチップモ
ジュールは、基板にセラミックやアルミナ等の熱伝導率
の高い基板を用いて放熱性を高めていたが、これらの基
板は非常に高価であるという問題点がある。
ジュールは、基板にセラミックやアルミナ等の熱伝導率
の高い基板を用いて放熱性を高めていたが、これらの基
板は非常に高価であるという問題点がある。
【0006】また、従来のマルチチップモジュールは、
個々の半導体チップの電源−グラウンド間ノイズを除去
するためのコンデンサ部品を実装できない構造であるた
め、電源−グラウンド間ノイズが大きいという問題点が
ある。
個々の半導体チップの電源−グラウンド間ノイズを除去
するためのコンデンサ部品を実装できない構造であるた
め、電源−グラウンド間ノイズが大きいという問題点が
ある。
【0007】本発明の目的は、放熱性の向上及びノイズ
の除去を図ったマルチチップモジュールを提供すること
にある。
の除去を図ったマルチチップモジュールを提供すること
にある。
【0008】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るマルチチップモジュールは、絶縁層
と、金属層とを有し、配線が施された基板上に複数の半
導体チップを実装してなるマルチチップモジュールであ
って、絶縁層は、半導体チップを含む基板の表面を覆っ
て形成したものであり、金属層は、絶縁層の表面を覆っ
て形成したものである。
め、本発明に係るマルチチップモジュールは、絶縁層
と、金属層とを有し、配線が施された基板上に複数の半
導体チップを実装してなるマルチチップモジュールであ
って、絶縁層は、半導体チップを含む基板の表面を覆っ
て形成したものであり、金属層は、絶縁層の表面を覆っ
て形成したものである。
【0009】また、前記金属層は、前記基板のグラウン
ド配線層に接続したものである。
ド配線層に接続したものである。
【0010】また、本発明によるマルチチップモジュー
ルは、絶縁層と、金属層とを有し、配線が施された基板
上に複数の半導体チップをフリックチップ実装してなる
マルチチップモジュールであって、絶縁層は、半導体チ
ップを含む基板の表面を覆って形成し、半導体チップ裏
面に対応した部分がエッチングしてあり、金属層は、前
記絶縁層の表面を覆って形成し、絶縁層のエッチング部
分を介して半導体チップの裏面に接続したものである。
ルは、絶縁層と、金属層とを有し、配線が施された基板
上に複数の半導体チップをフリックチップ実装してなる
マルチチップモジュールであって、絶縁層は、半導体チ
ップを含む基板の表面を覆って形成し、半導体チップ裏
面に対応した部分がエッチングしてあり、金属層は、前
記絶縁層の表面を覆って形成し、絶縁層のエッチング部
分を介して半導体チップの裏面に接続したものである。
【0011】
【作用】半導体チップを含む基板表面を金属層にて絶縁
層を介して覆い、金属層を基板上のグラウンド配線層に
接続することによりコンデンサ部品を構成し、このコン
デンサ部品によりノイズを除去する。また、金属層を放
熱板として半導体チップの熱を放熱する。
層を介して覆い、金属層を基板上のグラウンド配線層に
接続することによりコンデンサ部品を構成し、このコン
デンサ部品によりノイズを除去する。また、金属層を放
熱板として半導体チップの熱を放熱する。
【0012】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0013】(実施例1)図1は、本発明の実施例1を
示す断面図である。
示す断面図である。
【0014】図1において、基板1はガラスエポキシ基
板からなり、その上に半導体チップ2が実装されてい
る。基板1には、半導体チップ2が実装される面と基板
内部に配線層(電源層やグラウンド層を含む)3が形成
されている。半導体チップ2は図に示すようなワイヤボ
ンディング(あるいはTAB)により基板1に実装され
配線層3と接続される。
板からなり、その上に半導体チップ2が実装されてい
る。基板1には、半導体チップ2が実装される面と基板
内部に配線層(電源層やグラウンド層を含む)3が形成
されている。半導体チップ2は図に示すようなワイヤボ
ンディング(あるいはTAB)により基板1に実装され
配線層3と接続される。
【0015】この場合、マルチチップモジュールは、半
導体チップ2の電源−グラウンド間ノイズを除去するた
めのコンデンサ部品を実装できない構造であるため、そ
の電源−グラウンド間ノイズを低減することができな
い。
導体チップ2の電源−グラウンド間ノイズを除去するた
めのコンデンサ部品を実装できない構造であるため、そ
の電源−グラウンド間ノイズを低減することができな
い。
【0016】これを防ぐため本実施例では、基板1に半
導体チップ2を実装後、半導体チップ2を含む基板1の
表面に絶縁層4を形成する。さらに基板1と絶縁層4を
エッチングした後に絶縁層4の表面に金属層5を形成
し、金属層5と基板1上のグラウンド配線層とを接続す
る。
導体チップ2を実装後、半導体チップ2を含む基板1の
表面に絶縁層4を形成する。さらに基板1と絶縁層4を
エッチングした後に絶縁層4の表面に金属層5を形成
し、金属層5と基板1上のグラウンド配線層とを接続す
る。
【0017】本実施例によれば、半導体チップ2からの
熱は、金属層5を放熱板として外部に放熱されることと
なる。さらに、金属層5は基板1のグラウンド配線層に
接続され、基板との間に絶縁層が介装されているため、
この構造がコンデンサ部品として作用し、半導体チップ
2の電源−グラウンド間ノイズを除去することとなる。
熱は、金属層5を放熱板として外部に放熱されることと
なる。さらに、金属層5は基板1のグラウンド配線層に
接続され、基板との間に絶縁層が介装されているため、
この構造がコンデンサ部品として作用し、半導体チップ
2の電源−グラウンド間ノイズを除去することとなる。
【0018】(実施例2)図2は、本発明の実施例2を
示す断面図である。本実施例では、基板1上に半導体チ
ップ2がフリップチップ実装されており、半導体チップ
2を含む基板1の表面に絶縁層4を形成している。さら
に半導体チップ2が実装されている部分をエッチングし
た後に金属層5を絶縁層4上に形成し、金属層5と半導
体チップ2の裏面6を接続している。
示す断面図である。本実施例では、基板1上に半導体チ
ップ2がフリップチップ実装されており、半導体チップ
2を含む基板1の表面に絶縁層4を形成している。さら
に半導体チップ2が実装されている部分をエッチングし
た後に金属層5を絶縁層4上に形成し、金属層5と半導
体チップ2の裏面6を接続している。
【0019】本実施例は、実施例1と同様の効果を得る
ことができる上に、金属層5と半導体チップ2の裏面と
が接続されているため、半導体チップ2が発生する熱の
放熱経路も確保できるという利点を有する。
ことができる上に、金属層5と半導体チップ2の裏面と
が接続されているため、半導体チップ2が発生する熱の
放熱経路も確保できるという利点を有する。
【0020】
【発明の効果】以上説明したように本発明は、半導体チ
ップの発熱を金属層を通して放熱することができ、また
電源とグラウンドの電位を安定させることができるた
め、従来のマルチチップモジュールより安価なガラスエ
ポキシ等の基板材料を用いることができ、しかも電源−
グラウンド間ノイズを低減させることができる。
ップの発熱を金属層を通して放熱することができ、また
電源とグラウンドの電位を安定させることができるた
め、従来のマルチチップモジュールより安価なガラスエ
ポキシ等の基板材料を用いることができ、しかも電源−
グラウンド間ノイズを低減させることができる。
【図1】本発明の実施例1を示す断面図である。
【図2】本発明の実施例2を示す断面図である。
【図3】従来例を示す斜視図である。
【図4】図3の従来例を示す断面図である。
1 基板 2 半導体チップ 3 配線層 4 絶縁層 5 金属層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/28 F 8617−4M
Claims (3)
- 【請求項1】 絶縁層と、金属層とを有し、配線が施さ
れた基板上に複数の半導体チップを実装してなるマルチ
チップモジュールであって、 絶縁層は、半導体チップを含む基板の表面を覆って形成
したものであり、 金属層は、絶縁層の表面を覆って形成したものであるこ
とを特徴とするマルチチップモジュール。 - 【請求項2】 請求項1に記載のマルチチップモジュー
ルであって、 前記金属層は、前記基板のグラウンド配線層に接続した
ものであることを特徴とするマルチチップモジュール。 - 【請求項3】 絶縁層と、金属層とを有し、配線が施さ
れた基板上に複数の半導体チップをフリックチップ実装
してなるマルチチップモジュールであって、 絶縁層は、半導体チップを含む基板の表面を覆って形成
し、半導体チップ裏面に対応した部分がエッチングして
あり、 金属層は、前記絶縁層の表面を覆って形成し、絶縁層の
エッチング部分を介して半導体チップの裏面に接続した
ものであることを特徴とするマルチチップモジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4142163A JPH05315470A (ja) | 1992-05-07 | 1992-05-07 | マルチチップモジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4142163A JPH05315470A (ja) | 1992-05-07 | 1992-05-07 | マルチチップモジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05315470A true JPH05315470A (ja) | 1993-11-26 |
Family
ID=15308831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4142163A Pending JPH05315470A (ja) | 1992-05-07 | 1992-05-07 | マルチチップモジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05315470A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6134428A (en) * | 1995-11-06 | 2000-10-17 | Seiko Epson Corporation | Wrist mounted communicator |
US6396144B1 (en) | 1996-12-03 | 2002-05-28 | Seiko Epson Corporation | Mounting structure of semiconductor device, and communication apparatus using the same |
WO2005122247A1 (ja) * | 2004-06-10 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | 複合型電子部品 |
-
1992
- 1992-05-07 JP JP4142163A patent/JPH05315470A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6134428A (en) * | 1995-11-06 | 2000-10-17 | Seiko Epson Corporation | Wrist mounted communicator |
US6396144B1 (en) | 1996-12-03 | 2002-05-28 | Seiko Epson Corporation | Mounting structure of semiconductor device, and communication apparatus using the same |
WO2005122247A1 (ja) * | 2004-06-10 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | 複合型電子部品 |
JP2005353790A (ja) * | 2004-06-10 | 2005-12-22 | Matsushita Electric Ind Co Ltd | 複合型電子部品 |
US7187071B2 (en) | 2004-06-10 | 2007-03-06 | Matsushita Electric Industrial Co., Ltd. | Composite electronic component |
CN100437986C (zh) * | 2004-06-10 | 2008-11-26 | 松下电器产业株式会社 | 复合电子部件 |
JP4552524B2 (ja) * | 2004-06-10 | 2010-09-29 | パナソニック株式会社 | 複合型電子部品 |
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