JPH0831820A

JPH0831820A - 半導体装置

Info

Publication number: JPH0831820A
Application number: JP16642794A
Authority: JP
Inventors: Makoto Motoyoshi; 真元吉
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-07-19
Filing date: 1994-07-19
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】１チップ内に高速な各機能ブロックを搭載で
きる半導体装置を提供する。【構成】シリコン基板１に各種素子を形成し、層間絶
縁膜を介して複数のＡｌ配線層を形成し、その上に高速
性を要する配線としてＣｕ配線を有機層間膜を介して複
数層形成する。このように構成することにより、ＬＳＩ
の各機能ブロック内を通常のＡｌ又はＡｌ多層膜等の微
細配線を用いて結線し、チップ内の比較的遠距離の配線
をＣｕ系の配線を用いて結線できるため、伝搬性能を向
上させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
さらに詳しくは、信号伝搬速度の異なる複数の配線層を
有する半導体装置に係る。

【０００２】

【従来の技術及び発明は解決しようとする課題】近年、
コンピュータシステムの小型化に伴って、ワークステー
ションやパーソナルコンピュータの高速化への要求が強
くなっている。一方、既存の技術の延長だけでは要求に
答えることが難しく、ＣＰＵのボード設計自体から見直
すことが必要になってきている。システムを高速化する
ためには、Ｉ／Ｏを含めたＬＳＩチップの高速化とパッ
ケージや実装基板の伝達特性の両面から考えていく必要
がある。下表（International Buisiness Strategies１
９９１による）は、ＣＭＯＳとＢｉＣＭＯＳ回路の要因
別遅延時間を示したものである。

【０００３】

【表１】

【０００４】この表から判るように、ＬＳＩチップでは
素子のシュリンクにより、内部ゲートは年々高速化され
ているがバッファ、パッケージやボード遅延時間はあま
り改善されていない。このため実装の伝達特性を改善す
るため高密度配線基板上に複数個のＬＳＩチップを直接
搭載したＭＣＭ（ＭｕｌｔｉＣｈｉｐＭｏｄｕｌ
ｅ）が開発されている。しかし、この方法では、伝搬遅
延は低減できるが、各チップの入出力にバッファが必要
であり、特に高速化していくとＬＳＩチップ間の製造バ
ラツキ等からくるタイミングのずれ、クロストークノイ
ズの影響が大きくなりＭＣＭの配線基板設計技術が難し
くなってくる。また、ＭＣＭは、複数の別チップで構成
されるため、各チップの特性バラツキを吸収するように
マージンを持たせてボード設計をする必要がある。

【０００５】一方、キャッシュ（メモリ）やＭＭＵなど
の機能ブロックを１チップに取り込む選択もある。この
場合、プロセスバラツキを１チップの中で吸収できるよ
うに設計できるためタイミングのズレの影響が小さくな
る。しかし、この方法では、チップサイズが大きくなる
ことから、チップ端の機能ブロックへの信号線が長くな
る。通常、ＬＳＩでは、配線シート抵抗が５０ｍオーム
で酸化膜系の層間膜の厚さが０．３〜１．０μｍ程度で
あり、信号線が長くなるような配置ではＬＳＩの内部の
比較的抵抗の高い配線層で結線するとＣＲ時定数が大き
くなり、伝搬遅延がＭＣＭ化する場合より大きくなる問
題があった。

【０００６】この発明が解決しようとする課題は、１チ
ップ内に、又は、複数チップ間で各機能ブロックを備
え、しかも信号伝搬性能を向上した半導体装置を得るに
はどのような手段を講じればよいかという点にある。

【０００７】

【課題を解決するための手段】そこで、この発明は、複
数の機能ブロックを備えた半導体装置において、配線材
料の各主成分が異なる２種類以上の複数金属配線層を持
つことを、その解決手段としている。また、配線材料の
主成分は、それぞれ少なくともＡｌとＣｕであることを
特徴としている。さらに、複数の半導体チップ間を配線
で接続する半導体装置において、配線が、各チップ内に
配置されたボンディングパッドと直接コンタクトしてチ
ップ間及びチップ内を配線する配線層構造を有すること
を、解決手段としている。

【０００８】

【作用】この発明においては、主成分が異なる金属配線
層を備えることで、配線間で信号伝搬速度を変えること
ができる。例えば、チップ内の又はチップ間の、比較的
遠距離の機能ブロック間の配線を、伝搬速度の速いＣｕ
等を主成分とする金属配線層で構成し、機能ブロックの
内の配線を例えばＡｌ等を主成分とする金属配線層で構
成することにより、高速を要する機能ブロックを搭載す
ることが可能となる。

【０００９】

【実施例】以下、この発明に係る半導体装置の詳細を図
面に示す実施例に基づいて説明する。

【００１０】（実施例１）図１は、本発明の実施例１を
示す断面説明図である。本実施例は、シリコン基板の上
に、３層のＡｌ配線層及び３層のＣｕ配線層を形成した
ものである。図中１はシリコン基板であり、この基板１
に例えば各種トランジスタ、抵抗等の素子（図示省略す
る）が各機能ブロック毎に作り込まれている。そして、
このシリコン基板１の表面に、ＳｉＯ₂でなる第１層間
絶縁膜２が形成されている。そして、第１層間絶縁膜２
の上に第１層Ａｌ配線層３が形成されている。この第１
層Ａｌ配線層３の膜厚は、例えば１μｍに設定する。こ
の第１層Ａｌ配線層３の上にはＳｉＯ₂でなる第２層間
絶縁膜４が例えばＣＶＤ法にて堆積されている。この第
２層間絶縁膜４の膜厚は、例えば５００ｎｍに設定され
ている。そして、この第２層間絶縁膜４の所定の位置に
は、同図に示すように、第１層Ａｌ配線層３の一部であ
る符号３Ａで示す配線部に上層配線層を接続するための
スルーホール４Ａが形成されている。そして、第２層間
絶縁膜４の上に、例えばスパッタ法により堆積され、パ
ターニングが行われた第２層Ａｌ配線５が形成されてい
る。さらに、第２Ａｌ配線５の上にＳｉＯ₂でなる第３
層間絶縁膜６が堆積されている。なお、この絶縁膜の膜
厚も５００ｎｍ程度に設定されている。そして、この第
３層間絶縁膜６の上には、第３層Ａｌ配線７が形成され
ている。さらに、第３Ａｌ配線７の上には、第４層間絶
縁膜８が形成されている。これらのＡｌ配線は、それぞ
れシリコン基板１に形成された各機能ブロック内部の接
続に用いられる。

【００１１】そして、上記第４層間絶縁膜８の上には、
例えばエポキシ樹脂でなる第１有機層間膜９が例えば１
１μｍの膜厚に形成されている。そして、この第１有機
層間膜９及び第４層間絶縁膜８には、所定位置の第３Ａ
ｌ配線７に上層配線層を接続するためのスルーホールが
形成されおり、このスルーホールを介して上層配線層で
ある第１層Ｃｕ配線１０が形成されている。この配線１
０は、例えば銅メッキとマスク形成、エッチングという
工程で形成できる。また、その膜厚は５μｍに設定し
た。そして、第１層Ｃｕ配線１０の上には、第２有機層
間膜１１が膜厚１１μｍ程度となるように形成されてい
る。さらに、第２有機層間膜１１の上には、膜厚が４μ
ｍ程度の第２層Ｃｕ配線１２がパターニングされ、その
上に第３有機層間膜１３が１１μｍの膜厚に形成されて
いる。さらに、第３有機層間膜１３の上には、第３層Ｃ
ｕ配線１４がパターニングされ、その上に第４有機膜１
５が形成されている。この第３層Ｃｕ配線１４の一部は
ボンディングパッド１４Ａとなり、その上の第４有機膜
１５は除去されボンディングパッド１４Ａが露出してい
る。

【００１２】ここで、第１層Ｃｕ配線１０は、例えば各
機能ブロック間の信号配線であり、第２層Ｃｕ配線１
２、第３層Ｃｕ配線１４は、電源及びグランド配線とな
る。このように、各機能ブロックを結ぶ配線が低抵抗の
Ｃｕであり、層間膜厚が厚いためＣＲ時定数が小さく遅
延もすくなくすることができる。本実施例では、下層の
配線層をＡｌ配線としたが、Ａｌ多層膜またはＡｌを主
成分とした多層膜でもよい。もた、配線層数を３とした
が回路の複雑さにより増減してもよい。さらに、上層の
配線層をＣｕ配線としたが、Ｃｕ多層膜または低抵抗の
金属であればこれに限定されるものではない。このＣｕ
配線層数も３としたが、回路の複雑さ、ノイズ対策等で
増減してもよい。また、Ａｌ系配線とＣｕ系配線との間
はＳｉチップを保護するため、Ｐ−ＳｉＮ膜を介在させ
てもよい。

【００１３】（実施例２）図２及び図３は、本発明の実
施例２を示す図面である。本実施例では、図２に示すよ
うに、ベース基板２１の上に、各機能ブロックをなす複
雑のチップ２２〜２４が搭載されている。そして、ベー
ス基板２１表面の図示しない配線パターンと各チップの
ボンディングパッドとが、ボンディングワイヤ２５で接
続されている。そして、相隣接するチップどうしは、研
磨面で密に接合されている。図２に示すような半導体装
置の製造方法を図２のＡ−Ａ断面説明図である図３を用
いて説明すると、まず、ベース基板２１の上に、上記実
施例１において第４層間絶縁膜８まで形成されたチップ
を接着する。その後、実施例１と同様にＣｕ配線と有機
層間膜を、チップの集合体全体の設計に従って形成すれ
ばよい。

【００１４】これらチップのそれぞれには、トランジス
タ、抵抗等の各種素子が形成されており（図示省略す
る）、この上に各層間絶縁膜を介して例えば２層〜３層
のＡｌ配線が形成されている。そして、有機層間膜２６
を介して例えば３層のＣｕ配線２７が形成されている。
これらのＣｕ配線２７のうち最上層の一部はボンディン
グパッド２７Ａとなっている。

【００１５】本実施例の構成を具体的な例で説明すれ
ば、これらのチップは例えばマイクロプロセッサを構成
するＭＰＵ、２次キャッシュコントローラ、キャッシュ
メモリで１セットになっている。それぞれのＬＳＩチッ
プ内ではＡｌまたはＡｌ系多層配線で形成されている。
また、Ａｌ系配線上は、Ｓｉチップを保護するためＰ−
ＳｉＮ膜を形成してもよい。また、これらのチップ内の
配線を３層としたが各チップで異なっても勿論よい。

【００１６】このような構成とすることにより、Ｃｕが
低抵抗であり、層間膜が厚いため、ＣＲ時定数が小さく
遅延も少なくすることができる。また、通常問題となる
ＰＣＢ上の各チップ間の配線に起因する寄生成分（Ｌ，
Ｃ，Ｒ）による伝搬遅延、クロストークの劣化、反射ノ
イズの問題が小さくなる。この結果、Ｉ／Ｏの設計が簡
単になる利点がある。本実施例では、複数のベアチップ
を隣接して接触させて配置させているため、小型化が達
成されると共に、歩留りの低下を防止できる。さらに、
チップ間の配線は、チップ上の低抵抗配線（Ｃｕなど）
により形成されるため、配線長が長くとも伝搬速度が速
いため、全体の伝搬性能を向上することができる。

【００１７】以上、各実施例について説明したが、本発
明は、これらに限定されるものではなく、構成の要旨に
付随する各種の設計変更が可能である。例えば上記実施
例では、低抵抗の配線としてＣｕを用いたが、他の低抵
抗金属、例えばＡｕやＡｇなどを用いても勿論よい。

【００１８】

【発明の効果】以上の説明から明らかなように、この発
明によれば、ＬＳＩの各機能ブロック内を通常のＡｌ又
はＡｌ多層膜等の微細配線を用いて結線し、チップ内の
比較的遠距離の配線をＣｕ系の配線を用いて結線できる
ため、伝搬性能を向上させる効果を奏する。

【００１９】また、Ａｌ系配線の層間膜とは異なり、Ｃ
ｕ系配線間の層間膜が厚くなっても、高速化を図ること
ができる。このようにチップサイズや装置サイズが大き
くなっても、１チップ内に高速の各機能ブロックを搭載
できる効果を奏する。例えば、ペンティアムプロセッサ
内に２次キャッシュを搭載し、性能の向上させることが
できる。この際、ＭＣＭで問題となる、ベアチップのバ
ーイン技術、テスト技術、ボードの設計技術が不要とな
る利点がある。

【図面の簡単な説明】

【図１】本発明の実施例１の断面図。

【図２】本発明の実施例２の斜視図。

【図３】本発明の実施例２の断面説明図。

【符号の説明】

１…シリコン基板２…第１層間絶縁膜３…第１層Ａｌ配線４…第２層間絶縁膜５…第２層Ａｌ配線６…第３層間絶縁膜７…第３層Ａｌ配線８…第４層間絶縁膜９…第１有機層間膜１０…第１層Ｃｕ配線１１…第２有機層間膜１２…第２層Ｃｕ配線１３…第３有機層間膜１４…第３層Ｃｕ配線１５…第４有機膜

Claims

【特許請求の範囲】

【請求項１】複数の機能ブロックを備えた半導体装置
において、配線材料の各主成分が異なる２種類以上の複数金属配線
層を持つことを特徴とする半導体装置。
【請求項２】前記配線材料の主成分は、それぞれ少な
くともＡｌとＣｕである請求項１記載の半導体装置。
【請求項３】複数の半導体チップ間を配線で接続する
半導体装置において、該配線が、各チップ内に配置されたボンディングパッド
と直接コンタクトしてチップ間及びチップ内を配線する
配線層構造を有することを特徴とする半導体装置。