JP2919488B2

JP2919488B2 - 半導体集積回路装置

Info

Publication number: JP2919488B2
Application number: JP17372789A
Authority: JP
Inventors: 伸郎大和田; 薫大鋸谷; 徹小林; 幹規河路
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-07-05
Filing date: 1989-07-05
Publication date: 1999-07-12
Anticipated expiration: 2014-07-12
Also published as: JPH0338043A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関し、特に半田バン
プを介して半導体チップを基板に実装するフリップチッ
プ方式の半導体集積回路装置に適用して有効な技術に関
するものである。

〔従来の技術〕

半導体集積回路装置の高密度化、高集積化に伴い、配
線設計の自由度の向上や配線遅延の低減などを目的とす
る配線の多層化が必須の技術となっており、例えばバイ
ポーラ・トランジスタで構成した論理LSIでは、Al（ア
ルミニウム）４層配線構造が、またMOS・FETで構成した
メガビット（Mbit）級のメモリLSIでは、Al2層配線構造
が実現されている。

配線を多層化する際の課題となるのは、層間絶縁膜の
平坦化および層間接続孔（スルーホール）の高信頼化で
あり、前者の対策としては、バイアススパッタ技術やSO
G（Spin On Glass）技術などが用いられ、後者の対策と
しては、選択CVDによるＷ（タングステン）の埋込み技
術などが用いられている。

また、多層配線構造を有する半導体集積回路において
は、配線をパターニングする際のレジスト膜の近接効果
やAl膜をエッチングする際の速度差のため、同一配線層
における配線密度の高い領域と低い領域とで、配線の仕
上がり寸法、特に配線幅に差が生じてしまうという問題
が指摘されている（特開昭60−119749号）。その対策と
して、上記特開昭60−119749号では、配線密度の低い領
域に配線としての機能を有しないダミーペデスタルを配
置することによって、同一配線層の配線密度を均一化す
る技術が開示されている。

一方、ゲートアレイやマイクロコンピュータなどの論
理LSIにおいては、集積回路の多機能化、高密度化に伴
い、外部回路との接続を行う端子（入出力ピン）の数が
急速に増大し、半導体チップの周辺部に設けたボンディ
ングパッドにワイヤを接続して外部回路との接続を行う
ワイヤボンディング方式が限界に達している。またワイ
ヤボンディング方式は、内部領域の配線を周辺部のボン
ディングパッドまで引き回すので配線長が長くなり、信
号伝達速度が遅延する欠点があるため、高速動作が要求
される論理LSIの実装方式としては不向きである。

このような理由から、集積回路の最上層配線に半田な
どで構成されたバンプ（Bump,突起電極）を接合し、こ
のバンプを介してチップを基板に実装する、いわゆるフ
リップチップ方式が注目されている。フリップチップ方
式は、リップの周辺部のみならず、内部領域にも端子を
設けることができるので、チップの多ピン化を促進する
ことができる利点がある。またフリップチップ方式は、
ワイヤボンディング方式に比べてチップ上の配線長を短
くすることができるので、高速動作が要求される論理LS
Iに好適な実装方式である。

上記フリップチップ方式については、例えばIBM社発
行、「IBMジャーナル・オブ・リサーチ・アンド・ディ
ベロップメント,13巻,No.3（IBM Journal of Research
and Development,Vol.13,No.3）」P239〜P250に詳細な
記載がある。この文献によれば、最上層配線への半田バ
ンプの接続は、次のようにして行われる。

まず、チップの表面を保護するパッシベーション膜を
エッチングで開孔し、最上層のAl配線に達するコンタク
トホールを設けて電極パッドを形成する。次に、蒸着法
を用いて電極パッド上に、例えばCr（クロム）、Cu
（銅）およびAu（金）の薄膜を順次積層して半田下地層
（BLM;Bump Limitting Metallurgy）を形成する。半田
下地層は、コンタクトホールの底部、側壁および上縁部
を覆うように形成する。半田下地層の最下層を構成する
Crは、半田バンプとAl電極パッドとの合金化反応を防止
するとともに、半田バンプの外径を決める膜として設け
られる。半田下地層の中間層を構成するCuは、半田バン
プのぬれ性を向上させて下地層との接合強度を大きくす
るために設けられる。半田下地層の最上層を構成するAu
は、BLM層の加工プロセスにおいて下層のCuの腐食を防
止するために設けられる。

次に、上記半田下地層の上にスズ（Sn）/Pb（鉛）合
金からなる半田膜を選択的に被着し、リフロー炉内でこ
の半田膜をウェットバックして半球状の半田バンプを形
成する。

〔発明が解決しようとする課題〕

本発明者は、Al4層配線のような多層配線構造を備え
た半導体集積回路装置の電極パッド上に半田バンプを形
成する際、下記のような問題が生じることを見出した。

すなわち、配線を多層化すると、それにつれて上下方
向の配線の重なりによる下地段差が累積的に増大し、最
上層配線およびその上層のパッシベーション膜の平坦度
が低下するようになる。特にバイポーラ・トランジスタ
で構成した論理LSIは、配線遅延の低減やエレクトロマ
イグレーション耐性向上の見地から、配線の膜厚を厚く
しているので、最上層配線やパッシベーション膜の平坦
度の低下が著しい。

最上層配線やパッシベーション膜の平坦度が低下する
と、下記のような問題が生じて半田バンプの接続信頼性
が低下する。すなわち、最上層配線の平坦度が低下する
と、電極パッドの平坦度も低下するため、電極パッド上
に形成される半田下地層のカバレージ（段差被覆性）が
低下する。半田下地層の最下層を構成するCrのカバレー
ジが低下すると、半田バンプとAl電極パッドとの間に合
金化反応が生じ、接続抵抗が増大する。半田下地層の中
間層を構成するCuのカバレージが低下すると、半田バン
プのぬれ性が低下し、下地層との接合強度が低下する。
半田下地層の最上層を構成するAuのカバレージが低下す
ると、下層のCuが腐食し易くなるので、接続抵抗の増大
や接合強度の低下を引き起こす。またパッシベーション
膜の平坦度が低下すると、例えば第10図に示すように、
隣り合った二本の最上層配線50,50を跨ぐように位置に
半田バンプ51を形成する際に、パッシベーション膜52の
段差部Ａにおいて半田下地層53のカバレージが低下し、
段差部Ａの上方の半田バンプ51内にボイドやクラックな
どの欠陥54が発生するので、半田バンプ51の熱抵抗が増
大したり、接合強度が低下したりする。

本発明の目的は、半田バンプの接続信頼性を向上させ
ることのできる技術を提供することにある。

本発明の他の目的は、上記目的を達成するとともに、
半導体集積回路の多層化を促進することのできる技術を
提供することにある。

本発明のさらに他の目的は、上記目的を達成するとと
もに、半導体チップの多ピン化を促進することのできる
技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、次のとおりである。

本願の一発明は、絶縁膜によって互いに絶縁された複
数の配線層を備え、かつ、その最上層配線に半田バンプ
を接合した半導体集積回路装置において、最上層配線の
下方の配線層の余領域のうち、半田バンプのほぼ下方に
位置する領域に、前記最上層配線の下地となる層間絶縁
膜の表面を平坦化するためのダミーパターンを設けるも
のである。

〔作用〕

上記した手段によれば、ダミーパターンを設けた領域
の配線（ダミーパターンを含む）密度が高くなるので、
その上層に形成される層間絶縁膜の表面が平坦化され
る。すなわち、半田バンプのほぼ下方に位置する領域の
最上層配線の下地に段差が生じないので、平坦な電極パ
ッドを形成することができる。その結果、電極パッド上
に形成される半田下地層のカバレージが良好になるの
で、半田バンプの接続信頼性が向上する。

以下、実施例を用いて本発明を詳述する。

〔実施例１〕本実施例１の半導体集積回路装置は、例えばAl4層配
線構造を有するECL（Emitter Coupled Logic）ゲートア
レイである。

第３図は、このECLゲートアレイを形成した半導体チ
ップ１を示している。チップ１は、例えばp^-形シリコン
単結晶により構成されている。チップ１の表面のほぼ全
域には、外部回路との接続を行う端子を構成する多数の
半田バンプ２が形成されている。半田バンプ２は、ECL
ゲートアレイの内部回路に電源（V_EE、V_TT、V_CCなど）
を供給するための電源供給用半田バンプ２と、信号を入
出力するための信号用半田バンプ２とで構成されてい
る。

第４図は、一つの電源供給用半田バンプ２とその下方
の第４層Al配線３とを拡大して示している。最上層配線
である第４層Al配線３は、ECLゲートアレイの内部回路
に電源を供給する電源用配線を構成しており、その線幅
は、例えば数十〜百数十μｍである。半田バンプ２と第
４層Al配線３とは、コンタクトホール４を通じて電気的
に接続されている。コンタクトホール４は、チップ１の
表面を保護するパッシベーション膜５をエッチングで開
孔して形成したものである。半田バンプ２は、コンタク
トホール４の底部に露出した第４層Al配線３、すなわち
電極パッド６上に形成されている。一方、信号用半田バ
ンプ２は、第４層Al配線のうち、ECLゲートアレイの信
号用配線を構成する配線（図示せず）の電極パッド上に
形成されている。

第１図は、上記電源供給用半田バンプ２の下方の領域
における配線のレイアウトを示している。半田バンプ２
は、図の実線で囲まれた領域Ｂに配置されており、その
下方には、前記第４層Al配線３が図の左右方向に延在し
ている。第４層Al配線３のさらに下方には、第３層Al配
線7a〜7dが所定の間隔を置いて図の上下方向に延在して
いる。第３図Al配線7a〜7dは、ECLゲートアレイの信号
用配線を構成しており、その線幅は、例えば数μｍであ
る。第４層Al配線３と第３層Al配線7a〜7dとの間には、
第１図では図示しない層間絶縁膜29が設けられている。

第３層Al配線7a〜7dと同一の配線層の余領域のうち、
半田バンプ２の下方領域には、例えば第３層Al配線7a〜
7dと同一の材料で構成され、かつ同一の線幅を有するダ
ミーパターン８が所定の間隔を置いて設けられている。
ダミーパターン８は、第３図Al配線の配線チャネルのう
ち、配線が形成されていない配線チャネル上に形成され
ている。ダミーパターン８は、例えば第３層Al配線7a〜
7dと同一のマスクを用いて同一の工程で作成される。

上記ダミーパターン８は、第３層Al配線7a〜7dと同一
の材料で構成されているが、フローティング状態となっ
ているので、配線としての機能は有していない。また、
半田バンプ２の下方領域とその近傍にのみ設けられ、他
の領域には設けられていないので、ダミーパターン８を
設けたことによる第３層Al配線7a〜7dの寄生容量の増加
は、最小限に抑えられている。

第２図は、上記電源供給用半田バンプ２の下方領域に
おけるチップ１の断面を示している。チップ１の主面に
は、例えばn⁺形のコレクタ埋込み層９が形成され、その
上層には、例えばｎ形シリコンからなるエピタキシャル
層10が形成されている。エピタキシャル層10の所定領域
には、例えばSiO₂からなるフィールド絶縁膜11が形成さ
れ、これにより、素子間および素子内が分離されてい
る。素子分離用のフィールド絶縁膜11の下方には、例え
ばp⁺形のチャネルストッパ層12が形成されている。

フィールド絶縁膜11で囲まれた領域のエピタキシャル
層10内には、例えばｐ形の真性ベース領域13と、例えば
p⁺形のグラフトベース領域14とが形成されており、真性
ベース領域13内には、例えばn⁺形のエミッタ領域15が形
成されている。また、コレクタ埋込み層９の一部には、
例えばn⁺形のコレクタ取出し領域16が接続されている。
そして、上記エミッタ領域15と、真性ベース領域13と、
真性ベース領域13の下方におけるエピタキシャル層10お
よびコレクタ埋込み層９からなるコレクタ領域とで一つ
のnpn形バイポーラ・トランジスタが構成されている。
そして、上記npn形バイポーラ・トランジスタと図示し
ない抵抗とをそれぞれ複数個用いて、例えば第５図に示
すようにECL3入力ORゲートなどの基本ゲートが構成さ
れ、さらにこの基本ゲートを多数集積してECLゲートア
レイが構成されている。

前記グラフトベース領域14、エミッタ領域15およびコ
レクタ取出し領域16の各領域上には、コンタクトホール
17a,17b,17cが設けられている。グラフトベース領域14
には、コンタクトホール17aを通じて、例えばポリシリ
コンからなるベース引出し電極18が接続されている。ま
た、エミッタ領域15には、コンタクトホール17bを通じ
て、例えばポリシリコンからなるエミッタ引出し電極19
が接続されている。

20,21は、例えばSiO₂からなる絶縁膜である。絶縁膜2
1の上層には、第１層Al配線22a,22b,22c,22dが形成され
ている。Al配線22a〜22dは、例えばAl−Si−Cu合金の下
層にTiN（チタンナイトライド）などのバリヤメタルを
敷いた積層構造を有しており、その線幅は、例えば数μ
ｍである。Al配線22aは、絶縁膜21に開孔されたスルー
ホール23aを通じてベース引出し電極18に接続されてい
る。Al配線22bは、スルーホール23bを通じてエミッタ引
出し電極19に接続されている。Al配線22cは、スルーホ
ール23cおよび前記コンタクトホール17cを通じてコレク
タ取出し領域16に接続されている。すなわち、Al配線22
a,22b,22cは、それぞれ前記npn形バイポーラ・トランジ
スタのベース電極、エミッタ電極、コレクタ電極を構成
している。

第１層Al配線22a〜22dの上層には、例えばプラズマCV
D法で形成されたSi₃N₄膜と、SOG（Spin On Glass）と、
プラズマCVD法で形成されたSiO₂とを積層してなる第１
の層間絶縁膜24が形成されている。層間絶縁膜24の上層
には、例えばAl−Si−Cu合金からなる第２層Al配線25a,
25bが設けられている。Al配線25a,25bは、例えば数μｍ
の線幅を有している。例えばAl配線25aは、層間絶縁膜2
4に形成されたスルーホール26を通じて第１層Al配線20a
に接続されている。

第２層Al配線25a〜25bの上層には、例えば前記第１の
層間絶縁膜24と同様の構成からなる第２の層間絶縁膜27
が形成されている。層間絶縁膜27の上層には、例えばAl
−Si−Cu合金からなる第３層Al配線7a〜7eが設けられて
いる。例えばAl配線7aは、層間絶縁膜27に開孔されたス
ルーホール28を通じて第２層Al配線25aに接続されてい
る。

第３層Al配線7a〜7eと同一の配線層の余領域のうち、
半田バンプ２の下方領域とその近傍には、前記した複数
本のダミーパターン８が設けられている。ダミーパター
ン８は、例えば半田バンプ２の下方領域とその近傍に位
置する第３層Al配線7b,7c,7dの各々と交互に、かつ等し
い間隔を置いて配置されている。その、結果、バンプ２
の下方領域とその近傍とは、同一配線層の他の領域に比
べて配線（ダミーパターンを含む）が高密度、かつ、均
一になっている。

第３層Al配線7a〜7eおよびダミーパターン８の上層に
は、前記第１の層間絶縁膜24や第２の層間絶縁膜27と同
様の構成からなる第３の層間絶縁膜29が形成されてい
る。そして、半田バンプ２の下方領域とその近傍の層間
絶縁真29は、その下層にダミーパターン８を含む配線が
高密度、かつ、均一に設けられているため、その表面が
ほぼ完全に平坦化されている。

層間絶縁膜29の上層には、例えばAl−Si−Cu合金から
なる電源供給用の第４層Al配線３が設けられている。第
４層Al配線３は、大電流を流すことができるよう、その
線幅および厚さが下層（第１層〜第３層）のAl配線より
も大きく構成されている。そして、半田バンプ２の下方
領域およびその近傍では、第４層Al配線３の下地となる
層間絶縁膜29の表面がほぼ完全に平坦化されているの
で、第４層Al配線３もその表面がほぼ完全に平坦化され
ている。

第４層Al配線３の上層には、例えばバイアススパッタ
法で形成したSiO₂からなるパッシベーション膜５が設け
られており、このパッシベーション膜５でチップ１の表
面が保護されている。パッションベーション膜５の一部
には、コンタクトホール４が形成されており、その底部
には、電極パッド６を構成する第４層Al配線３の一部が
露出している。電極パッド６は、前記した理由から、そ
の表面がほぼ完全に平坦化されている。

電極パッド６上には、例えば下層から順次Cr、Cuおよ
びAuの薄膜を蒸着法で積層してなる薄い半田下地層30が
形成されている。半田下地層30は、段差のない平坦な電
極パッド６上に形成されているので、そのカバレージが
極めて良好となっており、コンタクトホール４の底部、
側壁および上縁部をほぼ均一な膜厚で覆っている。

半田下地層30の上には、例えばSn/Sp合金からなる半
球状の半田バンプ２が接続されている。半田バンプ２
は、例えばチップ１の表面の全域にホトレジスト（図示
せず）を被着した後、コンタクトホール４の上方のホト
レジストをエッチングで除去し、次いでチップ１の表面
の全域に半田を蒸着した後、前記ホトレジストおよびそ
の表面の半田をエッチバック法により同時に除去し、そ
の後、コンタクトホール４の内部に残った半田をリフロ
ー炉内でウェットバックして形成したものである。半田
バンプ２は、カバレージが極めて良好な半田下地層30の
上に形成されているので、その接続信頼性が極めて高
い。

上記した構成からなるチップ１は、半田バンプ２を介
して基板に実装される。例えば第６図は、上記チップ１
を実装したマイクロチップキャリア（Micro Chip Carri
er;MCC）40を示している。半田バンプ２を介してムライ
ト基板41の電極42上にフェイスダウンボンディングされ
たチップ１は、例えば窒化アルミニウム（AlN）からな
るキャップ43で気密封止されている。キャップ43は、半
田44を介してムライト基板41上に接合されている。キャ
ップ43の下面とチップ１の上面とは、半田44を介して接
合されており、チップ１から発生する熱をキャップ43を
通じて外部に放散する構造になっている。ムライト基板
41の下面には、チップ１に形成された半田バンプ２より
も一回り大きい半田パンプ45が接合されている。半田パ
ンプ45は、例えばＷ（タングステン）などからなる内部
配線46を通じてチップ１と電気的に接続されている。

以上の構成からなる本実施例１によれば、下記のよう
な効果を得ることができる。

（１）．第３層Al配線3a〜3eと同一の配線層の余領域の
うち、半田バンプ２の下方とその近傍にダミーパターン
５を配設したことにより、この領域の配線（ダミーパタ
ーンを含む）密度が高くなり、その上層に形成される層
間絶縁膜29の表面が平坦化されるので、層間絶縁膜29の
上に形成される第４層Al配線３（電極パッド６）が平坦
化される。その結果、電極パッド６上に形成される半田
下地層30のカバレージが良好になり、半田バンプ２の接
続信頼性が向上する。

（２）．上記（１）により、半田バンプ２を介してチッ
プ１をマイクロチップキャリア40のムライト基板41など
にフェイスダウンボンディングする際の接続信頼性が向
上する。

（３）．上記（１）により、ECLゲートアレイの多層化
を促進することができる。

（４）．上記（１）により、ECLゲートアレイの多ピン
化を促進することができる。

〔参考例１〕本参考例１の半導体集積回路装置は、前記実施例１と
同じくAl4層配線構造を有するECLゲートアレイである。

第７図は、１つの電源供給用半田バンプ２とその下方
領域における配線のレイアウトを示している。半田バン
プ２は、図の実線で囲まれた領域Ｂに配置されており、
その下方には、最上層配線である電源供給用の第４層Al
配線３が図の左右方向に延在している。第４層Al配線３
のさらに下方には、信号入出力用の第３層Al配線7a〜7d
が所定の間隔を置いて図の上下方向に延在している。前
記実施例１と同じく、第４層Al配線３の線幅は、例えば
数十〜百数十μｍであり、第３層Al配線7a〜7dの線幅
は、例えば数μｍである。

第３層Al配線7a〜7dのさらに下方には、信号入出力用
の第２層Al配線25a〜25fが所定の間隔を置いて図の左右
方向に延在している。第２層Al配線25a〜25fの線幅は、
第３層Al配線7a〜7dのそれと同じく、例えば数μｍであ
る。

第３層Al配線7a〜7dと同一の配線層の余領域のうち、
半田バンプ２の下方領域とその近傍には、例えば第３層
Al配線7a〜7dと同一の材料で構成された方形状のダミー
パターン８が所定の間隔を置いて設けられている。ダミ
ーパターン８は、第３層Al配線7a〜7dと同層の余領域
と、第２層Al配線25a〜25fと同層の余領域とが重なる領
域に配置されている。すなわち、ダミーパターン８は、
同層（第３層）の配線チャネルとその直下の配線層（第
２層）の配線チャネルとが交差する領域上に配置されて
いる。ダミーパターン８は、例えば第３層Al配線7a〜7d
と同一のマスクを用いて同一の工程で作成される。

なお、本参考例１のECLゲートアレイは、上記した点
を除いては、前記実施例１のECLゲートアレイと同一の
構成となっているので、同一構成部分の説明は省略す
る。

このように、本参考例１のダミーパターン８は、半田
バンプ２の下方領域とその近傍にのみ設けられ、しかも
その直下に配線が存在しない領域にのみ設けられている
ので、その占有面積は前記実施例１のダミーパターン８
のそれよりも小さい。そのため、ダミーパターン８を配
設したことにより増加する第３層Al配線3a〜3dの寄生容
量を実施例１の場合よりもさらに小さくすることができ
る。

ところでゲートアレイは、あらかじめトランジスタや
抵抗などの素子を形成したマスタースライス上に、品種
毎に配線をレイアウトする方式のLSIである。従って、
前記実施例１の場合のように、第３層Al配線の配線チャ
ネルのうち、配線が存在しない配線チャネル上にダミー
パターン８をレイアウトしようとすると、配線のレイア
ウトが異なる品種毎にダミーパターン８をレイアウトし
なければならないので、ゲートアレイの開発期間が長期
化するという問題が生じる。ところが、本参考例１で
は、第３層Al配線の配線チャネルと第２層Al配線の配線
チャネルとが交差する領域上にダミーパターン８を固定
パターンとしてレイアウトしておくことにより、配線の
レイアウト設計を行う際に、ダミーパターン８を発生さ
せるための特別な処理が不要となるので、ゲートアレイ
の開発期間が長期化することはない。

〔参考例２〕本参考例２の半導体集積回路装置は、前記実施例１ま
たは参考例１のECLゲートアレイにおける第４層Al配線
３の側壁に傾斜を設けた構成になっている。

第８図に示すように、ゲートアレイはその品種によ
り、半田バンプ２が第４層Al配線３の真上には配置され
ず、隣り合った二本のAl配線3,3を跨ぐような位置に配
置される場合がしばしばある。これは、チップ１上にお
ける半田バンプ２の位置が固定されていても、第４層Al
配線３の線幅や間隔は、品種によって異なるためであ
る。そして、このような場合には、半田バンプ２の下方
領域にダミーパターン８を設けるだけでは、半田下地層
30のカバレージが良好にならないこともある。すなわ
ち、前記第10図を用いてすでに説明したように、隣り合
った二本の最上層配線50,50の間に段差が生じているよ
うな場合には、パッシベーション膜52の段差部Ａで半田
下地層53のカバレージが低下するため、段差部Ａの上方
の半田バンプ51内にボイドやクラックなどの欠陥54が発
生し易くなり、半田バンプ51の接続信頼性が著しく低下
してしまうからである。

そこで本参考例２では、第８図に示すように、最上層
配線である第４層Al配線３の側壁に傾斜を設けるように
した。このようにすると、第４層Al配線３上に形成され
るパッシベーション膜５のカバレージが向上するので、
段差のない平坦なパッシベーション膜５が得られる。従
って、隣り合った二本のAl配線3,3間に段差が生じてい
る場合においても、半田下地層30のカバレージが良好に
なり、半田バンプ51内にボイドやクラックなどの欠陥54
が発生するのを防止することができるので、半田バンプ
２の接続信頼性が向上する。

第４層Al配線３の側壁に傾斜を設けるには、Al配線３
をパターニングする際、例えばウェットエッチングなど
のような等方性のエッチングを行えばよい。その際、側
壁の傾斜角θは、例えば50度〜70度がよい。なお、本参
考例２のECLゲートアレイは、上記した点を除いては、
前記実施例１または参考例１のECLゲートアレイと同一
の構成となっているため、同一構成部分の説明は省略す
る。

第４層Al配線３の側壁に傾斜を設けることにより、さ
らに次のような効果が得られる。従来、電極パッド上に
半田バンプを接合する場合には、バイアススパッタ法を
用いてパッシベーション膜を形成していた。これは、バ
イアススパッタ法で形成したパッシベーション膜は、CV
D法で形成したパッシベーション膜よりもカバレージが
良いからである。しかしその反面、バイアススパッタ法
は、薄膜の堆積とエッチングとが同時に進行する成膜法
であるため、CVD法に比べて成膜速度が小さいという欠
点がある。

ところが、本参考例２では、第４層Al配線４の側壁に
傾斜を設けたので、CVD法でパッシベーション膜５を形
成する場合においても、良好なカバレージが得られる。
すなわち、第４層Al配線４の側壁に傾斜を設けることに
より、成膜速度の大きいCVD法でカバレージの良好なパ
ッシベーション膜５を形成することができるので、半田
バンプ２の接続信頼性の向上と、パッシベーション膜５
の成膜工程の短縮化とを併せて達成することができる。

以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、電気実施例１、参考
例１、２に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

実施例１、参考例１、２のダミーパターンは、いずれ
もフローティング状態になっているため、配線としての
機能は有していないが、例えば第９図に示すように、半
田パンプ２の下方に位置する領域の第３層Al配線3b〜3d
の一部に分岐31を設け、この分岐31でダミーパターン８
を構成してもよい。

実施例１、参考例１、２のダミーパターンは、いずれ
も第３層Al配線と同層の余領域に設けられているが、第
２層Al配線と同層の余領域や第１層Al配線と同層の余領
域に設けてもよい。またダミーパターンは、複数の配線
層のそれぞれに設けてもよい。

以上の説明では、主として本発明者によってなされた
発明をその背景となった利用分野である４層Al配線構造
を備えたECLゲートアレイに適用した場合について説明
したが、本発明は、これに限定されるものではなく、多
層配線構造を備えたフリップチップ方式の半導体集積回
路装置に広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。

（１）．半田バンプが接合される最上層配線の下方の配
線層の余領域のうち、半田バンプのほぼ下方に位置する
領域にダミーパターンを配設することにより、半田バン
プの下方領域の最上層配線を平坦化することができるの
で、電極パッド上に形成される半田下地層のカバレージ
が良好となり、半田バンプの接続信頼性が向上する。

（２）．前記ダミーパターンを、同層の配線チャネルと
その直下の配線層の配線チャネルとが交差する領域上に
設けることにより、ダミーパターンを設けたことにより
配線寄生容量の増加を最小限にとどめることができる。
また、配線のレイアウト設計を行う際に、ダミーパター
ンを発生させるための特別な処理が不要となるので、ゲ
ートアレイの開発期間を短縮することができる。

（３）．最上層配線の側壁に傾斜を設けることにより、
パッシベーション膜のカバレージが向上し、その表面の
平坦度が向上するので、半田下地層のカバレージが良好
になり、半田バンプ内にボイドやクラックなどの欠陥が
発生するのを防止することができるので、半田バンプの
接続信頼性が向上する。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体集積回路装置
におけるダミーパターンの配置を示す半導体チップの要
部平面図、第２図は第１図のII−II線における半導体チップの断面
図、第３図は、半田バンプのレイアウトを示す半導体チップ
の平面図、第４図は、半田バンプを拡大して示す半導体チップの要
部平面図、第５図は、ECL3入力ORゲートを示す回路図、第６図は、半導体チップを封止したマイクロチップキャ
リアの断面図、第７図は、本発明の参考例１である半導体集積回路装置
におけるダミーパターンの配置を示す半導体チップの要
部平面図、第８図は、パッシベーション膜の段差を拡大して示す半
導体チップの部分断面図、第９図は、本発明の参考例２である半導体集積回路装置
におけるダミーパターンの配置を示す半導体チップの要
部平面図、第10図は、従来の半導体集積回路装置におけるパッシベ
ーション膜の段差を拡大して示す半導体チップの部分断
面図である。１……半導体チップ、2,45,51……半田バンプ、３……
第４層Al配線、4,17a,17b,17c……コンタクトホール、
5,52……パッシベーション膜、６……電極パッド、7a〜
7e……第３層Al配線、８……ダミーパターン、９……コ
レクタ埋込み層、10……エピタキシャル層、11……フィ
ールド絶縁膜、12……チャネルストッパ層、13……真性
ベース領域、14……グラフトベース領域、15……エミッ
タ領域、16……コレクタ取出し領域、18……ベース引出
し電極、19……エミッタ引出し電極、20,21,……絶縁
膜、22a〜22d……第１層Al配線、23a〜23c,26,28……ス
ルーホール、24……第１層間絶縁膜、25a〜25f……第２
層Al配線、27……第２層間絶縁膜、29……第３層間絶縁
膜、30,53……半田下地層、31……分岐、40……マイク
ロチップキャリア、41……ムライト基板、42……電極、
43……キャップ、44……半田、46……内部配線、50……
最上層配線、54……欠陥。

───────────────────────────────────────────────────── フロントページの続き (72)発明者河路幹規東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (56)参考文献特開昭62−194640（ＪＰ，Ａ) 特開昭59−188143（ＪＰ，Ａ) 特開昭60−119749（ＪＰ，Ａ) 特開昭59−172745（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/60 H01L 21/82

Claims

(57)【特許請求の範囲】

【請求項１】層間絶縁膜によって互いに絶縁された複数
の配線層を備え、その最上層配線の一部に設けた電極パ
ッド上に半田バンプを接合した半導体集積回路装置であ
って、前記最上層配線の下方の配線層の余領域のうち、
前記半田バンプのほぼ下方に位置する領域に、前記最上
層配線の下地となる層間絶縁膜の表面を平坦化するため
のダミーパターンを設けたことを特徴とする半導体集積
回路装置。
【請求項２】前記ダミーパターンは、同層の配線と同一
の材料で構成されていることを特徴とする請求項１記載
の半導体集積回路装置。
【請求項３】前記ダミーパターンは、同層の配線と同一
の線幅を有し、隣接する同層の配線または他のダミーパ
ターンとの間隔が等しくなるような位置に設けられてい
ることを特徴とする請求項１記載の半導体集積回路装
置。
【請求項４】前記ダミーパターンは、フローティング状
態になっていることを特徴とする請求項１記載の半導体
集積回路装置。
【請求項５】前記ダミーパターンは、同層の配線の一部
を構成していることを特徴とする請求項１記載の半導体
集積回路装置。
【請求項６】前記ダミーパターンは、最上層配線の直下
の配線層に設けられていることを特徴とする請求項１記
載の半導体集積回路装置。
【請求項７】前記ダミーパターンは、複数の配線層に設
けられていることを特徴とする請求項１記載の半導体集
積回路装置。
【請求項８】前記半田バンプは、Cr、CuおよびAuを順次
積層してなる半田下地層を介して電極パッド上に接合さ
れていることを特徴とする請求項１記載の半導体集積回
路装置。