JP3022565B2 - 半導体装置 - Google Patents

半導体装置

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薫 大鋸谷
徹 小林
幹規 河路
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に多層配線構造を備
えた半導体集積回路の電極上に半田バンプを接続した半
導体装置に適用して有効な技術に関するものである。
〔従来の技術〕
半導体装置の高密度化、高集積化に伴い、配線設計の
自由度の増大や配線遅延の低減などを目的とする配線の
多層化が必須の技術となり、例えば、バイポーラトラン
ジスタで構成された論理LSIでは、Al4層配線構造が、ま
た、MOSトランジスタで構成されたメガビット（Mbit）
級のメモリLSIでは、Al3層配線構造が実現されている。
配線の多層化を実現する際の課題となるのは、層間絶
縁膜の平坦化および層間接続孔（スルーホール）の高信
頼化であり、前者の対策としては、バイアススパッタ技
術やSOG（Spin On Glass）技術などが、また、後者の対
策としては、選択CVDによるタングステン（Ｗ）の埋込
み技術などがそれぞれ用いられている。
また、多層配線構造では、配線をパターニングする際
のレジスト膜の近接効果やAl膜をエッチングする際の速
度差のため、同一配線層における配線密度の高い領域と
低い領域とで、配線の仕上がり寸法、特に配線幅に差が
生じてしまうという問題が指摘されている（特開昭60−
119749号）。その対策として、上記特開昭60−119749号
では、配線密度の低い領域に配線としての機能を有しな
いダミーベデスタルを配置することによって、同一配線
層の配線密度を均一化する技術が開示されている。
一方、半導体ペレットの高密度実装に好適な方式とし
て、いわゆるフリップチップ方式が知られている。これ
は、アルミニウム（Al）などの電極パッド上に半田バン
プ（Bump,突起電極）を接続し、この半田バンプを介し
て半導体ペレットを基板に表面実装する方式である。
上記フリップチップ方式については、例えばIBM社発
行、「IBMジャーナル・オブ・リサーチ・アンド・ディ
ベロップメント,13巻,No.3（IBM Journal of Research
and Development,Vol.13,No.3）」P239〜P250に詳細な
記載がある。上記文献によれば、Al電極パッド上への半
田バンプの接続は、次のようにして行われる。
まず、スパッタ法で形成したSiO2からなるパッシベー
ション膜の所定箇所をエッチングで開孔し、最上層のAl
配線を露出させてAl電極パッドを形成する。次に、この
Al電極パッドの表面にクロム（Cr）／銅（Cu）／金（A
u）などの金属層からなる半田下地層（BLM;Bump Limitt
ing Metallurgy）を蒸着形成する。この半田下地層は、
半田バンプとAl電極パッドとの合金化反応を防止し、併
せてAl電極パッド上に被着する半田のぬれ性を向上させ
るためのバリヤ層である。
次に、この半田下地膜の表面にスズ（Sn）／鉛（Pb）
合金からなる半田を選択的に蒸着した後、リフロー炉内
でこの半田をウェットバックして半球状の半田バンプを
形成する。
〔発明が解決しようとする課題〕
本発明者は、Al4層配線のような多層配線構造を備え
た半導体装置のAl電極パッド上に半田バンプを接続しよ
うとする場合には、下記のような問題が生ずることを見
出した。
すなわち、配線の多層化が進行すると、それにつれて
複数の下層配線同士の重なりによる下地の段差が累積的
に増大し、最大層配線やパッシベーション膜の平坦度が
低下するようになる。特に、バイポーラトランジスタで
構成した論理LSIは、配線遅延の防止やエレクトロマイ
グレーション耐性の見地から、配線の膜厚を大きくして
いるため、平坦度の低下が一層顕著となる。
最上層配線の平坦度が低下すると、パッシベーション
膜を開孔して形成したAl電極パッドの底部に大きな段差
が生ずるため、このAl電極パッドの表面に蒸着される半
田下地層の被着性が低下する。その結果、半田下地層の
上に接続された半田バンプの内部にボイドやクラックな
どの欠陥が発生し、半田バンプの接続信頼性が著しく低
下する。
また、パッシベーション膜の平坦度が低下すると、例
えば第８図のように、半田バンプ40が隣接する配線41,4
1を跨ぐような位置に配置された場合には、パッシベー
ション膜42の段差部Ａにおいて半田下地層43の被着性が
低下するため、その上に接続される半田バンプ40の内部
にボイドやクラックなどの欠陥が発生し易くなり、その
接続信頼性が著しく低下してしまう。
本発明は、これらの問題点に着目してなされたもので
あり、その目的は、多層配線上の電極パッドに接続され
る半田バンプの接続信頼性を向上させることのできる技
術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、次のとおりである。
すなわち、本願の一発明である半導体装置は、半導体
基板の主面上に所望の複数の配線層を備えると共に、前
記複数の配線層の最上層配線を覆う絶縁膜に開孔された
コンタクトホールの上部に、前記コンタクトホールの内
部に蒸着形成された半田下地層を介して前記最上層配線
と電気的に接続される複数の半田バンプを備えており、
前記最上層配線よりも下層の配線層の近傍の余領域のう
ち、前記半田バンプの下方およびその周辺に位置する領
域に、前記最上層配線の延在方向と直交する方向に延在
する下層の配線層に沿うように複数のダミーパターンを
設けたものである。
〔作用〕
上記した手段によれば、半田バンプが形成される領域
の最上層配線の下方およびその周囲の下層配線密度が高
くなるために、この領域の下層配線層の上に被着される
絶縁膜の表面がほぼ完全に平坦化される。これにより、
半田バンプが形成される領域の最上層配線の表面が平坦
になるので、コンタクトホールの内部に蒸着形成される
半田下地層の被着性が向上する結果、半田下地層の上に
接続される半田バンプの内部にボイドやクラックが発生
するのを防止することができる。
〔実施例１〕 第１図は、本発明の一実施例である半導体装置におけ
るダミーパターンの配置を示す半導体ペレットの要部平
面図、第２図は、第１図II−II線の断面図、第３図は、
本実施例の半導体ペレットを示す平面図、第４図は、本
実施例のECL3入力ORゲートを示す回路図である。
本実施例１の半導体装置は、例えばAl4層配線構造を
備えたECL（Emitter Coupled Logic）ゲートアレイであ
る。
第３図に示すように、このECLゲートアレイにおいて
は、例えばｐ形シリコン単結晶からなる半導体ペレット
１の全面に多数の半田バンプ２が形成されている。これ
らの半田バンプ２は、ECLゲートアレイの電源である負
電位VEE、負電位VTT、VCCなどを供給するための半田バ
ンプと、信号を入出力するための半田バンプとによって
構成され、この第３図では図示しない第４層Al配線を介
してECLゲートアレイの内部回路に接続されている。
第１図は、１つの電源供給用半田バンプ２の下方領域
における第３層Al配線3a〜3dの配置を示すものである。
半田バンプ２は、図の実線で囲まれた領域Ｂに配置され
ており、半田バンプ２の下方には、この半田バンプ２が
接続される電源供給用の第４層Al配線（最上層配線）４
が、図の左右方向に延在している。このAl配線４の線幅
は、例えば十数μｍ〜数十μｍである。
第４層Al配線４の下方には、信号入出力用の第３層Al
配線3a〜3dが所定の間隔を置いて図の上下方向に延在し
ている。Al配線3a〜3dは、第４層Al配線４よりも細く、
その線幅は、例えば数μｍである。
本実施例１においては、第３層Al配線3a〜3dと同一の
配線層の余領域に、例えばこのAl配線3a〜3dと同一層の
アルミニウムで構成された複数本のダミーパターン５が
Al配線3a〜3dと同一の方向に延在している。各ダミーパ
ターン５は、隣接するAl配線またはダミーパターン５と
の間隔がほぼ等しくなるような位置にそれぞれ配設され
ている。ダミーパターン５は、例えば一つのレジストマ
スクを用いて第３層Al配線3a〜3dと同一工程で作成され
る。
ダミーパターン５は、いずれもフローティング状態で
配設され、従って、配線としての機能は有していない。
また、半田バンプ２の下方領域とその近傍にのみ配設さ
れており、他の領域には配設されていない。従って、ダ
ミーパターン５を配設したことにより増加するAl配線3a
〜3dの寄生容量は、最小限に抑えられている。
第２図は、上記半田バンプ２の下方領域の断面図であ
る。
すなわち、半導体ペレット１の表面には、例えばn+形
の埋込み層６が形成され、その上層には、例えばｎ形シ
リコンからなるエピタキシャル層７が形成されている。
このエピタキシャル層７の所定箇所には、例えばSiO2か
らなるフィールド絶縁膜８が形成され、これにより、素
子間および素子内が分離されている。フィールド絶縁膜
８の下方には、例えばp+形のチャネルストッパ層９が形
成されている。
フィールド絶縁膜８で囲まれた領域のエピタキシャル
層７中には、例えばｐ形の真性ベース領域10と、例えば
p+形のグラフトベース領域11とが形成され、真性ベース
領域10中には、例えばn+形のエミッタ領域12が形成され
ている。
そして、このエミッタ領域12と、真性ベース領域10
と、真性ベース領域10の下方におけるエピタキシャル層
７および埋込み層６からなるコレクタ領域とによって、
npn形バイポーラトランジスタが構成されている。
本実施例１においては、このnpn形バイポーラトラン
ジスタおよび図示しない抵抗をそれぞれ複数個用いて、
例えば第４図に示すようなECL3入力ORゲートが構成さ
れ、このECL3入力ORゲートによってゲートアレイが構成
されている。なお、第４図において、VBBは、例えば−
1.2Vであり、VCSは、例えば−1.85Vである。
前記第２図において、埋込み層６の一部には、例えば
n+形のコレクタ取り出し領域13が接続されている。
フィールド絶縁膜８に連なって形成された、例えばSi
O2からなる絶縁膜14には、前記グラフトベース領域11、
エミッタ領域12およびコレクタ取り出し領域13に対応し
てそれぞれコンタクトホール15a〜15cが開孔されてい
る。
そして、コンタクトホール15aを介してグラフトベー
ス領域11に、例えばポリシリコン膜からなるベース引き
出し電極16が接続され、また、コンタクトホール15bを
介してエミッタ領域12上に、例えばポリシリコンからな
るエミッタ電極17が形成されている。
18,19は、例えばSiO2からなる絶縁膜であり、その上
層には、例えばAl−Si−Cu合金の下層にTiN（チタンナ
イトライド）などのバリヤメタルを敷いた第１層Al配線
20a〜20dが形成されている。このうち、Al配線20aは、
絶縁膜19に開孔されたスルーホール21aを介してベース
引き出し電極16に、Al配線20bは、スルーホール21bを介
してエミッタ電極17に、Al配線20cは、スルーホール21c
および前記コンタクトホール15cを介してコレクタ取り
出し領域13にそれぞれ接続されている。
第１層Al配線20a〜20dの上層には、例えばプラズマCV
Dで被着した窒化シリコンと、SOG（Spin On Glass）
と、プラズマCVDで被着したSiO2とを積層してなる第１
層間絶縁膜22が形成されている。この層間絶縁膜22の上
層には、例えばAl−Si−Cu合金からなる第２層Al配線23
a,23bが配設され、そのうち、例えばAl配線23aは、層間
絶縁膜22に形成されたスルーホール24を介して第１層Al
配線20aに接続されている。
第２層Al配線23a〜23bの上層には、例えば前記第１層
間絶縁膜22と同様な第２層間絶縁膜25が形成されてい
る。この層間絶縁膜25の上層には、例えばAl−Si−Cu合
金からなる第３層Al配線3a〜3eが配設され、そのうち、
例えばAl配線3aは、層間絶縁膜25に開孔されたスルーホ
ール26を介して第２層Al配線23aに接続されている。
第３層Al配線3a〜3eと同一の配線層の余領域におい
て、半田バンプ２の下方領域とその近傍には、前記複数
本のダミーパターン５がAl配線3a〜3eと交互に配設され
ている。すなわち、Al配線3a〜3eのそれぞれの間にダミ
ーパターン５を配設したことにより、半田バンプ２の下
方領域とその近傍においては、同一配線層の他の量に比
べて配線（ダミーパターンを含む）が高密度、かつ、均
一に配設されている。
第３層Al配線3a〜3eおよびダミーパターン５の上層に
は、前記第１層間絶縁膜22および第２層間絶縁膜25と同
様な第３層間絶縁膜27が形成されている。そして、半田
バンプ２の下方領域とその近傍では、第３層Al配線3a〜
3eとダミーパターン５とが高密度に配設されているた
め、第３層間絶縁膜27の表面は、ほぼ完全に平坦化され
ている。
第３層間絶縁膜27の上層には、例えばAl−Si−Cu合金
からなる電源供給用の第４層Al配線４が配設されてい
る。このAl配線４は、大電流を流すことができるよう、
その線幅および厚さが下層（第１層〜第３層）のAl配線
よりも大きく構成されている。そして、半田バンプ２の
下方領域とその近傍では、Al配線４の下地となる第３層
間絶縁膜27の表面がほぼ完全に平坦化されているため、
第４層Al配線４もほぼ完全に平坦化されている。
第４層Al配線４の上層には、例えばバイアススパッタ
で被着したSiO2からなるパッシベーション膜28が被着さ
れ、このパッシベーション膜28の所定箇所を開孔してコ
ンタクトホール29が形成されている。このコンタクトホ
ール29の底部には、第４層Al配線４の一部が露出してお
り、この露出した箇所がAl電極パッド30になっている。
そして、このAl電極パッド30は、前記した理由から、そ
の表面がほぼ完全に平坦化されている。
Al電極パッド30の表面と、コンタクトホール29の側壁
および上縁部とには、例えばクロム（Cr）／銅（Cu）／
金（Au）を順次積層してなる薄い半田下地層31が均一に
蒸着形成されている。
半田下地層31の上には、例えばスズ（Sn）／鉛（Pb）
合金からなる半球状の半田バンプ２が接続されている。
この半田バンプ２は、例えば半導体ペレット１の全面に
ホトレジスト（図示せず）を被着してコンタクトホール
29の上方をエッチングで開孔し、次いで半導体ペレット
１の全面に半田を蒸着した後、エッチバックで上記ホト
レジストおよびその表面の半田を除去し、次いで、コン
タクトホール29の内部に残った半田をリフロー炉内でウ
ェットバックして形成したものである。
以上の構成からなる本実施例１によれば、下記のよう
な効果を得ることができる。
（１）．半田バンプ２の下方に位置する第３層Al配線3a
〜3eの余領域にダミーパターン５を配設したことによ
り、配線（ダミーパターンを含む）密度が高くなる結
果、この配線層の上に被着された層間絶縁膜27の表面が
平坦化される。
これにより、層間絶縁膜27の上に配設された第４層配
線４の表面が平坦化されるため、Al電極パッド30の表面
に蒸着形成される半田下地層31の被着性が向上する。
（２）．上記（１）により、半田下地層31の上に接続さ
れた半田バンプ２の内部にボイドやクラックなどの欠陥
が発生するのを防止することができ、半田バンプ２をAl
電極パッド30の上に接続する際の接続信頼性が向上す
る。
（３）．上記（２）により、ECLゲートアレイを基板に
実装する際の接続信頼性が向上する。
（４）．上記（２）により、ECLゲートアレイの多層化
が促進される。
〔実施例２〕 第５図は、本発明の他の実施例である半導体装置にお
けるダミーパターンの配置を示す半導体ペレットの要部
平面図である。
本実施例２の半導体装置は、前記実施例１と同じくAl
4層配線構造を備えたECLゲートアレイであり、実施例１
との相違点は、下記のとおりである。
すなわち、第５図は、１つの電源供給用半田バンプ２
の下方領域における第３層Al配線3a〜3dと、さらにその
下方の第２層Al配線23a〜23fの配置を示すものである。
半田バンプ２は、図の実線で囲まれた領域Ｂに位置して
おり、半田バンプ２の下方には、図示しない第４層目の
電源供給用Al配線が、図の左右方向に延在している。こ
の第４層Al配線の線幅は、前記実施例１と同じく、例え
ば十数μｍ〜数十μｍである。
第４層Al配線の下方には、信号入出力用の第３層Al配
線3a〜3dが所定の間隔を置いて図の上下方向に延在して
いる。これらのAl配線3a〜3dの線幅は、前記実施例１と
同じく、例えば数μｍである。
第３層Al配線3a〜3dの下方には、信号入出力用の第２
層Al配線23a〜23fが所定の間隔を置いて図の左右方向に
延在している。これらのAl配線23a〜23fの線幅は、第３
層Al配線3a〜3dと同じく、例えば数μｍである。
本実施例２では、第３層Al配線3a〜3dが配設された配
線層において、第３層Al配線3a〜3dの余領域とその下方
の第２層Al領域23a〜23fの余領域の両者の余領域に第３
層Al配線3a〜3dと同一の材料で構成された矩形のダミー
パターン５が島状に多数配設されている。
ダミーパターン５は、フローティング状態になってお
り、配線としての機能は有していない。また、半田バン
プ２の下方領域とその近傍にのみ配設されており、他の
領域には配設されていない。さらに、第３層Al配線3a〜
3dと第２層Al領域23a〜23fとの両者の余領域にのみ配設
されている。従って、その占有面積は、前記実施例１の
ダミーパターン５のそれよりも小さく、ダミーパターン
５を配設したことにより増加するAl配線3a〜3dの寄生容
量は、実施例１の場合よりもさらに小さく抑えられてい
る。
なお、本実施例２のECLゲートアレイは、上記した点
を除いては、前記実施例１のECLゲートアレイと同一の
構成となっているため、同一構成部分の説明は省略す
る。
本実施例２のように、第３層Al配線3a〜3dと第２層Al
配線23a〜23fとが重なった領域の余領域にのみダミーパ
ターン５を配設した場合においては、実施例１と比較し
て、配線寄生容量が低減できるとともに、第２層目、第
３層目がゲートアレイのチャネル用配線の場合では、ダ
ミーパターンが半田バンプ直下と同様に固定パターンと
なるため、ダミーパターンを発生させるための特別な処
理が不要となる。
〔実施例３〕 第６図は、本発明の他の実施例におけるパッシベーシ
ョン膜の段差を示す半導体ペレットの部分断面図であ
る。
本実施例３の半導体装置は、前記実施例１または実施
例２のECLゲートアレイにおける第４層Al配線４の側壁
に傾斜を設けたものである。
ECLゲートアレイなどにおいては、半田バンプ２がAl
配線４の真上に配置されず、例えば第６図に示すよう
に、二本のAl配線4,4を跨ぐような位置に配置される場
合がしばしばある。これは、半田バンプ２の間隔が一定
の場合であっても、Al配線４の線幅や間隔は、デバイス
によって異なるためである。
このような場合には、前記実施例１または実施例２の
ように、半田バンプ２を接続するAl配線４の下方領域に
ダミーパターン５を配設しただけでは、半田下地層31の
被着性が良好にならないこともある。
すなわち、第８図を用いてすでに説明したように、配
線41と配線41との間に段差が生じているような場合に
は、パッシベーション膜42の段差部Ａにおいて半田下地
層43の被着性が低下するため、その上に接続される半田
バンプ40の内部にボイドやクラックなどの欠陥が発生し
易くなり、その接続信頼性が著しく低下してしまうから
である。
そこで、本実施例３では、Al配線４の側壁に傾斜を設
けた。これにより、Al配線４の上に被着されるパッシベ
ーション膜28の段差被覆性が向上する結果、配線４と配
線４との間に段差が生じている場合においても、半田下
地層43の被着性が良好になり、半田バンプ２の接続信頼
性が向上する。
Al配線４の側壁に傾斜を設けるには、例えばウエット
エッチングなどのような等方性エッチングでパターニン
グを行えばよい。その際、側壁の傾斜角θは、例えば50
〜70度程度でよい。
なお、本実施例３のECLゲートアレイは、上記した点
を除いては、前記実施例１または実施例２のECLゲート
アレイと同一の構成となっているため、同一構成部分の
説明は省略する。
Al配線４の側壁に傾斜を設けることにより、さらに次
のような効果を得ることもできる。
従来、半田バンプを接続する半導体装置では、パッシ
ベーション膜をバイアススパッタで被着していた。これ
は、バイアススパッタで被着したパッシベーション膜
は、CVDで被着したパッシベーション膜よりも段差被覆
性が良いからである。
しかし、バイアススパッタは、薄膜の堆積とエッチン
グとが平行して行われる成膜法であるため、CVDに比べ
てスループットが低いという欠点がある。
ところが、Al配線４の側壁に傾斜を設ける本実施例３
によれば、パッシベーション膜28をCVDで被着する場合
においても、良好な段差被覆性が得られる。
すなわち、本実施例３によれば、成膜速度の大きいCV
Dで良好な段差被覆性を備えたパッシベーション膜28を
形成することができるため、半田バンプ２の接続信頼性
の向上と、パッシベーション膜28の成膜工程の短縮化と
を併せて達成することが可能となる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、前記実施例１〜３に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例えば、実施例１〜３のダミーパターンは、フローテ
ィング状態で配設されていたため、配線としての機能は
有していないが、第７図に示すように、第３層配線3b〜
3dなどの一部に設けた分岐でダミーパターン５を構成し
てもよい。
実施例１〜３では、第３層目の配線層にダミーパター
ンを配設したが、第２層目または第１層目の配線層にダ
ミーパターンを配設してもよく、また、複数の配線層に
ダミーパターンを配設してもよい。
以上の説明では、主として本発明者によってなされた
発明をその背景となった利用分野である４層Al配線を備
えたECLゲートアレイに適用した場合について説明した
が、本発明は、これに限定されるものではなく、例え
ば、４層以上の多層配線構造を備えたゲートアレイや、
ゲートアレイ以外の論理LSIなどに適用できることはい
うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、半田バンプが接合される最上層配線の下方
の配線層の余領域にダミーパターンを配設することによ
り、最上層配線を平坦化することができるため、電極パ
ッドの表面に蒸着される半田下地層の被着性が良好にな
り、半田バンプの接続信頼性を向上させることができ
る。
【図面の簡単な説明】
第１図は本発明の一実施例である半導体装置におけるダ
ミーパターンの配置を示す半導体ペレットの要部平面
図、 第２図は第１図II−II線の断面図、 第３図は本実施例の半導体ペレットを示す平面図、 第４図は本実施例のECL3入力ORゲートを示す回路図、 第５図は本発明の他の実施例である半導体装置における
ダミーパターンの配置を示す半導体ペレットの要部平面
図、 第６図は本発明の他の実施例におけるパッシベーション
膜の段差を示す半導体ペレットの部分断面図、 第７図は本発明の他の実施例である半導体装置における
ダミーパターンの配置を示す半導体ペレットの要部平面
図、 第８図は従来の半導体装置におけるパッシベーション膜
の段差を示す半導体ペレットの部分断面図である。 １……半導体ペレット、2,40……半田バンプ、3a〜3e…
…第３層Al配線、４……第４層Al配線（最上層配線）、
５……ダミーパターン、６……埋込み層、７……エピタ
キシャル層、８……フィールド絶縁膜、９……チャネル
ストッパ層、10……真性ベース領域、11……グラフトベ
ース領域、12……エミッタ領域、13……コレクタ取り出
し領域、14,18,19……絶縁膜、15a〜15c,29……コンタ
クトホール、16……ベース引き出し電極、17……エミッ
タ電極、20a〜20d……第１層Al配線、21a〜21c,24,26…
…スルーホール、22……第１層間絶縁膜、23a〜23f……
第２層Al配線、25……第２層間絶縁膜、27……第３層間
絶縁膜、28,42……パッシベーション膜、30……Al電極
パッド、31,43……半田下地層、41……配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 徹 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 河路 幹規 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭59−188143（ＪＰ，Ａ) 特開 昭60−119749（ＪＰ，Ａ) 特開 昭62−194640（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板の主面上に所望の複数の配線層
    を備えると共に、前記複数の配線層の最上層配線を覆う
    絶縁膜に開孔されたコンタクトホールの上部に、前記コ
    ンタクトホールの内部に蒸着形成された半田下地層を介
    して前記最上層配線と電気的に接続される複数の半田バ
    ンプを備えた半導体装置であって、前記最上層配線より
    も下層の配線層の近傍の余領域のうち、前記半田バンプ
    の下方およびその周辺に位置する領域に、前記最上層配
    線の延在方向と直交する方向に延在する下層の配線層に
    沿うように複数のダミーパターンを設けたことを特徴と
    する半導体装置。
  2. 【請求項２】半導体基板の主面上にECLゲートアレイの
    配線層を構成する複数の配線層を備えると共に、前記複
    数の配線層の最上層配線を覆う絶縁膜に開孔されたコン
    タクトホールの上部に、前記コンタクトホールの内部に
    蒸着形成された半田下地層を介して前記最上層配線と電
    気的に接続される複数の半田バンプを備えた半導体装置
    であって、前記最上層配線よりも下層の配線層の近傍の
    余領域のうち、前記半田バンプの下方およびその周辺に
    位置する領域に、前記最上層配線の延在方向と直交する
    方向に延在する下層の配線層に沿うように複数のダミー
    パターンを設けたことを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342302B2 (en) 2002-08-29 2008-03-11 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220199A (en) * 1988-09-13 1993-06-15 Hitachi, Ltd. Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
SG47635A1 (en) * 1989-12-19 1998-04-17 Nitto Denko Corp Anisotropic conductive film and process for producing same
US5188702A (en) * 1989-12-19 1993-02-23 Nitto Denko Corporation Process for producing an anisotropic conductive film
US5360988A (en) * 1991-06-27 1994-11-01 Hitachi, Ltd. Semiconductor integrated circuit device and methods for production thereof
JPH0563029A (ja) * 1991-09-02 1993-03-12 Fujitsu Ltd 半導体素子
JP2752863B2 (ja) * 1991-09-11 1998-05-18 日本電気株式会社 半導体装置
JPH05152509A (ja) * 1991-11-27 1993-06-18 Hitachi Ltd 電子回路システム装置
EP0560072A3 (en) * 1992-03-13 1993-10-06 Nitto Denko Corporation Anisotropic electrically conductive adhesive film and connection structure using the same
JPH06125013A (ja) * 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
US5246880A (en) * 1992-04-27 1993-09-21 Eastman Kodak Company Method for creating substrate electrodes for flip chip and other applications
US5213676A (en) * 1992-05-11 1993-05-25 Eastman Kodak Company Method of generating a substrate electrode for flip chip and other applications
US5235140A (en) * 1992-05-21 1993-08-10 Eastman Kodak Company Electrode bump for flip chip die attachment
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
JPH07105586B2 (ja) * 1992-09-15 1995-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップ結合構造
SE500523C2 (sv) * 1992-10-09 1994-07-11 Elsa Elektroniska Systems And Halvledarkomponent med minst en första och en andra komponentelektrod innefattande ett flertal på en halvledarbricka integrerade halvledarelement, som vart och ett innefattar minst en första och en andra elementelektrod på samma sida av halvledarbrickan, varid de första elementelektroderna är förbundna med den första komponentelektroden och de andra elementelektroderna är förbundna med den andra komponentelektroden.
US5376584A (en) * 1992-12-31 1994-12-27 International Business Machines Corporation Process of making pad structure for solder ball limiting metallurgy having reduced edge stress
US5384283A (en) * 1993-12-10 1995-01-24 International Business Machines Corporation Resist protection of ball limiting metal during etch process
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
JP3249317B2 (ja) * 1994-12-12 2002-01-21 富士通株式会社 パターン作成方法
JP2940432B2 (ja) * 1995-04-27 1999-08-25 ヤマハ株式会社 半導体装置とその製造方法
CN1474452A (zh) * 1996-04-19 2004-02-11 松下电器产业株式会社 半导体器件
US5790417A (en) * 1996-09-25 1998-08-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of automatic dummy layout generation
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
US5795818A (en) * 1996-12-06 1998-08-18 Amkor Technology, Inc. Integrated circuit chip to substrate interconnection and method
US6002172A (en) 1997-03-12 1999-12-14 International Business Machines Corporation Substrate structure and method for improving attachment reliability of semiconductor chips and modules
US6330967B1 (en) * 1997-03-13 2001-12-18 International Business Machines Corporation Process to produce a high temperature interconnection
US5953623A (en) * 1997-04-10 1999-09-14 International Business Machines Corporation Ball limiting metal mask and tin enrichment of high melting point solder for low temperature interconnection
KR100426914B1 (ko) * 1997-07-15 2004-04-13 가부시키가이샤 히타치세이사쿠쇼 반도체 디바이스 및 그 제조 방법
JP4045648B2 (ja) * 1998-06-10 2008-02-13 ソニー株式会社 半導体装置
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6782610B1 (en) * 1999-05-21 2004-08-31 North Corporation Method for fabricating a wiring substrate by electroplating a wiring film on a metal base
US6096649A (en) * 1999-10-25 2000-08-01 Taiwan Semiconductor Manufacturing Company Top metal and passivation procedures for copper damascene structures
JP2001358442A (ja) * 2000-06-14 2001-12-26 Nec Corp 半導体パッケージの実装構造
US6510976B2 (en) * 2001-05-18 2003-01-28 Advanpack Solutions Pte. Ltd. Method for forming a flip chip semiconductor package
JP3961335B2 (ja) * 2002-04-19 2007-08-22 シャープ株式会社 半導体集積回路装置
US7453158B2 (en) 2003-07-31 2008-11-18 Nvidia Corporation Pad over active circuit system and method with meshed support structure
US7495343B1 (en) 2003-07-31 2009-02-24 Nvidia Corporation Pad over active circuit system and method with frame support structure
JP2006190732A (ja) * 2005-01-04 2006-07-20 Toshiba Corp 自動設計方法及び半導体集積回路
JP4605378B2 (ja) 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP5412071B2 (ja) * 2007-08-07 2014-02-12 ローム株式会社 半導体装置
US8089156B2 (en) * 2007-10-24 2012-01-03 Panasonic Corporation Electrode structure for semiconductor chip with crack suppressing dummy metal patterns
US8997846B2 (en) 2008-10-20 2015-04-07 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heat dissipation system with boundary layer disruption
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
JP5466280B2 (ja) * 2012-10-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5759029B2 (ja) * 2014-01-23 2015-08-05 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS546787A (en) * 1977-06-17 1979-01-19 Matsushita Electric Ind Co Ltd Luminous element
JPS59188143A (ja) * 1983-04-08 1984-10-25 Hitachi Ltd 多層配線部材およびその製造方法
JPS60119749A (ja) * 1983-12-02 1985-06-27 Hitachi Ltd 多層配線部材
JP2789467B2 (ja) * 1988-02-02 1998-08-20 松下電子工業株式会社 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342302B2 (en) 2002-08-29 2008-03-11 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US7759804B2 (en) 2002-08-29 2010-07-20 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US8669659B2 (en) 2002-08-29 2014-03-11 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
US10199338B2 (en) 2002-08-29 2019-02-05 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same

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