JPH11243108A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 半田バンプの接続信頼性を向上させる。 【解決手段】 第３層Ａｌ配線７ａ〜７ｄと同一の配線
層の余領域のうち、半田バンプ２の下方領域とその近傍
には、例えば第３層Ａｌ配線７ａ〜７ｄと同一の材料で
構成された方形状のダミーパターン８が所定の間隔を置
いて設けられる。ダミーパターン８は、第３層Ａｌ配線
７ａ〜７ｄと同層の余領域と、第２層Ａｌ配線２５ａ〜
２５ｆと同層の余領域とが重なる領域に配置される。す
なわち、ダミーパターン８は、同層（第３層）の配線チ
ャネルとその直下の配線層（第２層）の配線チャネルと
が交差する領域上に個々に配置される。これらのダミー
パターン８は、例えば第３層Ａｌ配線７ａ〜７ｄと同一
のマスクを用いて同一の工程で作成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に半田バンプを介して半導体チップを基板
に実装するフリップチップ方式の半導体集積回路装置に
適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の高密度化、高集積
化に伴い、配線設計の自由度の向上や配線遅延の低減な
どを目的とする配線の多層化が必須の技術となってお
り、例えばバイポーラ・トランジスタで構成した論理Ｌ
ＳＩでは、Ａｌ（アルミニウム）４層配線構造が、また
ＭＯＳ・ＦＥＴで構成したメガビット（Mbit) 級のメモ
リＬＳＩでは、Ａｌ２層配線構造が実現されている。

【０００３】配線を多層化する際の課題となるのは、層
間絶縁膜の平坦化および層間接続孔（スルーホール）の
高信頼化であり、前者の対策としては、バイアススパッ
タ技術やＳＯＧ(Spin On Glass) 技術などが用いられ、
後者の対策としては、選択ＣＶＤによるＷ（タングステ
ン）の埋込み技術などが用いられている。

【０００４】また、多層配線構造を有する半導体集積回
路においては、配線をパターニングする際のレジスト膜
の近接効果やＡｌ膜をエッチングする際の速度差のた
め、同一配線層における配線密度の高い領域と低い領域
とで、配線の仕上がり寸法、特に配線幅に差が生じてし
まうという問題が指摘されている（特開昭６０−１１９
７４９号）。その対策として、上記特開昭６０−１１９
７４９号では、配線密度の低い領域に配線としての機能
を有しないダミーペデスタルを配置することによって、
同一配線層の配線密度を均一化する技術が開示されてい
る。

【０００５】一方、ゲートアレイやマイクロコンピュー
タなどの論理ＬＳＩにおいては、集積回路の多機能化、
高密度化に伴い、外部回路との接続を行う端子（入出力
ピン）の数が急速に増大し、半導体チップの周辺部に設
けたボンディングパッドにワイヤを接続して外部回路と
の接続を行うワイヤボンディング方式が限界に達してい
る。またワイヤボンディング方式は、内部領域の配線を
周辺部のボンディングパッドまで引き回すので配線長が
長くなり、信号伝達速度が遅延する欠点があるため、高
速動作が要求される論理ＬＳＩの実装方式としては不向
きである。

【０００６】このような理由から、集積回路の最上層配
線に半田などで構成されたバンプ(Bump;突起電極）を接
合し、このバンプを介してチップを基板に実装する、い
わゆるフリップチップ方式が注目されている。フリップ
チップ方式は、チップの周辺部のみならず、内部領域に
も端子を設けることができるので、チップの多ピン化を
促進することができる利点がある。またフリップチップ
方式は、ワイヤボンディング方式に比べてチップ上の配
線長を短くすることができるので、高速動作が要求され
る論理ＬＳＩに好適な実装方式である。

【０００７】上記フリップチップ方式については、例え
ばＩＢＭ社発行、「ＩＢＭジャーナル・オブ・リサーチ
・アンド・ディベロップメント，１３巻，・３（IBM Jo
urnal of Research and Development, Vol.13, No.3)」
P239〜P250に詳細な記載がある。この文献によれば、最
上層配線への半田バンプの接続は、次のようにして行わ
れる。

【０００８】まず、チップの表面を保護するパッシベー
ション膜をエッチングで開孔し、最上層のＡｌ配線に達
するコンタクトホールを設けて電極パッドを形成する。
次に、蒸着法を用いて電極パッド上に、例えばＣｒ（ク
ロム）、Ｃｕ（銅）およびＡｕ（金）の薄膜を順次積層
して半田下地層（ＢＬＭ；Bump Limiting Metallurgy)
を形成する。半田下地層は、コンタクトホールの底部、
側壁および上縁部を覆うように形成する。半田下地層の
最下層を構成するＣｒは、半田バンプとＡｌ電極パッド
との合金化反応を防止するとともに、半田バンプの外径
を決める膜として設けられる。半田下地層の中間層を構
成するＣｕは、半田バンプのぬれ性を向上させて下地層
との接合強度を大きくするために設けられる。半田下地
層の最上層を構成するＡｕは、ＢＬＭ層の加工プロセス
において下層のＣｕの腐食を防止するために設けられ
る。

【０００９】次に、上記半田下地層の上にスズ（Ｓｎ）
／Ｐｂ（鉛）合金からなる半田膜を選択的に被着し、リ
フロー炉内でこの半田膜をウェットバックして半球状の
半田バンプを形成する。

【００１０】

【発明が解決しようとする課題】本発明者は、Ａｌ４層
配線のような多層配線構造を備えた半導体集積回路装置
の電極パッド上に半田バンプを形成する際、下記のよう
な問題が生じることを見出した。

【００１１】すなわち、配線を多層化すると、それにつ
れて上下方向の配線の重なりによる下地段差が累積的に
増大し、最上層配線およびその上層のパッシベーション
膜の平坦度が低下するようになる。特にバイポーラ・ト
ランジスタで構成した論理ＬＳＩは、配線遅延の低減や
エレクトロマイグレーション耐性向上の見地から、配線
の膜厚を厚くしているので、最上層配線やパッシベーシ
ョン膜の平坦度の低下が著しい。

【００１２】最上層配線やパッシベーション膜の平坦度
が低下すると、下記のような問題が生じて半田バンプの
接続信頼性が低下する。すなわち、最上層配線の平坦度
が低下すると、電極パッドの平坦度も低下するため、電
極パッド上に形成される半田下地層のカバレージ（段差
被覆性）が低下する。半田下地層の最下層を構成するＣ
ｒのカバレージが低下すると、半田バンプとＡｌ電極パ
ッドとの間に合金化反応が生じ、接続抵抗が増大する。
半田下地層の中間層を構成するＣｕのカバレージが低下
すると、半田バンプのぬれ性が低下し、下地層との接合
強度が低下する。半田下地層の最上層を構成するＡｕの
カバレージが低下すると、下層のＣｕが腐食し易くなる
ので、接続抵抗の増大や接合強度の低下を引き起こす。
またパッシベーション膜の平坦度が低下すると、例えば
図１０に示すように、隣り合った二本の最上層配線５
０，５０を跨ぐような位置に半田バンプ５１を形成する
際に、パッシベーション膜５２の段差部Ａにおいて半田
下地層５３のカバレージが低下し、段差部Ａの上方の半
田バンプ５１内にボイドやクラックなどの欠陥５４が発
生するので、半田バンプ５１の熱抵抗が増大したり、接
合強度が低下したりする。

【００１３】本発明の目的は、半田バンプの接続信頼性
を向上させることのできる技術を提供することにある。

【００１４】本発明の他の目的は、上記目的を達成する
とともに、半導体集積回路の多層化を促進することので
きる技術を提供することにある。

【００１５】本発明のさらに他の目的は、上記目的を達
成するとともに、半導体チップの多ピン化を促進するこ
とのできる技術を提供することにある。

【００１６】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１８】本発明の半導体集積回路装置は、半導体基
板の主面上に絶縁膜を介して順次積層された第１の配線
層および第２の配線層を有し、前記第１の配線層と前記
第２の配線層とは互いに直交して配置されており、前記
第１の配線層の配線チャネルと前記第２の配線層の配線
チャネルとが交差するそれぞれの領域上に個々にダミー
パターンが設けられている。

【００１９】上記した手段によれば、ダミーパターンを
設けた領域の配線（ダミーパターンを含む）密度が高く
なるので、その上層に形成される層間絶縁膜の表面が平
坦化される。すなわち、半田バンプのほぼ下方に位置す
る領域の最上層配線の下地に段差が生じないので、平坦
な電極パッドを形成することができる。その結果、電極
パッド上に形成される半田下地層のカバレージが良好に
なるので、半田バンプの接続信頼性が向上する。

【００２０】また、第１の配線層の配線チャネルと第２
の配線層の配線チャネルとが交差するそれぞれの領域上
にダミーパターンを固定パターンとしてレイアウトして
おくことにより、配線のレイアウト設計を行う際に、ダ
ミーパターンを発生させるための特別な処理が不要とな
るので、ゲートアレイの開発期間が長期化することもな
い。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２２】（実施の形態１）本実施の形態１の半導体
集積回路装置は、例えばＡｌ４層配線構造を有するＥＣ
Ｌ(Emitter Coupled Logic) ゲートアレイである。

【００２３】図３は、このＥＣＬゲートアレイを形成し
た半導体チップ１を示している。チップ１は、例えばｐ
^- 形シリコン単結晶により構成されている。チップ１の
表面のほぼ全域には、外部回路との接続を行う端子を構
成する多数の半田バンプ２が形成されている。半田バン
プ２は、ＥＣＬゲートアレイの内部回路に電源（ＶEE、
ＶTT、ＶCCなど）を供給するための電源供給用半田バン
プ２と、信号を入出力するための信号用半田バンプ２と
で構成されている。

【００２４】図４は、一つの電源供給用半田バンプ２と
その下方の第４層Ａｌ配線３とを拡大して示している。
最上層配線である第４層Ａｌ配線３は、ＥＣＬゲートア
レイの内部回路に電源を供給する電源用配線を構成して
おり、その線幅は、例えば数十〜百数十μｍである。半
田バンプ２と第４層Ａｌ配線３とは、コンタクトホール
４を通じて電気的に接続されている。コンタクトホール
４は、チップ１の表面を保護するパッシベーション膜５
をエッチングで開孔して形成したものである。半田バン
プ２は、コンタクトホール４の底部に露出した第４層Ａ
ｌ配線３、すなわち電極パッド６上に形成されている。
一方、信号用半田バンプ２は、第４層Ａｌ配線のうち、
ＥＣＬゲートアレイの信号用配線を構成する配線（図示
せず）の電極パッド上に形成されている。

【００２５】図１は、上記電源供給用半田バンプ２の下
方の領域における配線のレイアウトを示している。半田
バンプ２は、図の実線で囲まれた領域Ｂに配置されてお
り、その下方には、前記第４層Ａｌ配線３が図の左右方
向に延在している。第４層Ａｌ配線３のさらに下方に
は、第３層Ａｌ配線７ａ〜７ｄが所定の間隔を置いて図
の上下方向に延在している。第３層Ａｌ配線７ａ〜７ｄ
は、ＥＣＬゲートアレイの信号用配線を構成しており、
その線幅は、例えば数μｍである。第４層Ａｌ配線３と
第３層Ａｌ配線７ａ〜７ｄとの間には、図１には示さな
い層間絶縁膜２９が設けられている。

【００２６】第３層Ａｌ配線７ａ〜７ｄと同一の配線層
の余領域のうち、半田バンプ２の下方領域には、例えば
第３層Ａｌ配線７ａ〜７ｄと同一の材料で構成され、か
つ同一の線幅を有するダミーパターン８が所定の間隔を
置いて設けられている。ダミーパターン８は、第３層Ａ
ｌ配線の配線チャネルのうち、配線が形成されていない
配線チャネル上に形成されている。ダミーパターン８
は、例えば第３層Ａｌ配線７ａ〜７ｄと同一のマスクを
用いて同一の工程で作成される。

【００２７】上記ダミーパターン８は、第３層Ａｌ配線
７ａ〜７ｄと同一の材料で構成されているが、フローテ
ィング状態となっており、配線としての機能は有してい
ない。また、ダミーパターン８は、半田バンプ２の下方
領域とその近傍にのみ設けられ、他の領域には設けられ
ておらず、ダミーパターン８を設けたことによる第３層
Ａｌ配線７ａ〜７ｄの寄生容量の増加が最小限に抑えら
れるようになっている。

【００２８】図２は、上記電源供給用半田バンプ２の下
方領域におけるチップ１の断面を示している。チップ１
の主面には、例えばｎ⁺ 形のコレクタ埋込み層９が形成
され、その上層には、例えばｎ形シリコンからなるエピ
タキシャル層１０が形成されている。エピタキシャル層
１０の所定領域には、例えばＳｉＯ₂ からなるフィール
ド絶縁膜１１が形成され、これにより、素子間および素
子内が分離されている。素子分離用のフィールド絶縁膜
１１の下方には、例えばｐ⁺ 形のチャネルストッパ層１
２が形成されている。

【００２９】フィールド絶縁膜１１で囲まれた領域のエ
ピタキシャル層１０内には、例えばｐ形の真性ベース領
域１３と、例えばｐ⁺ 形のグラフトベース領域１４とが
形成されており、真性ベース領域１３内には、例えばｎ
⁺ 形のエミッタ領域１５が形成されている。また、コレ
クタ埋込み層９の一部には、例えばｎ⁺ 形のコレクタ取
出し領域１６が接続されている。そして、上記エミッタ
領域１５と、真性ベース領域１３と、真性ベース領域１
３の下方におけるエピタキシャル層１０およびコレクタ
埋込み層９からなるコレクタ領域とで一つのｎｐｎ形バ
イポーラ・トランジスタが構成されている。このように
して、上記ｎｐｎ形バイポーラ・トランジスタと図示し
ない抵抗とをそれぞれ複数個用いて、例えば図５に示す
ようなＥＣＬ３入力ＯＲゲートなどの基本ゲートが構成
され、さらにこの基本ゲートを多数集積してＥＣＬゲー
トアレイが構成されている。

【００３０】前記グラフトベース領域１４、エミッタ領
域１５およびコレクタ取出し領域１６の各領域上には、
コンタクトホール１７ａ，１７ｂ，１７ｃが設けられて
いる。グラフトベース領域１４には、コンタクトホール
１７ａを通じて、例えばポリシリコンからなるベース引
出し電極１８が接続されている。また、エミッタ領域１
５には、コンタクトホール１７ｂを通じて、例えばポリ
シリコンからなるエミッタ引出し電極１９が接続されて
いる。

【００３１】符号２０，２１は、例えばＳｉＯ₂ からな
る絶縁膜である。この絶縁膜２１の上層には、第１層Ａ
ｌ配線２２ａ，２２ｂ，２２ｃ，２２ｄが形成されてい
る。第１層Ａｌ配線２２ａ〜２２ｄは、例えばＡｌ−Ｓ
ｉ−Ｃｕ合金の下層にＴｉＮ（チタンナイトライド）な
どのバリヤメタルを敷いた積層構造を有しており、その
線幅は、例えば数μｍである。

【００３２】Ａｌ配線２２ａは、絶縁膜２１に開孔され
たスルーホール２３ａを通じてベース引出し電極１８に
接続されている。Ａｌ配線２２ｂは、スルーホール２３
ｂを通じてエミッタ引出し電極１９に接続されている。
Ａｌ配線２２ｃは、スルーホール２３ｃおよび前記コン
タクトホール１７ｃを通じてコレクタ取出し領域１６に
接続されている。すなわち、Ａｌ配線２２ａ，２２ｂ，
２２ｃは、それぞれ前記ｎｐｎ形バイポーラ・トランジ
スタのベース電極、エミッタ電極、コレクタ電極を構成
している。

【００３３】第１層Ａｌ配線２２ａ〜２２ｄの上層に
は、例えばプラズマＣＶＤ法で形成されたＳｉ₃ Ｎ₄ 膜
と、ＳＯＧ(Spin On Glass) と、プラズマＣＶＤ法で形
成されたＳｉＯ₂ とを積層してなる第１の層間絶縁膜２
４が形成されている。層間絶縁膜２４の上層には、例え
ばＡｌ−Ｓｉ−Ｃｕ合金からなる第２層Ａｌ配線２５
ａ，２５ｂが設けられている。Ａｌ配線２５ａ，２５ｂ
は、例えば数μｍの線幅を有している。例えばＡｌ配線
２５ａは、層間絶縁膜２４に形成されたスルーホール２
６を通じて第１層Ａｌ配線２０ａに接続されている。

【００３４】第２層Ａｌ配線２５ａ〜２５ｂの上層に
は、例えば前記第１の層間絶縁膜２４と同様の構成から
なる第２の層間絶縁膜２７が形成されている。層間絶縁
膜２７の上層には、例えばＡｌ−Ｓｉ−Ｃｕ合金からな
る第３層Ａｌ配線７ａ〜７ｅが設けられている。例えば
Ａｌ配線７ａは、層間絶縁膜２７に開孔されたスルーホ
ール２８を通じて第２層Ａｌ配線２５ａに接続されてい
る。

【００３５】第３層Ａｌ配線７ａ〜７ｅと同一の配線層
の余領域のうち、半田バンプ２の下方領域とその近傍に
は、前記した複数本のダミーパターン８が設けられてい
る。ダミーパターン８は、例えば半田バンプ２の下方領
域とその近傍に位置する第３層Ａｌ配線７ｂ，７ｃ，７
ｄの各々と交互に、かつ等しい間隔を置いて配置されて
いる。その結果、バンプ２の下方領域とその近傍とは、
同一配線層の他の領域に比べて配線（ダミーパターンを
含む）が高密度、かつ均一になっている。

【００３６】第３層Ａｌ配線７ａ〜７ｅおよびダミーパ
ターン８の上層には、前記第１の層間絶縁膜２４や第２
の層間絶縁膜２７と同様の構成からなる第３の層間絶縁
膜２９が形成されている。そして、半田バンプ２の下方
領域とその近傍の層間絶縁膜２９は、その下層にダミー
パターン８を含む配線が高密度、かつ均一に設けられて
いるため、その表面がほぼ完全に平坦化されている。

【００３７】層間絶縁膜２９の上層には、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる電源供給用の第４層Ａｌ配線３
が設けられている。第４層Ａｌ配線３は、大電流を流す
ことができるよう、その線幅および厚さが下層（第１層
〜第３層）のＡｌ配線よりも大きく構成されている。そ
して、半田バンプ２の下方領域およびその近傍では、第
４層Ａｌ配線３の下地となる層間絶縁膜２９の表面がほ
ぼ完全に平坦化されているので、第４層Ａｌ配線３もそ
の表面がほぼ完全に平坦化されている。

【００３８】第４層Ａｌ配線３の上層には、例えばバイ
アススパッタ法で形成したＳｉＯ₂からなるパッシベー
ション膜５が設けられており、このパッシベーション膜
５でチップ１の表面が保護されている。パッシベーショ
ン膜５の一部には、コンタクトホール４が形成されてお
り、その底部には、電極パッド６を構成する第４層Ａｌ
配線３の一部が露出している。電極パッド６は、前記し
た理由から、その表面がほぼ完全に平坦化されている。

【００３９】電極パッド６上には、例えば下層から順次
Ｃｒ、ＣｕおよびＡｕの薄膜を蒸着法で積層してなる薄
い半田下地層３０が形成されている。半田下地層３０
は、段差のない平坦な電極パッド６上に形成されている
ので、そのカバレージが極めて良好となっており、コン
タクトホール４の底部、側壁および上縁部をほぼ均一な
膜厚で覆っている。

【００４０】半田下地層３０の上には、例えばＳｎ／Ｐ
ｂ合金からなる半球状の半田バンプ２が接続されてい
る。半田バンプ２は、例えばチップ１の表面の全域にホ
トレジスト（図示せず）を被着した後、コンタクトホー
ル４の上方のホトレジストをエッチングで除去し、次い
でチップ１の表面の全域に半田を蒸着した後、前記ホト
レジストおよびその表面の半田をエッチバック法により
同時に除去し、その後、コンタクトホール４の内部に残
った半田をリフロー炉内でウェットバックして形成した
ものである。半田バンプ２は、カバレージが極めて良好
な半田下地層３０の上に形成されているので、その接続
信頼性が極めて高い。

【００４１】上記した構成からなるチップ１は、半田バ
ンプ２を介して基板に実装される。例えば図６は、上記
チップ１を実装したマイクロチップキャリア(Micro Chi
p Carrier;ＭＣＣ) ４０を示している。

【００４２】半田バンプ２を介してムライト基板４１の
電極４２上にフェイスダウンボンディングされたチップ
１は、例えば窒化アルミニウム（ＡｌＮ）からなるキャ
ップ４３で気密封止されている。キャップ４３は、半田
４４を介してムライト基板４１上に接合されている。キ
ャップ４３の下面とチップ１の上面とは、半田４４を介
して接合されており、チップ１から発生する熱をキャッ
プ４３を通じて外部に放散する構造になっている。ムラ
イト基板４１の下面には、チップ１に形成された半田バ
ンプ２よりも一回り大きい半田パンプ４５が接合されて
いる。半田パンプ４５は、例えばＷ（タングステン）な
どからなる内部配線４６を通じてチップ１と電気的に接
続されている。

【００４３】以上の構成からなる本実施の形態１によれ
ば、次のような効果を得ることができる。

【００４４】（１）第３層Ａｌ配線３ａ〜３ｅと同一の
配線層の余領域のうち、半田バンプ２の下方とその近傍
にダミーパターン５を配設したことにより、この領域の
配線（ダミーパターンを含む）密度が高くなり、その上
層に形成される層間絶縁膜２９の表面が平坦化されるの
で、層間絶縁膜２９の上に形成される第４層Ａｌ配線３
（電極パッド６）が平坦化される。その結果、電極パッ
ド６上に形成される半田下地層３０のカバレージが良好
になり、半田バンプ２の接続信頼性が向上する。

【００４５】（２）上記（１）により、半田バンプ２を
介してチップ１をマイクロチップキャリア４０のムライ
ト基板４１などにフェイスダウンボンディングする際の
接続信頼性が向上する。

【００４６】（３）上記（１）により、ＥＣＬゲートア
レイの多層化を促進することができる。

【００４７】（４）上記（１）により、ＥＣＬゲートア
レイの多ピン化を促進することができる。

【００４８】（実施の形態２）本実施の形態２の半導体
集積回路装置は、前記実施の形態１と同じくＡｌ４層配
線構造を有するＥＣＬゲートアレイである。

【００４９】図７は、１つの電源供給用半田バンプ２と
その下方領域における配線のレイアウトを示している。
半田バンプ２は、図の実線で囲まれた領域Ｂに配置され
ており、その下方には、最上層配線である電源供給用の
第４層Ａｌ配線３が図の左右方向に延在している。第４
層Ａｌ配線３のさらに下方には、信号入出力用の第３層
Ａｌ配線７ａ〜７ｄが所定の間隔を置いて図の上下方向
に延在している。前記実施の形態１と同じく、第４層Ａ
ｌ配線３の線幅は、例えば数十〜百数十μｍであり、第
３層Ａｌ配線７ａ〜７ｄの線幅は、例えば数μｍであ
る。

【００５０】第３層Ａｌ配線７ａ〜７ｄのさらに下方に
は、信号入出力用の第２層Ａｌ配線２５ａ〜２５ｆが所
定の間隔を置いて図の左右方向に延在している。第２層
Ａｌ配線２５ａ〜２５ｆの線幅は、第３層Ａｌ配線７ａ
〜７ｄのそれと同じく、例えば数μｍである。

【００５１】第３層Ａｌ配線７ａ〜７ｄと同一の配線層
の余領域のうち、半田バンプ２の下方領域とその近傍に
は、例えば第３層Ａｌ配線７ａ〜７ｄと同一の材料で構
成された方形状のダミーパターン８が所定の間隔を置い
て設けられている。ダミーパターン８は、第３層Ａｌ配
線７ａ〜７ｄと同層の余領域と、第２層Ａｌ配線２５ａ
〜２５ｆと同層の余領域とが重なる領域に配置されてい
る。すなわち、ダミーパターン８は、同層（第３層）の
配線チャネルとその直下の配線層（第２層）の配線チャ
ネルとが交差する領域上に個々に配置されている。これ
らのダミーパターン８は、例えば第３層Ａｌ配線７ａ〜
７ｄと同一のマスクを用いて同一の工程で作成される。
なお、本実施の形態２のＥＣＬゲートアレイは、上記し
た構成を除いては、前記実施の形態１のＥＣＬゲートア
レイと同一の構成となっているので、同一構成部分の説
明は省略する。

【００５２】このように、本実施の形態２のダミーパタ
ーン８は、半田バンプ２の下方領域とその近傍にのみ設
けられ、しかもその直下に配線が存在しない領域にのみ
設けられているので、その占有面積は前記実施の形態１
のダミーパターン８のそれよりも小さい。そのため、ダ
ミーパターン８を配設したことにより増加する第３層Ａ
ｌ配線３ａ〜３ｄの寄生容量を実施の形態１の場合より
もさらに小さくすることができる。

【００５３】ところでゲートアレイは、あらかじめトラ
ンジスタや抵抗などの素子を形成したマスタースライス
上に、品種毎に配線をレイアウトする方式のＬＳＩであ
る。従って、前記実施の形態１の場合のように、第３層
Ａｌ配線の配線チャネルのうち、配線が存在しない配線
チャネル上にダミーパターン８をレイアウトしようとす
ると、配線のレイアウトが異なる品種毎にダミーパター
ン８をレイアウトしなければならないので、ゲートアレ
イの開発期間が長期化するという問題が生じる。ところ
が、本実施の形態２では、第３層Ａｌ配線の配線チャネ
ルと第２層Ａｌ配線の配線チャネルとが交差する領域上
にダミーパターン８を固定パターンとしてレイアウトし
ておくことにより、配線のレイアウト設計を行う際に、
ダミーパターン８を発生させるための特別な処理が不要
となるので、ゲートアレイの開発期間が長期化すること
はない。

【００５４】（実施の形態３）本実施の形態３の半導体
集積回路装置は、前記実施の形態１または実施の形態２
のＥＣＬゲートアレイにおける第４層Ａｌ配線３の側壁
に傾斜を設けた構成になっている。

【００５５】図８に示すように、ゲートアレイはその品
種により、半田バンプ２が第４層Ａｌ配線３の真上には
配置されず、隣り合った二本のＡｌ配線３，３を跨ぐよ
うな位置に配置される場合がしばしばある。これは、チ
ップ１上における半田バンプ２の位置が固定されていて
も、第４層Ａｌ配線３の線幅や間隔は、品種によって異
なるためである。そして、このような場合には、半田バ
ンプ２の下方領域にダミーパターン８を設けるだけで
は、半田下地層３０のカバレージが良好にならないこと
もある。すなわち、前記図１０を用いてすでに説明した
ように、隣り合った二本の最上層配線５０，５０の間に
段差が生じているような場合には、パッシベーション膜
５２の段差部Ａで半田下地層５３のカバレージが低下す
るため、段差部Ａの上方の半田バンプ５１内にボイドや
クラックなどの欠陥５４が発生し易くなり、半田バンプ
５１の接続信頼性が著しく低下してしまうからである。

【００５６】そこで本実施の形態３では、図８に示すよ
うに、最上層配線である第４層Ａｌ配線３の側壁に傾斜
を設けるようにした。このようにすると、第４層Ａｌ配
線３上に形成されるパッシベーション膜５のカバレージ
が向上するので、段差のない平坦なパッシベーション膜
５が得られる。従って、隣り合った二本のＡｌ配線３，
３間に段差が生じているような場合においても、半田下
地層３０のカバレージが良好になり、半田バンプ５１内
にボイドやクラックなどの欠陥５４が発生するのを防止
することができるので、半田バンプ２の接続信頼性が向
上する。

【００５７】第４層Ａｌ配線３の側壁に傾斜を設けるに
は、Ａｌ配線３をパターニングする際、例えばウエット
エッチングなどのような等方性のエッチングを行えばよ
い。その際、側壁の傾斜角θは、例えば５０度〜７０度
がよい。なお、本実施の形態３のＥＣＬゲートアレイ
は、上記した構成を除いては、前記実施の形態１または
実施の形態２のＥＣＬゲートアレイと同一の構成となっ
ているため、同一構成部分の説明は省略する。

【００５８】第４層Ａｌ配線３の側壁に傾斜を設けるこ
とにより、さらに次のような効果が得られる。従来、電
極パッド上に半田バンプを接合する場合には、バイアス
スパッタ法を用いてパッシベーション膜を形成してい
た。これは、バイアススパッタ法で形成したパッシベー
ション膜は、ＣＶＤ法で形成したパッシベーション膜よ
りもカバレージが良いからである。しかしその反面、バ
イアススパッタ法は、薄膜の堆積とエッチングとが同時
に進行する成膜法であるため、ＣＶＤ法に比べて成膜速
度が小さいという欠点がある。

【００５９】ところが、本実施の形態３では、第４層Ａ
ｌ配線４の側壁に傾斜を設けたので、ＣＶＤ法でパッシ
ベーション膜５を形成する場合においても、良好なカバ
レージが得られる。すなわち、第４層Ａｌ配線４の側壁
に傾斜を設けることにより、成膜速度の大きいＣＶＤ法
でカバレージの良好なパッシベーション膜５を形成する
ことができるので、半田バンプ２の接続信頼性の向上
と、パッシベーション膜５の成膜工程の短縮化とを併せ
て達成することができる。

【００６０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は、前記
実施の形態１〜３に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。

【００６１】前記実施の形態１〜３のダミーパターン
は、いずれもフローティング状態になっているため、配
線としての機能は有していないが、例えば図９に示すよ
うに、半田パンプ２の下方に位置する領域の第３層Ａｌ
配線３ｂ〜３ｄの一部に分岐３１を設け、この分岐３１
でダミーパターン８を構成してもよい。

【００６２】また、前記実施の形態１〜３のダミーパタ
ーンは、いずれも第３層Ａｌ配線と同層の余領域に設け
られているが、第２層Ａｌ配線と同層の余領域や第１層
Ａｌ配線と同層の余領域に設けてもよい。またダミーパ
ターンは、複数の配線層に設けてもよい。

【００６３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である４層
Ａｌ配線構造を備えたＥＣＬゲートアレイに適用した場
合について説明したが、本発明はこれに限定されるもの
ではなく、多層配線構造を備えたフリップチップ方式の
半導体集積回路装置に広く適用することができる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００６５】（１）半田バンプが接合される最上層配線
の下方の配線層の余領域のうち、半田バンプのほぼ下方
に位置する領域にダミーパターンを配設することによ
り、半田バンプの下方領域の最上層配線を平坦化するこ
とができるので、電極パッド上に形成される半田下地層
のカバレージが良好となり、半田バンプの接続信頼性が
向上する。

【００６６】（２）前記ダミーパターンを、同層の配線
チャネルとその直下の配線層の配線チャネルとが交差す
る領域上に個々に設けることにより、ダミーパターンを
設けたことによる配線寄生容量の増加を最小限にとどめ
ることができる。また、配線のレイアウト設計を行う際
に、ダミーパターンを発生させるための特別な処理が不
要となるので、ゲートアレイの開発期間を短縮すること
ができる。

【００６７】（３）最上層配線の側壁に傾斜を設けるこ
とにより、パッシベーション膜のカバレージが向上し、
その表面の平坦度が向上するので、半田下地層のカバレ
ージが良好になり、半田バンプ内にボイドやクラックな
どの欠陥が発生するのを防止することができるので、半
田バンプの接続信頼性が向上する。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置におけるダミーパターンの配置を示す半導体チップの
要部平面図である。

【図２】図１のII−II線における半導体チップの断面図
である。

【図３】半田バンプのレイアウトを示す半導体チップの
平面図である。

【図４】半田バンプを拡大して示す半導体チップの要部
平面図である。

【図５】ＥＣＬ３入力ＯＲゲートを示す回路図である。

【図６】半導体チップを封止したマイクロチップキャリ
アの断面図である。

【図７】本発明の他の実施の形態である半導体集積回路
装置におけるダミーパターンの配置を示す半導体チップ
の要部平面図である。

【図８】パッシベーション膜の段差を拡大して示す半導
体チップの部分断面図である。

【図９】本発明のさらに他の実施の形態である半導体集
積回路装置におけるダミーパターンの配置を示す半導体
チップの要部平面図である。

【図１０】従来の半導体集積回路装置におけるパッシベ
ーション膜の段差を拡大して示す半導体チップの部分断
面図である。

【符号の説明】

１ 半導体チップ ２，４５，５１ 半田バンプ ３ 第４層Ａｌ配線 ４，１７ａ，１７ｂ，１７ｃ コンタクトホール ５，５２ パッシベーション膜 ６ 電極パッド ７ａ〜７ｅ 第３層Ａｌ配線 ８ ダミーパターン ９ コレクタ埋込み層 １０ エピタキシャル層 １１ フィールド絶縁膜 １２ チャネルストッパ層 １３ 真性ベース領域 １４ グラフトベース領域 １５ エミッタ領域 １６ コレクタ取出し領域 １８ ベース引出し電極 １９ エミッタ引出し電極 ２０，２１， 絶縁膜 ２２ａ〜２２ｄ 第１層Ａｌ配線 ２３ａ〜２３ｃ，２６，２８ スルーホール ２４ 第１層間絶縁膜 ２５ａ〜２５ｆ 第２層Ａｌ配線 ２７ 第２層間絶縁膜 ２９ 第３層間絶縁膜 ３０，５３ 半田下地層 ３１ 分岐 ４０ マイクロチップキャリア ４１ ムライト基板 ４２ 電極 ４３ キャップ ４４ 半田 ４６ 内部配線 ５０ 最上層配線 ５４ 欠陥

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河路 幹規 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面上に絶縁膜を介して順
   次積層された第１の配線層および第２の配線層を有する
   半導体集積回路装置であって、 前記第１の配線層と前記第２の配線層とは互いに直交し
   て配置されており、前記第１の配線層の配線チャネルと
   前記第２の配線層の配線チャネルとが交差するそれぞれ
   の領域上に個々にダミーパターンが設けられていること
   を特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記ダミーパターンは、前記第２の配線層と同層
   に設けられていることを特徴とする半導体集積回路装
   置。