KR100426914B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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다까요시 와따나베
히데따까 시기
스스무 가스까베
데루따까 모리
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 용이하고, 또한 저비용으로 가능해진 반도체 디바이스 및 그 실장 구조체 및 그 제조 방법을 제공하기 위해, 본 발명은 각뿔 형상의 돌기 전극을, 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 것을 특징으로 한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATION THEREOF}
마이크로 컴퓨터 등의 반도체 소자에 있어서는, 집적 회로의 다기능화, 고밀도화가 점점더 증대하고, 외부 회로와의 접속을 행하는 단자의 수가 급속히 증대하고, 또한 복잡하게 이루어져 오고 있다. 그 때문에 반도체 칩의 주변에 설치한 와이어 본딩을 접속하여 외부 회로와의 접속을 행하는 와이어 본딩 방식은, 이미 한계에 도달하고 있다. 또한, 와이어 본딩 방식은, 내부 영역의 배선을 주변부의 본딩 패드까지 인출하므로 배선 길이가 길어지고, 신호 전달 속도가 지연되는 결점이 있기 때문에, 고속 동작이 요구되는 논리 LSI의 실장 방식으로는 부적합하다. 이러한 이유로부터 내부 접속 영역을 삭감할지가 열쇠가 되고, 이 점, 접속 영역을 칩 상에 한정할 수 있는 플립 칩 접속이 유력한 접속 기술로서 주목받고 있다. 플립 칩 방식은, 칩의 주변뿐만 아니라, 내부 영역에도 단자를 설치할 수 있으므로, 칩의 다핀화를 촉진할 수 있는 이점이 있다. 또한, 플립 칩 방식은 와이어 본딩방식에 비교하여 칩 상의 배선 길이를 짧게 할 수 있으므로, 논리 LSI의 고속화를 촉진할 수 있는 이점이 있다.
그래서, 종래의 플립 칩 방식으로 칩 상에 돌기 전극을 형성하는 방법으로는, 특개평6-268201호 공보에 기재되어 있는 방법이 알려져 있다.
상기 종래의 플립 칩 방식으로 칩 상에 돌기 전극을 형성하는 방법은, 반도체 칩에 추출한 상태에서 포토리소그래피 공정, 다층 금속막의 성막 공정, 또한 땜납을 용융시키기 위한 열처리 공정 등, 칩 자체가 가혹한 조건하에 노출되어 버리게 된다. 또한, 공정 완료까지의 시간이 길고, 이것으로는, 추출한 상태에서 당초 양품 칩이던 것이 그 가혹한 조건에서 불량이 되거나, 작업 에러에 의해 수율이 저하하는 과제가 있다. 또한, 그와 같은 공정을 행하기 위해서는, 장치상, 작업성, 경제성등의 이유에 따라 비용이 비싸진다는 과제를 갖고 있었다. 즉, 웨이퍼로부터 추출한 반도체 칩 상에 돌기 전극을 형성하는 방법에 있어서, 종래 기술에서는, 양품의 반도체 칩을 가혹한 조건으로 몇회나 행하는 공정이 실시되고, 또한 공정의 완료가 오래 걸리고, 제조 공정이 복잡해진다는 과제가 있다. 이에 따라, 수율이 저하해 버린다. 또한, 종래 기술에 의한 형성 방법으로 땜납 용융하여 형성한 경우는, 그 높이 변동이 커서 기판과의 접속시에 도통 불량이 된다는 큰 과제를 갖고 있었다.
본 발명의 목적은, 상기 과제를 해결하도록, 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 가능하게 한 반도체 디바이스 및 그 실장 구조체를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 기판과의 접속시에 도통 불량을 발생시키지않고, 고밀도 실장을 용이하고, 또한 저비용으로 가능하게 한 반도체 디바이스 및 그 실장 구조체를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 제조 공정을 간략화하여, 신규의 돌기 전극을 반도체 칩의 패드 전극에 접합하여, 저비용의 반도체 디바이스를 제조할 수 있도록 한 반도체 디바이스의 제조 방법을 제공하는 것에 있다.
본 발명은 반도체 칩의 실장 기술, 특히 반도체 칩 상에 고밀도로 돌기 전극인 각뿔 형상을 형성하여 기판에 실장할 수 있도록 한 반도체 디바이스 및 그 실장 구조체 및 그 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 반도체 디바이스의 제1 실시 형태를 나타내는 단면도.
도 2는 본 발명에 따른 반도체 디바이스의 제1 실시 형태를 기판에 실장하는 일실시 형태를 나타내는 단면도.
도 3은 본 발명에 따른 반도체 디바이스의 제1 실시 형태를 기판에 실장하는 다른 일실시 형태를 나타내는 단면도.
도 4는 본 발명에 따른 반도체 디바이스의 제2 실시 형태를 나타내는 단면도.
도 5는 본 발명에 따른 반도체 디바이스의 제2 실시 형태를 기판에 실장하는 일실시 형태를 나타내는 단면도.
도 6은 본 발명에 따른 반도체 디바이스의 제2 실시 형태를 기판에 실장하는 다른 일실시 형태를 나타내는 단면도.
도 7은 본 발명에 따른 반도체 디바이스의 제1 실시 형태를 제조하기 위한 제1 실시예를 나타내는 공정 플로우를 나타낸 도면.
도 8은 본 발명에 따른 반도체 디바이스의 제2 실시 형태를 제조하기 위한 제2 실시예를 나타내는 공정 플로우를 도시한 도면.
도 9는 본 발명에 따른 반도체 디바이스의, 제2 실시 형태를 제조하기 위한 제3 실시예를 나타내는 공정 플로우를 나타낸 도면.
상기 목적을 달성하기 위해, 본 발명은 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 것을 특징으로 하는 반도체 디바이스이다.
또한, 본 발명은 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 것을 특징으로 하는 반도체 디바이스이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열 압착에 의해 접합하여 구성한 것을 특징으로 하는 반도체 디바이스이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 것을 특징으로 하는 반도체 디바이스이다.
또한, 본 발명은, 상기 반도체 디바이스에 있어서, 상기 각 돌기 전극의 모재를 경질의 Ni로 구성한 것을 특징으로 한다.
또한, 본 발명은, 상기 반도체 디바이스에 있어서, 상기 각 돌기 전극의 모재가 연질의 Cu로 구성한 것을 특징으로 한다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로써 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로써 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각뿔 등의 각뿔 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로써 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 상기 반도체 디바이스의 실장 구조체에 있어서, 상기 반도체 디바이스에 있어서의 각 돌기 전극의 모재는, 경질의 Ni인 것을 특징으로 한다.
또한, 본 발명은, 상기 반도체 디바이스의 실장 구조체에 있어서, 상기 반도체 디바이스에 있어서의 각 돌기 전극의 모재는, 연질의 Cu 인 것을 특징으로 한다.
또한, 본 발명은, 특정한 결정 배향면을 갖는 기재 상에 반도체 칩 상에 배열된 복수의 패드 전극에 대응시켜 사각뿔 등의 각뿔 형상의 홀을 포토리소그래피 에칭에 의해 형성하는 각뿔 형상의 홀 형성 공정과, 상기 각뿔 형상의 홀 형성 공정에서 형성된 각 각뿔 형상의 홀에 따른 유기 재료로 이루어지는 패턴을 상기 기재 상에 형성하는 패턴 형성 공정과, 상기 각뿔 형상의 홀 형성 공정에서 형성된 각 각뿔 형상의 홀 내 및 상기 패턴 형성 공정에서 형성된 각 패턴 내에 도전재를 충전하여 상기 유기 재료로 이루어지는 패턴을 제거하여 각뿔 형상의 돌기 전극을 형성하는 도전재 충전 공정과, 상기 도전재 충전 공정에서 형성된 각 각뿔 형상의 돌기 전극과 반도체 칩 상에 배열된 각 패드 전극을 접합하는 접합 공정과, 상기 접합 공정에서 반도체 칩 상에 배열된 각 패드 전극에 접합된 각 각뿔 형상의 돌기 전극을 상기 기재로부터 분리하는 분리 공정을 갖는 것을 특징으로 하는 반도체 디바이스의 제조 방법이다.
또한, 본 발명은, 반도체 칩 상에 형성하는 돌기 전극을, 사각뿔 등의 각뿔 형상을 갖는 것이다. 이것은, 반도체 칩 상의 패드 전극과 반전한 패턴을 별도의 특정한 결정 배향면을 갖는 기재 상에 형성 후, 반도체 칩 상의 패드 전극에 전사함으로써 외부와의 전기적인 접속을 취하기 위한 사각뿔 등의 각뿔 형상을 갖는 돌기 전극을 형성한다. 이에 따라, 양품의 반도체 칩을 가혹한 조건에 노출되지 않고 제조 공정을 간략화할 수 있어, 저비용을 도모할 수 있다.
또한, 본 발명은, 특정한 결정 배향면을 갖는 기재로서, <100> 면의 결정 배향을 갖는 실리콘 기판인 것을 특징으로 한다.
이상 설명된 바와 같이, 상기 구성에 따라, 높이의 변동을 없애어 기판과의접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 가능하게 하는 반도체 디바이스를 얻는 것이 가능해진다.
또한, 상기 구성에 의해, 높이의 변동을 없애어 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 용이하게, 또한 저비용으로 가능하게 한 반도체 디바이스의 실장 구조체를 실현하는 것이 가능해진다.
또한, 상기 구성에 의해, 제조 공정을 간략화하여, 신규의 돌기 전극을 반도체 칩의 패드 전극에 접합하여, 저비용의 반도체 디바이스를 제조할 수 있다.
본 발명에 따른 실시 형태에 대해, 첨부의 도면에 따라 이것을 설명한다.
우선, 프린트 기판 등의 기판에 고정밀도 실장이 가능해진 반도체 디바이스의 제1 실시 형태(1a)에 대해 제1도∼제3도를 이용하여 설명한다. 제1도는 프린트 기판 등의 기판에 고정밀도 실장이 가능해진 반도체 디바이스의 제1 실시 형태를 나타내는 단면도이다. 참조 번호(1a)는 반도체 디바이스의 제1 실시 형태를 나타낸다. 참조 번호(2)는 반도체 칩이다. 참조 번호(3)는 반도체 칩(2) 상에 다수 2차원으로 배열되어 형성된 패드 전극, 참조 번호(4)는 반도체 칩(2) 상에 패드 전극(3)을 노출시켜 피복된 보호막을 나타낸다. 참조 번호(5)는 상기 반도체 칩(2)을 프린트 기판등의 기판(21)에 고정밀도 실장하기 위해, 패드 전극(3) 상에 형성된 돌기 전극을 나타낸다. 참조 번호(9)는 패드 전극(3)과 돌기 전극(5)을 도전 접속하기 위한 이방성 도전 시트이다. 돌기 전극(5)은 고밀도 실장(0.2㎜ 이하의 예를 들면 0.13㎜ 또는 0.1㎜, 또한 0.1㎜ 이하의 피치)에도 대응 가능하도록, 저면의 한 변이, 예를 들면 10∼60㎛로 선단을 뾰족하게 한 사각뿔 등의 각뿔 형상을 지니고, 모체가 경질의 Ni 등의 도금막(6)으로, 패드 전극(3)에 대향하는 표면에 금등의 도금막(7)을 형성하고, 기판(21)에 형성된 단자(22)와 접속되는 표면에 금등의 도금막(8)을 형성하고 있다. 당연히, 사각뿔 등의 각뿔 형상으로서, 저면의 일변을 60㎛ 이상으로 형성하는 것은 가능하다. 이 돌기 전극(5)은 후술된 바와 같이, 고밀도로, 또한 치수(특히 높이)의 변동도 없이, 제조하는 것이 가능하다. 그리고, 돌기 전극(5)은 반도체 칩(2) 상에 형성된 패드 전극(3)과 이방성 도전 시트(9)를 끼워 200℃∼300℃ 정도의 열압착에 의해 금속끼리 접합되어 접속된다. 또, 사각뿔 형상의 돌기 전극(5)은, 형재(型材)에 대해 포토리소그래피에 의해 패턴화되어 형성되므로, 위치 및 크기가 고정밀도로 정해지고, 그 결과 반도체 칩(2) 상에 형성된 패드 전극(3)에 대응하여, 고밀도로, 또한 치수(특히 높이)의 변동도 없이, 배설되게 된다.
반도체 디바이스(1a)를 구성하는 돌기 전극(5)이 실장되는 프린트 기판 등의 기판(21) 상에 형성된 단자(22)는, 배선(23)과 접속된다. 그리고, 이 배선(23)은, 기판 내를 연장시켜 다른 반도체 디바이스나 다른 회로와 접속되게 된다. 또한, 기판(21) 상에 형성된 단자(22)는, 배선과 동일한 저저항의 Cr 등의 재료로 형성된다. 또, Cr 등의 재료의 표면에, 산화되기 어려운 Ni 등 도금막이나, 또한 Au 등의 도금막을 형성해도 된다.
반도체 디바이스(1a)를 구성하는 돌기 전극(5)과 기판(21) 상에 형성된 단자(22)는, 도 2에 도시된 바와 같이 열압착에 의해 접합되거나, 또는 납땜에 의해 접합되거나 하여 실장된다. 또한, 도 3에 도시된 바와 같이, 기판(21)의 표면과 반도체 디바이스(1a)의 이방성 도전 시트(9) 사이에는, 접착제 또는 접착 시트(25)에 의해 접착되고, 반도체 디바이스(1a)는 돌기 전극(5)과 단자(22) 사이에서 도전 접합된 상태에서, 기판(21) 상에 강고하게 실장되게 된다.
이어서, 프린트 기판 등의 기판에 고정밀도 실장이 가능해진 반도체 디바이스의 제2 실시 형태(1b, 1c)에 대해 제4도∼제6도를 이용하여 설명한다. 제4도는, 프린트 기판등의 기판에 고정밀도 실장이 가능하게 된 반도체 디바이스의 제2 실시 형태를 나타내는 단면도이다. 참조 번호(1b, 1c)는, 반도체 디바이스의 제2 실시 형태를 나타낸다. 제4도에 도시된 반도체 디바이스의 제2 실시 형태(1b, 1c)에서, 제1도에 도시된 반도체 디바이스의 제1 실시 형태(1a)와의 상위점은, 돌기 전극(5)과 반도체 칩(2) 상에 형성된 패드 전극(3)과의 접합의 방법에 있다. 반도체 디바이스의 제1 실시 형태(1a)에서는, 돌기 전극(5)과 패드 전극(3)을 이방성 도전 시트(9)를 끼워 열압착에 의해 접합했지만, 반도체 디바이스의 제2 실시 형태(1b, 1c)에서는, 돌기 전극(5)과 패드 전극(3)을 열압착하여 금과 주석과의 합금(10)에 의해 금속 결합하는 것이다. 이 제2 실시 형태(1b, 1c)에서도, 제1 실시 형태(1a)와 마찬가지로, 사각뿔 등의 각뿔 형상의 돌기 전극(5)은, 반도체 칩(2) 상에 형성된 패드 전극(3)에 대응하여, 고밀도로, 또한 치수(특히 높이)의 변동도 없이, 배설되게 된다.
도 4에 도시된 바와 같이 구성된 반도체 디바이스(1b, 1c)를 프린트 기판 등의 기판(21)에 실장하는 방법은, 도 2 및 도 3에 도시된 바와 같이, 도 5 및 도 6에 도시한다. 반도체 디바이스(1a)를 구성하는 돌기 전극(5)과 기판(21) 상에 형성된 단자(22)는, 도 5에 도시된 바와 같이 열압착에 의해 접합되거나, 또는 납땜에 의해 접합되거나 하여 실장된다. 또한, 도 6에 도시된 바와 같이, 기판(21)의 표면과 반도체 디바이스(1a)의 패드 전극(3) 및 보호막(4) 사이에는, 접착제 또는 접착 시트(25)에 의해 접착되고, 반도체 디바이스(1a)는, 돌기 전극(5)과 단자(22) 사이에서 도전 접합된 상태에서, 기판(21) 상에 강고하게 실장되게 된다.
이상 설명된 바와 같이, 상기 제1 및 제2 실시 형태에 따르면, 반도체 칩(2)에 형성된 다수의 패드 전극(3)과 기판(21) 상에 형성된 다수의 단자(22) 사이를 다수의 땜납볼로 접합하는데 비해, 다수의 땜납볼을 공급하여 나열하는 지그(jig)(治具)는 불필요해짐과 함께, 다수의 땜납볼의 직경의 변동에 따라 접합이 불충분한 곳도 없고, 반도체 칩(2)에 형성된 다수의 패드 전극(3)과 기판(21) 상에 형성된 다수의 단자(22) 사이에서, 모두에 걸쳐 균일하고, 고밀도의 실장을 행할 수 있다. 즉, 상기 제1 및 제2 실시 형태에 따르면, 높이의 변동도 없고, 다수의 접점을 고밀도로, 즉 0.2㎜ 이하의 예를 들면 0.13㎜ 또는 0.1㎜, 또한 0.1㎜ 이하의 피치에도 대응할 수 있도록, 배치할 수 있는 고정밀도 실장, 즉 고밀도 실장이, 치구 등을 이용하지 않고, 저비용으로 실현할 수 있다.
이어서, 선단을 뾰족하게 한 사각뿔 등의 각뿔 형상을 갖는 돌기 전극(5)을 형성하고, 이 돌기 전극(5)을 반도체 칩(2)에 형성된 패드 전극(3) 상에 접합하여 반도체 디바이스를 제조하는 제조 방법에 대해, 제7도, 제8도, 제9도를 이용하여 설명한다.
도 7에 도시하는 제1 실시예에 대해 설명한다.
우선, 사각뿔 등의 각뿔 형상을 형성하는 방법에 대해 설명한다. 즉, 우선 <100>면의 결정 배향을 갖는 실리콘 기재(32)의 양면에 열산화에 의해 이산화실리콘막(31)을 0.5㎛ 정도 형성하여, 이산화실리콘 산화막(31)을 표면에 실시된 특정한 결정 배향면을 갖는 실리콘 웨이퍼 기판을 얻는다. 이어서, 제7도의 (a)에 도시된 바와 같이, 실리콘 기판에 대해, 열산화막(31)을 포토리소그래피 에칭에 의해 반도체 칩(2)의 패드 전극(3)과 반전한 패턴으로 가공한다. 이어서, 제7도의 (b)에 도시된 바와 같이, 실리콘 기판 상의 열산화막(31)을 마스크로 하여 실리콘 기판을 알칼리성의 에칭액을 이용하여 이방성 에칭하고, <111> 면으로 둘러싸인 사각뿔의 에칭 홀(사각뿔 형상 : 36)을 실리콘 기판 상에 형성한다. 즉, 실리콘 기판 상에는, 이방성 에칭에 의해, <111> 면으로 둘러싸인 사각뿔의 에칭 홀(사각뿔 형상 : 36)이 형성된다. 이어서, 상기 실리콘 기판의 열산화막을 제거하고, 새롭게 실리콘 기판의 <111> 면을 웨트 산소중에서 열산화시킴으로써, 이산화실리콘막을, 0.5㎛ 정도 형성한다. 그리고, 제7도의 (c)에 도시된 바와 같이, 실리콘 기판면에, 도금 급전막(Cr 막 : 35), 및 도금 급전막(Ni 막 : 34)으로 이루어지는 다층 금속막을 형성하고, 또한 사각뿔을 갖는 오목형 패턴의 선단부 금속이 되는 도금막을 형성하기 위한 유기 재료로 이루어지는 패턴(33)을 형성한다. 이어서, 제7도의 (d)에 도시된 바와 같이, 유기 재료로 이루어지는 패턴(33)의 개구부에 전기 도금에 의해 경질의 Ni 또는, 연질의 Cu 등의 도금막(6)을 충전 형성한다. 계속하여, 상기 각 공정을 끝낸 기판을 세정, 건조 후, 경질의 Ni 등의 도금막(6)에만 산화 방지, 및 접속 확보를 하기 위해, 제7도의 (e)에 도시된 바와 같이, 금도금막(7)을 형성한다. 그 후, 제7도의 (f)에 도시된 바와 같이, 레지스트 박리액을 이용하여 유기 재료로 이루어지는 패턴(33)을 박리한다. 이상으로부터, 실리콘 기재면 상에 사각뿔 형상을 갖는 돌기 전극(5)을 고정밀도로 제조할 수 있었다.
이어서, 반도체 칩(2)의 패드 전극(3)과 실리콘 웨이퍼 기재면에 형성된 사각뿔 등의 각뿔 형상의 돌기 전극(5)을 접속하는 방법에 대해 설명한다. 즉, 제7도의 (g)에 도시된 바와 같이, 양품의 반도체 칩(2) 상에 배열된 다수의 패드 전극(3)과 실리콘 웨이퍼 기재면에 형성된 다수의 사각뿔 형상의 돌기 전극(5)을 이방성 도전 시트(9)를 통해 전극끼리 정렬한 후, 열압착하여 양자의 전극을 이방성 도전 시트(9)에 존재하는 도전 입자를 끼우도록 접합하여 접속한다. 이어서, 사각뿔을 갖는 오목형 패턴을 형성한 실리콘 기재면에 도금 급전막인 다층 금속막(35, 34) 중 실리콘 기재면에 접하는 최하층막의 크롬막(35)을, 다른 금속을 침범하지 않은 선택성이 있는 에칭액에 의해 용해 제거시키고, 또는 참조 번호(34) 중 실리콘 기재면에 접하는 열산화막(31)을 다른 금속막을 침범하지 않은 선택성이 있는 에칭액에 의해 용해 제거시키고, 이어서 크롬, Cu 막을 에칭하고, 제7도(h)에 도시된 바와 같이, 실리콘 기재면으로부터 사각뿔 등의 각뿔 형상의 돌기 전극(5)을 반도체 칩으로 분리 전사한다. 계속하여, 세정 후, 분리된 사각뿔 등의 각뿔 형상의 돌기 전극(볼록 패턴 : 5)의 표면에 외부와의 양호한 전기적인 접속을 취하기 위해, 제7도(i)에 도시된 바와 같이, 금도금막(8)을 형성한다. 또, 크롬 에칭액, 열산화막 에칭액 조성, 조건을 하기에 나타낸다.
크롬막 에칭액 조성 및 조건
염화알루미늄(6) 결정수 ······ 250g/리터
염 산 ······ 300m 리터/리터
물 ····· 1리터로 하는 량
조건 액온도 : 50℃
시간 : 모든 크롬이 용해하는 시간
열산화막 에칭액 조성 및 조건
50%-불산 ······ 1
40%-불화 암모늄 ······7 체적비
조건 액온도 : 실온
시간 : 모든 열산화막이 용해하는 시간
이상과 같이, 양품의 반도체 칩(2) 상에 다수 배열된 각 패드 전극(3) 상에 신규의 사각뿔 등의 각뿔 형상을 갖는 외부와의 접속을 취하기 위한 돌기 전극(5)이 고정밀도로 형성될 수 있었다. 이에 따라, 반도체 칩(2)에 대한 다수의 접점을 배치할 수 있는 고정밀도 실장을, 높이 변동도 없이 고정밀도로, 또한 용이하게 실행할 수 있어, 저비용화가 가능해졌다. 즉, 제1 실시예에 나타내는 제조 방법에 따라, 매우 고정밀도 실장, 즉 고밀도 실장이 가능해졌다. 또한, 다수의 각뿔 형상의 돌기 전극(5)의 각각을 반도체 칩(2) 상의 각 패드 전극(3)으로 분리 전사한 후, 실리콘등의 기재(32)에 형성된 사각뿔 등의 각뿔 형상의 홀(36)을 부수는 일이 없으므로, 실리콘등의 기재(32)를 반복하여 몇회라도 사용 가능해져, 저비용화를 도모할 수 있다.
이어서 도 8에 도시된 제2 실시예에 대해 설명한다.
제8도에 도시된 제2 실시예에 있어서의 제8도의 (a)∼(d)까지 나타내는 제조 공정은, 제7도에 도시된 제1 실시예에 있어서의 제7도의 (a)∼(d)까지 나타내는 제조 공정과 마찬가지다. 그리고, Ni 도금막(6)을 충전한 후, 기판을 세정하고, 그 후 제8도의 (e)에 도시된 바와 같이, Ni 도금막(6)에만 Sn 도금막(11)을 형성한다. 그 후, 제8도의 (f)에 도시된 바와 같이, 레지스트 박리액을 이용하여 유기 재료로 이루어지는 패턴(33)을 박리한다. 이상으로부터, 실리콘 기재면 상에 사각뿔 등의 각뿔 형상을 갖는 돌기 전극(5)을 고정밀도로 제조할 수 있다.
이어서, 반도체 칩(2)의 패드 전극(3)과 실리콘 웨이퍼 기재면에 형성된 사각뿔 등의 각뿔 형상의 돌기 전극(5)을 접속하는 방법에 대해 설명한다. 즉, 제8도의 (g)에 도시된 바와 같이, 반도체 칩측의 컨택트 홀(반도체 칩(2)의 패드 전극(3) 상)에 와이어 본딩법을 이용하여 미리 금의 스탠드 범프(12)를 형성한다. 이어서, 제8도의 (h)에 도시된 바와 같이, 양품의 반도체 칩(2)의 다수의 패드 전극(3)과 실리콘 기재면에 형성된 다수의 사각뿔 등의 각뿔 형상의 돌기 전극(5)을, 전극끼리 정렬한 후, 열압착함으로써, 온도를 230℃ 이상으로 하면 주석 도금막(11)은 용융하여 금의 스탠드 범프(12)와 반응함으로써 금의 스탠드 범프(12)와 주석 도금막(11)과의 합금을 형성하여 금속 결합하고, 접합된다. 그 후, 제1 실시예와 같이 사각뿔 등의 각뿔 형상을 갖는 오목형 패턴을 형성한 실리콘 기재면에 도금 급전막인 다층 금속막(35, 34) 중 실리콘 기재면에 접하는 최하층막의 크롬막(35)을, 다른 금속을 침범하지 않은 선택성이 있는 에칭액에 의해 용해 제거시키고, 실리콘 기재면으로부터 사각뿔 형상의 돌기 전극(5)을 반도체 칩으로 분리 전사한다. 계속하여, 세정 후, 분리된 각뿔 형상의 돌기 전극(볼록 패턴 : 5)의 표면에 외부와의 양호한 전기적인 접속을 취하기 때문에, 제8도의 (i)에 도시된 바와 같이, 금도금막(8)을 형성한다.
여기서는, 금과 주석과의 합금을 형성하여 접합한 것으로 설명했지만 이것에 한한 것이 아니라, 고온 땜납 등의 접속 방법도 있을 수 있다.
이상과 같이 함으로써, 양품의 반도체 칩 상에 신규의 각뿔 형상을 갖는 외부와의 접속을 취하기 위한 돌기 전극(5)이 형성되었다. 이와 같이 반도체 디바이스(1b)를 제조함으로써, 반도체 칩(2)에 대한 다수의 접점을 배치할 수 있는 고정밀도 실장을, 높이 변동도 없이 고정밀도로, 더욱 용이하게 실현할 수 있어, 저코스트화가 가능해졌다. 즉, 제2 실시예에 나타내는 제조 방법이라도, 제1 실시예의 제조 방법과 마찬가지로, 매우 고정밀도 실장, 즉 고밀도 실장이 가능해졌다. 또한, 다수의 각뿔 형상의 돌기 전극(5)의 각각을 반도체 칩(2) 상의 각 패드 전극(3)으로 분리 전사한 후, 실리콘 등의 기재(32)에 형성된 사각뿔 등의 각뿔 형상의 홀(36)을 무너뜨리지 않으므로, 실리콘 등의 기재(32)를 반복하여 몇회라도 사용 가능해져, 저비용화를 도모할 수 있다.
이어서 도 9에 도시된 제3 실시예에 대해 설명한다.
제9도에 도시된 제3 실시예에서의 제9도의 (a)∼(f)까지 나타내는 제조 공정은, 제8도에 도시된 제2 실시예에 있어서의 제8도의 (a)∼(f)까지 나타내는 제조 공정과 동일하다. 즉, 경질의 Ni 등의 도금막(6)을 충전한 후, 기판을 세정하고, 그 후 제9도의 (e)에 도시된 바와 같이, 경질의 Ni 등의 도금막(6)에만 Sn 도금막(11)을 형성한다. 그 후, 제9도의 (f)에 도시된 바와 같이 레지스트 박리액을 이용하여 유기 재료로 이루어지는 패턴(33)을 박리한다. 이상으로부터, 실시예 2와 마찬가지로 사각뿔 등의 각뿔 형상을 갖는 돌기 전극(5)을 형성한다. 사각뿔 등의 각뿔 형상을 갖는 돌기 전극(5)은 실리콘 기재면 상에 고정밀도로 제조할 수 있다.
이어서, 반도체 칩(2)의 패드 전극(3)과 실리콘 웨이퍼 기재면에 형성된 사각뿔 형상의 돌기 전극(5)을 접속하는 방법에 대해 설명한다. 즉, 반도체 칩측의 컨택트 홀(반도체 칩(2)의 패드 전극(3))의 표면은, 일반적으로 합금 알루미늄으로 되어 있다. 그래서, 제9도의 (g)에 도시된 바와 같이, 컨택트 홀(패드 전극(3))의 표면에, 도금 기술에 의해 무전해 니켈 도금막(13)을 형성한다. 이어서, 금도금막(14)을 형성한다. 즉, 반도체 칩(2)의 패드 전극(3)의 표면을, 니켈/금으로 이루어지는 표면으로 개질해준다. 그 후, 제9도의 (h)에 도시된 바와 같이, 양품의 반도체 칩(2)의 다수의 패드 전극(3)과 실리콘 기재면에 형성된 다수의 사각뿔 등의 각뿔 형상의 돌기 전극(5)을, 전극끼리 정렬한 후, 열압착하고, 온도를 230℃ 이상으로 하면 주석 도금막(11)이 용융하고, 금도금막(14)과 반응하여 금과 주석과의 합금을 형성하여 금속 결합하고, 접합된다. 그 후, 제1 및 제2 실시예와 마찬가지로 사각뿔을 갖는 오목형 패턴을 형성한 실리콘 기재면에 도금 급전막인 다층 금속막(35, 34) 중 실리콘 기재면에 접하는 최하층막의 크롬막(35)을, 다른 금속을 침범하지 않은 선택성이 있는 에칭액에 의해 용해 제거시켜, 실리콘 기재면으로부터 각뿔 형상의 돌기 전극(5)을 반도체 칩으로 분리 전사한다. 계속하여, 세정 후, 분리된 각뿔 형상의 돌기 전극(볼록 패턴 : 5)의 표면에 외부와의 양호한 전기적인 접속을 취하기 위해, 제9도(i)에 도시된 바와 같이, 금도금막(8)을 형성한다.
여기서는, 금과 주석과의 합금을 형성하여 접합한 것으로 설명했지만 이것에 한한 것이 아니라, 고온 땜납 등의 접속 방법도 있을 수 있다.
이상과 같이 함으로써, 양품의 반도체 칩 상에 신규의 사각뿔 등의 각뿔 형상을 갖는 외부와의 접속을 취하기 위한 돌기 전극(5)이 형성되었다. 이와 같이 반도체 디바이스(1c)를 제조함으로써, 반도체 칩(2)에 대한 다수의 접점을 배치할 수 있는 고정밀도 실장을, 높이 변동도 없이 고정밀도로, 더욱 용이하게 실현할 수 있어, 저비용화가 가능해졌다. 즉, 제3 실시예에 나타내는 제조 방법이라도, 제1 및 제2 실시예의 제조 방법과 같이, 매우 고정밀도 실장, 즉 고밀도 실장이 가능해졌다.
또, 본 발명은 상기 실시예에 한하지 않고, 복수의 각뿔 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극과 전기적으로 접속된 다른 접속부, 예를 들면 전극 피치를 다르게 하던 소위 재배선 금속부 상에 접합하는 것도, 동일한 기술 사상을 이용하여 생기는 것이다.
본 발명에 따르면, 높이의 변동을 없애어 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 가능하게 하는 반도체 디바이스를 얻는 것이 가능해지는 효과를 발휘한다. 또한, 본 발명에 따르면, 높이의 변동을 없애어 기판과의접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 용이하게, 더욱 저비용으로 가능하게 한 반도체 디바이스의 실장 구조체를 실현하는 것이 가능해지는 효과를 발휘한다.
또한, 본 발명에 따르면, 제조 공정을 간략화하여, 신규의 돌기 전극을 반도체 칩의 패드 전극에 접합하여, 저비용의 반도체 디바이스를 제조할 수 있는 효과를 발휘한다. 즉, 외부와의 전기적인 접속을 취하기 위한 사각뿔 등의 각뿔 형상을 갖는 신규의 돌기 전극을, 반도체 칩 상에 배열된 고밀도의 패드 전극 상에 고정밀도로 접합하는 것이 가능해지고, 공정 단축을 도모할 수 있고, 양산성을 향상하는 것이 가능해진다. 특히 사각뿔 등의 각뿔 형상을 갖는 신규의 돌기 전극을, 반도체 칩 상에 배열된 고밀도의 패드 전극 상에 고정밀도로 접합하는 방법에서는, 양품의 반도체 칩을 가혹한 조건에 노출되지 않고, 제조 공정을 간략화하여 저비용으로 제조하는 것이 가능해진다.
이와 같이, 본 발명은 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 용이하고, 더욱 저비용으로 반도체 디바이스를 제공하는 데 적합하다.

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  11. 기재 상에 포토리소그래피 에칭에 의해 뿔형 형상의 홀을 형성하는 공정과,
    상기 기재 상에 적어도 상기 뿔형 형상의 홀을 덮지 않도록 패턴을 형성하는 공정과,
    상기 뿔형 형상의 상기 홀 내에 도전재를 충전하는 공정과,
    상기 패턴을 제거하는 공정과,
    상기 뿔형 형상의 금속부와 반도체 칩 상에 배열된 패드 전극 또는 상기 패드 전극과 접속되는 배선부를 접합하는 공정과,
    상기 기재를 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  12. 기재 상에 포토리소그래피 에칭에 의해 뿔형 형상의 홀을 형성하는 공정과,
    상기 기재 상에 도금 급전막을 형성하는 공정과,
    상기 도금 급전막 상에 레지스트막을 형성하여, 적어도 상기 뿔형 형상의 홀을 덮지 않도록 레지스트 패턴을 형성하는 공정과,
    전기 도금을 행하여, 적어도 상기 레지스트 패턴의 개구부에 있는 뿔형 형상의 홀에 도금막을 형성하는 공정과,
    상기 레지스트 패턴을 제거하는 공정과,
    상기 뿔형 형상의 금속부와 반도체 칩 상에 배열된 패드 전극 또는 상기 패드 전극과 접속되는 배선부를 접합하는 공정과,
    상기 기재를 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 기재 상에 포토리소그래피 에칭에 의해 상기 뿔형 형상의 홀을 형성하기 전에, 상기 기재 상에 제1 산화막을 형성하는 공정과, 반도체 칩 상에 배열된 복수의 패드 전극에 대응시켜 상기 산화막을 포토리소그래피 에칭하는 공정을 포함하고,
    상기 뿔형 형상의 홀을 형성하는 공정은, 상기 제1 산화막을 마스크로 하여 상기 기재 상에 포토리소그래피 에칭에 의해 상기 뿔형 형상의 홀을 형성하고,
    상기 뿔형 형상의 홀을 형성하는 공정과, 상기 기재 상에 적어도 상기 뿔형 형상의 홀을 덮지 않도록 상기 패턴 또는 상기 레지스트 패턴을 형성하는 공정 사이에, 상기 제1 산화막을 제거하여 새롭게 제2 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  14. 특정한 결정 배향면을 갖는 기재 상에 반도체 칩 상에 배열된 복수의 패드 전극에 대응시켜 뿔형 형상의 홀을 포토리소그래피 에칭에 의해 형성하는 뿔형 형상의 홀 형성 공정과,
    상기 뿔형 형상의 홀 형성 공정에서 형성된 뿔형 형상 각각의 홀에 따른 유기 재료를 포함하는 패턴을 상기 기재 상에 형성하는 패턴 형성 공정과,
    상기 뿔형 형상의 홀 형성 공정에서 형성된 뿔형 형상 각각의 홀내 및 상기 패턴 형성 공정에서 형성된 각 패턴 내에 도전재를 충전하여 상기 유기 재료를 포함하는 패턴을 제거하여 뿔형 형상의 금속부를 형성하는 도전재 충전 공정과,
    상기 도전재 충전 공정에서 형성된 뿔형 형상 각각의 금속부와 반도체 칩 상에 배열된 각 패드 전극을 접합하는 접합 공정과,
    상기 접합 공정에서 반도체 칩 상에 배열된 각 패드 전극에 접합된 뿔형 형상 각각의 금속부를 상기 기재로부터 분리하는 분리 공정
    을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 반도체 디바이스의 제조 방법에 있어서,
    상기 반도체 디바이스의 돌기 전극을 형성하는 공정과,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정을 구비하고,
    상기 돌기 전극을 형성하는 공정은,
    결정성을 갖는 기판을 이방성 에칭하여 각뿔 형상의 홀을 형성하는 공정과,
    금속을 도금하여 상기 각뿔 형상의 홀을 충전하는 공정
    을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  24. 제23항에 있어서,
    상기 각뿔 형상의 홀을 형성하는 공정과 상기 각뿔 형상의 홀을 충전하는 공정 사이에,
    상기 결정성을 갖는 기판 위 및 상기 각뿔 형상의 홀의 측면에 상기 금속 도금을 위한 상기 금속과 동일한 재료인 하지막을 형성하는 공정을 포함하고,
    상기 하지막을 이용하여 상기 금속을 도금하여 상기 각뿔 형상의 홀을 충전하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  25. 제23항에 있어서, 상기 각뿔 형상의 홀을 형성하는 공정 전에,
    상기 결정성을 갖는 기판 위의 표면에 형성된 제1 산화막을 에칭하여, 상기 각뿔 형상의 홀에 대응한 위치에 개구부를 갖는 제1 패턴을 형성하는 공정을 포함하고,
    상기 제1 패턴을 마스크로 이용하여 상기 각뿔 형상의 홀을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  26. 제23항에 있어서, 상기 돌기 전극을 형성하는 공정은,
    상기 결정성을 갖는 기판 위의 표면에 형성된 제1 산화막을 에칭하여, 상기 각뿔 형상의 홀에 대응한 위치에 개구부를 갖는 제1 패턴을 형성하는 공정을 포함하고,
    상기 제1 패턴을 마스크로 이용하여 상기 각뿔 형상의 홀을 형성하는 공정과,
    상기 제1 산화막을 제거하는 공정과,
    상기 각뿔 형상의 홀에 새롭게 제2 산화막을 형성하는 공정과,
    금속을 도금하여 상기 각뿔 형상의 홀을 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  27. 제23항에 있어서, 상기 금속을 도금하여 상기 각뿔 형상의 홀을 충전하는 공정 후에,
    상기 금속 도금층의 위에 금 도금층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  28. 제26항에 있어서,
    상기 금속을 도금하여 상기 각뿔 형상의 홀을 충전하는 공정 후에,
    상기 금속 도금층의 위에 금 도금층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  29. 제23항에 있어서,
    상기 금속으로서 Ni를 도금하여 상기 각뿔 형상의 홀을 충전하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  30. 제26항에 있어서,
    상기 금속으로서 Ni를 도금하여 상기 각뿔 형상의 홀을 충전하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  31. 제23항에 있어서,
    상기 금속으로서 Cu를 도금하여 상기 각뿔 형상의 홀을 충전하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  32. 제26항에 있어서,
    상기 금속으로서 Cu를 도금하여 상기 각뿔 형상의 홀을 충전하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  33. 제23항에 있어서,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정 후에,
    상기 돌기 전극의 표면에 금층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  34. 제26항에 있어서,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정 후에,
    상기 돌기 전극의 표면에 금층을 형성하는 긍정을 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  35. 제24항에 있어서,
    상기 도금 하지막으로서, Cr층을 형성하고, 상기 Cr 층의 위에 Ni 층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  36. 제35항에 있어서,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정에서는, 상기 Cr를 제거함으로써 상기 결정성을 갖는 기판에 상기 돌기 전극을 상기 반도체 디바이스의 패드 전극에 전사하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  37. 제23항에 있어서,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정에서는, 상기 결정성을 갖는 기판에 상기 돌기 전극을 상기 반도체 디바이스의 패드 전극에 전사한 후에, 상기 돌기 전극의 표면에 금층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  38. 제26항에 있어서,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정에서는, 상기 결정성을 갖는 기판에 상기 돌기 전극을 상기 반도체 디바이스의 패드 전극에 전사한 후에, 상기 돌기 전극의 표면에 금층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  39. 제23항에 있어서,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정에서는,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 200℃ 내지 300℃에서 열압착하여, 이방성 도전 시트 내에 존재하는 도전 입자를 통하여 상기 돌기 전극과 상기 반도체 디바이스의 패드 전극이 전기적으로 접속하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  40. 제23항에 있어서,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정에서는,
    상기 반도체 디바이스의 패드 전극에 형성된 금 범프와 상기 돌기 전극을 열압착시켜 합금화하여 접속하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  41. 제23항에 있어서,
    상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정에서는,
    상기 반도체 디바이스의 패드 전극에 형성된 Ni 층 및 금층과 상기 돌기 전극을 열압착시켜 합금화하여 접속하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  42. 반도체 디바이스의 제조 방법에 있어서,
    상기 반도체 디바이스의 돌기 전극을 형성하는 공정과, 상기 돌기 전극과 상기 반도체 디바이스의 패드 전극을 접속하는 공정을 포함하고,
    상기 돌기 전극을 형성하는 공정은,
    상기 결정성을 갖는 기판 위의 표면에 형성된 제1 산화막을 에칭하여, 각뿔 형상의 홀에 대응한 위치에 개구부를 갖는 제1 패턴을 형성하는 공정을 포함하고,
    상기 제1 패턴을 마스크로 이용하여 상기 각뿔 형상의 홀을 형성하는 공정과,
    상기 제1 산화막을 제거하는 공정과,
    상기 각뿔 형상의 홀에 새롭게 제2 산화막을 형성하는 공정과,
    상기 결정성을 갖는 기판 위 및 상기 각뿔 형상의 홀의 측면에 도금 급전막(Cr/Ni)을 형성하는 공정과,
    유기 재료에 의해 상기 각뿔 형상의 홀을 덮지 않도록 하는 제2 패턴을 상기 결정성을 갖는 기판 위에 형성하는 공정과,
    상기 도금 급전막을 이용하여 상기 도금 급전막의 위에 금속층을 도금하여 상기 각뿔 형상의 홀을 충전하는 공정과,
    상기 금속층의 위에 금 도금층을 형성하는 공정과,
    상기 유기 재료인 제2 패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  43. 반도체 디바이스에 있어서,
    반도체 칩과,
    상기 반도체 칩상에 배열된 패드 전극과,
    상기 배열된 패드 전극을 노출시키도록 상기 반도체 칩상에 피복한 보호막과,
    상기 반도체 칩과 배선 기판을 접속하기 위한 복수개의 돌기 전극과,
    상기 복수개의 돌기 전극과 상기 배열된 패드 전극을 도전 접속하기 위한 이방성 도전 시트를 포함하고,
    상기 복수개의 돌기 전극은, 결정성을 갖는 기재를 이방성 에칭하여 형성한 홀에 도금을 실시하고, 상기 기재를 제거함으로써 각뿔 형상으로 형성된 것을 특징으로 하는 반도체 디바이스.
  44. 반도체 디바이스에 있어서,
    반도체 칩과,
    상기 반도체 칩상에 배열된 패드 전극과,
    상기 배열된 패드 전극을 노출시키도록 상기 반도체 칩상에 피복한 보호막과,
    상기 배열된 패드 전극과 전기적으로 접속되는 복수개의 돌기 전극을 포함하고,
    상기 복수개의 돌기 전극은, 결정성을 갖는 기재를 이방성 에칭하여 형성한 홀에 도금을 실시하고, 상기 기재를 제거함으로써 각뿔 형상으로 형성된 것이며, 상기 복수개의 돌기 전극과 상기 배열된 패드 전극과는, 열압착에 의한 금속 결합에 의해 접속되어 있는 것을 특징으로 하는 반도체 디바이스.
  45. 제43항 또는 제44항에 있어서,
    상기 돌기 전극은 Ni를 갖는 것을 특징으로 하는 반도체 디바이스.
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