JP2633580B2 - バンプ、バンプの形成方法および半導体素子 - Google Patents
バンプ、バンプの形成方法および半導体素子Info
- Publication number
- JP2633580B2 JP2633580B2 JP62239817A JP23981787A JP2633580B2 JP 2633580 B2 JP2633580 B2 JP 2633580B2 JP 62239817 A JP62239817 A JP 62239817A JP 23981787 A JP23981787 A JP 23981787A JP 2633580 B2 JP2633580 B2 JP 2633580B2
- Authority
- JP
- Japan
- Prior art keywords
- bump
- semiconductor element
- electrode
- passivation film
- palladium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0103—Zinc [Zn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Chemically Coating (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バンプ、バンプの形成方法およぞ半導体素
子の改良に関するものである。
子の改良に関するものである。
（従来の技術） 現在、電子機器の小形化に伴い、IC、LSI等の半導体
チップは高密度、高集積化が進められている。また、半
導体素子の実装の面からみても電極ピッチ間の縮小化、
I/O数の増大といった傾向にある。更に、電卓やICカー
ドにみられるカード化に対応する薄型化が要求されてい
る。
チップは高密度、高集積化が進められている。また、半
導体素子の実装の面からみても電極ピッチ間の縮小化、
I/O数の増大といった傾向にある。更に、電卓やICカー
ドにみられるカード化に対応する薄型化が要求されてい
る。
ところで、半導体素子のAl電極から外部端子へ電極リ
ードを取出す方法としてはワイヤボンディング方式が知
られている。ワイヤボンディング方式は、25〜30μｍφ
のAu（又はAl、Cu）の極細線を１本づつ熱圧着又は超音
波により順次接続する方法である。現在、自動ワイヤボ
ンダの普及により省力化、信頼性、量産性が達成されて
いるものの、半導体素子の高集積化に伴う多ピン化、狭
ピン化、更に薄型実装化に対応できない問題があった。
ードを取出す方法としてはワイヤボンディング方式が知
られている。ワイヤボンディング方式は、25〜30μｍφ
のAu（又はAl、Cu）の極細線を１本づつ熱圧着又は超音
波により順次接続する方法である。現在、自動ワイヤボ
ンダの普及により省力化、信頼性、量産性が達成されて
いるものの、半導体素子の高集積化に伴う多ピン化、狭
ピン化、更に薄型実装化に対応できない問題があった。
これに対し、TAB方式やフリップチップ方式などのワ
イヤレスボンディング方式は一括接合、位置合せ精度か
らくる信頼性、実装の薄型化、自動化の面からも今後の
半導体素子の実装技術の主流となることが予想される。
ワイヤレスボンディング方式では、一般に半導体素子の
アルミニウム電極上にバンプと呼ばれる金属突起物が形
成される。かかるバンプは、従来、以下に説明する第３
図（Ａ）〜（Ｄ）の工程により形成されている。
イヤレスボンディング方式は一括接合、位置合せ精度か
らくる信頼性、実装の薄型化、自動化の面からも今後の
半導体素子の実装技術の主流となることが予想される。
ワイヤレスボンディング方式では、一般に半導体素子の
アルミニウム電極上にバンプと呼ばれる金属突起物が形
成される。かかるバンプは、従来、以下に説明する第３
図（Ａ）〜（Ｄ）の工程により形成されている。
まず、半導体ウェハ１上にAl電極２を形成した後、全
面にSiO2やSi3N4などのパッシベーション膜３を形成
し、更に該パッシベーション膜３を選択的にエッチング
除去して前記Al電極２の大部分を露出させる（第３図
（Ａ）図示）。
面にSiO2やSi3N4などのパッシベーション膜３を形成
し、更に該パッシベーション膜３を選択的にエッチング
除去して前記Al電極２の大部分を露出させる（第３図
（Ａ）図示）。
次いで、同図（Ｂ）に示すようにパッシベーション膜
３を含むウェハ１全面に蒸着又はスパッタリングにより
下地金属膜４を形成する。つづいて、写真蝕刻法により
前記Al電極２に対応する前記下地金属膜４を露出させる
ための開口部を有するレジストパターン５を形成した
後、下地金属膜４を陰極として電気めっきを施し、露出
する下地金属膜４部分を含む周囲に金属突起物６を選択
的に形成する（同図（Ｃ）図示）。この後、レジストパ
ターン５を除去し、更に金属突起物６をマスクとして露
出する下地金属膜４を除去してバンプを形成する（同図
（Ｄ）図示）。
３を含むウェハ１全面に蒸着又はスパッタリングにより
下地金属膜４を形成する。つづいて、写真蝕刻法により
前記Al電極２に対応する前記下地金属膜４を露出させる
ための開口部を有するレジストパターン５を形成した
後、下地金属膜４を陰極として電気めっきを施し、露出
する下地金属膜４部分を含む周囲に金属突起物６を選択
的に形成する（同図（Ｃ）図示）。この後、レジストパ
ターン５を除去し、更に金属突起物６をマスクとして露
出する下地金属膜４を除去してバンプを形成する（同図
（Ｄ）図示）。
しかしながら、上述した従来のバンプの形成方法にあ
っては次のような問題があった。即ち、バンプの形成に
際しては下地金属膜の形成、写真蝕刻法によるレジスト
パターンの形成、電気めっき後のレジストパターンの除
去、下地金属膜のエッチングという極めて多くの工程を
必要とするため、コストの点で問題がある。しかも、こ
れらの工程は通常の半導体素子の製造工程で取り扱う物
質と異なるものを多く使用するため、半導体素子への汚
染の問題が生じる。また、前記方法はウェハ状態でのバ
ンプ形成であるため、ウェハからダイシングした半導体
素子を対象としてバンプを形成することができない。こ
のため、ウェハに形成された不良半導体素子上にもバン
プを形成してしまう問題や、ダイシング等により分離さ
れた半導体素子状態で出荷されたものをアセンブリの時
にパンプを形成して最終の半導体装置として製造するこ
とができず、汎用性が劣る問題があった。
っては次のような問題があった。即ち、バンプの形成に
際しては下地金属膜の形成、写真蝕刻法によるレジスト
パターンの形成、電気めっき後のレジストパターンの除
去、下地金属膜のエッチングという極めて多くの工程を
必要とするため、コストの点で問題がある。しかも、こ
れらの工程は通常の半導体素子の製造工程で取り扱う物
質と異なるものを多く使用するため、半導体素子への汚
染の問題が生じる。また、前記方法はウェハ状態でのバ
ンプ形成であるため、ウェハからダイシングした半導体
素子を対象としてバンプを形成することができない。こ
のため、ウェハに形成された不良半導体素子上にもバン
プを形成してしまう問題や、ダイシング等により分離さ
れた半導体素子状態で出荷されたものをアセンブリの時
にパンプを形成して最終の半導体装置として製造するこ
とができず、汎用性が劣る問題があった。
このようなことから、ダイシング後の半導体素子に対
して無電解ニッケルめっき法によりバンプを形成するこ
とが試みられている。かかる無電解ニッケルめっきの前
処理としては、従来、亜鉛置換法が採用されている。し
かしながら、亜鉛置換法では置換液が強アルカリ性であ
るため、半導体素子への悪影響（例えばシリコン基板へ
のエッチング等）を及ぼす心配があり、更に亜鉛置換法
に際して素子のAl電極のAlがエッチングされて良好な無
電解ニッケルめっきが困難となる問題があった。
して無電解ニッケルめっき法によりバンプを形成するこ
とが試みられている。かかる無電解ニッケルめっきの前
処理としては、従来、亜鉛置換法が採用されている。し
かしながら、亜鉛置換法では置換液が強アルカリ性であ
るため、半導体素子への悪影響（例えばシリコン基板へ
のエッチング等）を及ぼす心配があり、更に亜鉛置換法
に際して素子のAl電極のAlがエッチングされて良好な無
電解ニッケルめっきが困難となる問題があった。
そこで、本出願人はパラジウム溶液に半導体素子を浸
漬して該素子のアルミニウム電極を活性化し、無電解め
っきを行なってバンプを形成する方法を既に出願した
（特願昭62−140996号）。この方法を第４図（Ａ）〜
（Ｃ）を参照して以下に説明する。
漬して該素子のアルミニウム電極を活性化し、無電解め
っきを行なってバンプを形成する方法を既に出願した
（特願昭62−140996号）。この方法を第４図（Ａ）〜
（Ｃ）を参照して以下に説明する。
まず、半導体ウェハ１上にAl電極２を形成した後、全
面にSiO2やSi3N4などのパッシベーション膜３を形成
し、更に該パッシベーション膜３を選択的にエッチング
除去して前記Al電極２の大部分を露出させる（第４図
（Ａ）図示）。つづいて、前記半導体素子のAl電極２表
面を前処理し、洗浄した後、塩化パラジウム溶液に半導
体素子を浸漬して露出するAl電極２表面にPdの析出物７
を付着させる（同図（Ｂ）図示）。次いで、半導体素子
を無電解ニッケルめっき浴に浸漬して無電解ニッケルめ
っきを施すことにより、同図（Ｃ）に示すようにAl電極
２を含む周辺にニッケルバンプ８を形成する。
面にSiO2やSi3N4などのパッシベーション膜３を形成
し、更に該パッシベーション膜３を選択的にエッチング
除去して前記Al電極２の大部分を露出させる（第４図
（Ａ）図示）。つづいて、前記半導体素子のAl電極２表
面を前処理し、洗浄した後、塩化パラジウム溶液に半導
体素子を浸漬して露出するAl電極２表面にPdの析出物７
を付着させる（同図（Ｂ）図示）。次いで、半導体素子
を無電解ニッケルめっき浴に浸漬して無電解ニッケルめ
っきを施すことにより、同図（Ｃ）に示すようにAl電極
２を含む周辺にニッケルバンプ８を形成する。
上述したパラジウム活性化法によれば、無電解ニッケ
ルめっきの前処理時に記述した亜鉛置換法のような半導
体素子のシリコンや電極のアルミニウムの浸蝕を回避で
きる利点を有する。しかしながら、半導体素子をパラジ
ウム活性化剤に浸漬してアルミニウム電極を活性化した
後、一度の無電解ニッケルめっきにより10μｍ以上のめ
っき膜（バンプ）を形成する方法では、めっきされる面
積が小さいことも影響して安定した形状のバンプが形成
されず、（第４図（Ｃ））に示すように円錐状になった
り、又は角錐状などの歪んだ形状となる場合が多かっ
た。その結果、かかる形状のバンプが形成された半導体
素子を外部配線に実装すると、接続不良や信頼性の低下
を招く問題があった。
ルめっきの前処理時に記述した亜鉛置換法のような半導
体素子のシリコンや電極のアルミニウムの浸蝕を回避で
きる利点を有する。しかしながら、半導体素子をパラジ
ウム活性化剤に浸漬してアルミニウム電極を活性化した
後、一度の無電解ニッケルめっきにより10μｍ以上のめ
っき膜（バンプ）を形成する方法では、めっきされる面
積が小さいことも影響して安定した形状のバンプが形成
されず、（第４図（Ｃ））に示すように円錐状になった
り、又は角錐状などの歪んだ形状となる場合が多かっ
た。その結果、かかる形状のバンプが形成された半導体
素子を外部配線に実装すると、接続不良や信頼性の低下
を招く問題があった。
（発明が解決しようとする問題点） 本発明は、既に出願した前記問題点を改善するために
なされたもので、形状の安定した信頼性の高いバンプ、
半導体素子の基板やAl電極への悪影響を及ぼすことな
く、形状の安定した信頼性の高いバンプを半導体素子毎
に形成し得る方法、並びに形状の安定した信頼性の高い
バンプを有する半導体素子を提供しようとするものであ
る。
なされたもので、形状の安定した信頼性の高いバンプ、
半導体素子の基板やAl電極への悪影響を及ぼすことな
く、形状の安定した信頼性の高いバンプを半導体素子毎
に形成し得る方法、並びに形状の安定した信頼性の高い
バンプを有する半導体素子を提供しようとするものであ
る。
［発明の構成］ （問題点を解決するための手段） 本願第１の発明は、半導体素子のパッシベーション膜
の開口部から露出されたアルミニウム電極上およびその
周囲のパッシベーション膜上に設けられたバンプにおい
て、パラジウムを含む層と無電解めっきにより析出され
たバンプ材料層とがこの順序でそれぞれ少なくとも２層
以上等方的に積層された柱状をなすことを特徴とするバ
ンプである。
の開口部から露出されたアルミニウム電極上およびその
周囲のパッシベーション膜上に設けられたバンプにおい
て、パラジウムを含む層と無電解めっきにより析出され
たバンプ材料層とがこの順序でそれぞれ少なくとも２層
以上等方的に積層された柱状をなすことを特徴とするバ
ンプである。
前記半導体素子は、ウェハから通常の素子形成工程を
経てダイシング等により割断されたものである。前記ウ
ェハ（シリコン基板）上には、SiO2、Si3N4又はPSG（リ
ンシリケートガラス）等のパッシベーション膜で覆わ
れ、かつ前記パッシベーション膜は前記Al電極に対応す
る一部に開口部が形成されている。
経てダイシング等により割断されたものである。前記ウ
ェハ（シリコン基板）上には、SiO2、Si3N4又はPSG（リ
ンシリケートガラス）等のパッシベーション膜で覆わ
れ、かつ前記パッシベーション膜は前記Al電極に対応す
る一部に開口部が形成されている。
前記バンプ材料としては、例えばニッケル又はNi−Ｐ
合金などのニッケルを含む材料等を挙げることができ
る。
合金などのニッケルを含む材料等を挙げることができ
る。
前記バンプにおいては、実装形態によってその積層構
造のみで構成したり、最上層に別の膜を積層した構造に
してもよい。即ち、バンプに対して電極リードを異方性
導電ゴムや導電性接着剤により接合させる場合には、前
記バンプ材料としてニッケル又はNi−Ｐ合金などのニッ
ケルを含む材料を用いた積層構造とする。一方、バンプ
に電極リードを共晶や半田等で接合する場合には前記積
層構造の最上層に無電解めっきに析出されたCuめっき
膜、Auめっき膜、Agめっき膜、Snめっき膜等を積層した
構造にする。
造のみで構成したり、最上層に別の膜を積層した構造に
してもよい。即ち、バンプに対して電極リードを異方性
導電ゴムや導電性接着剤により接合させる場合には、前
記バンプ材料としてニッケル又はNi−Ｐ合金などのニッ
ケルを含む材料を用いた積層構造とする。一方、バンプ
に電極リードを共晶や半田等で接合する場合には前記積
層構造の最上層に無電解めっきに析出されたCuめっき
膜、Auめっき膜、Agめっき膜、Snめっき膜等を積層した
構造にする。
前記パラジウムを含む層は、50オングストローム程度
で充分効果があるが、あまり厚いとバンプが剥離する等
の問題があり、厚くとも1000オングストローム以下、通
常は200〜300オングストローム程度が好ましい。また、
一層当りの無電解めっき層としては10〜60μｍが一般的
である。なお、バンプ全体としては10〜60μｍが一般的
である。
で充分効果があるが、あまり厚いとバンプが剥離する等
の問題があり、厚くとも1000オングストローム以下、通
常は200〜300オングストローム程度が好ましい。また、
一層当りの無電解めっき層としては10〜60μｍが一般的
である。なお、バンプ全体としては10〜60μｍが一般的
である。
また、本願第２の発明は半導体素子のバッシベーショ
ン膜の開口部から露出されたアルミニウム電極上および
その周囲のパッシベーション膜上に無電解めっき法によ
りバンプを形成する方法において、前記半導体素子をパ
ラジウム溶液に浸漬して前記パッシベーション膜の開口
部から露出する電極表面をパラジウムで活性化する工程
と無電解めっきによりバンプ材料を等方的析出する工程
とを少なくとも交互に２回以上行なうことを特徴とする
バンプの形成方法である。
ン膜の開口部から露出されたアルミニウム電極上および
その周囲のパッシベーション膜上に無電解めっき法によ
りバンプを形成する方法において、前記半導体素子をパ
ラジウム溶液に浸漬して前記パッシベーション膜の開口
部から露出する電極表面をパラジウムで活性化する工程
と無電解めっきによりバンプ材料を等方的析出する工程
とを少なくとも交互に２回以上行なうことを特徴とする
バンプの形成方法である。
前記アルミニウム（Al）電極表面を活性化するための
パラジウム溶液としては、例えば塩化パラジウム溶液
（PdCl2）等を用いることができる。このパラジウム溶
液での活性化処理の前処理として、硝酸やリン酸等でAl
電極表面の酸処理を行なってもよい。
パラジウム溶液としては、例えば塩化パラジウム溶液
（PdCl2）等を用いることができる。このパラジウム溶
液での活性化処理の前処理として、硝酸やリン酸等でAl
電極表面の酸処理を行なってもよい。
前記無電解ニッケルめっき処理でのめっき液として
は、例えば還元剤に次亜リン酸塩を使用したNi−Ｐ合金
を析出するNi−Ｐめっき液等を用いることができる。
は、例えば還元剤に次亜リン酸塩を使用したNi−Ｐ合金
を析出するNi−Ｐめっき液等を用いることができる。
前記パラジウムによる活性化処理する工程と無電解め
っきによるバンプ材料層を形成する工程においては、最
初にアルミニウム電極表面にパラジウムを付着させて活
性化し、無電解めっきにより数μｍのめっき膜（バンプ
材料）を形成した後、再びパラジウム溶液中に半導体素
子を浸漬し、電極表面を含むに周辺に析出した無電解め
っき膜上にパラジウムを付着し、ひきつづいて無電解め
っきを行ない、この操作を繰返す。
っきによるバンプ材料層を形成する工程においては、最
初にアルミニウム電極表面にパラジウムを付着させて活
性化し、無電解めっきにより数μｍのめっき膜（バンプ
材料）を形成した後、再びパラジウム溶液中に半導体素
子を浸漬し、電極表面を含むに周辺に析出した無電解め
っき膜上にパラジウムを付着し、ひきつづいて無電解め
っきを行ない、この操作を繰返す。
本願第３の発明は、トランジスタが形成されたシリコ
ン基板と、 前記基板上に形成されたアルミニウム電極と、 前記シリコン基板上に形成され、前記電極に対応する
一部が開口されたパッシベーション膜と、 前記パッシベーション膜の開口部から露出する前記ア
ルミニウム電極およびその周囲のパッシベージョン膜上
に設けられ、パラジウムを含む層と無電解めっきにより
析出されたバンプ材料層とがこの順序でそれぞれ少なく
とも２層以上等方的に積層された柱状をなすバンプと を具備したことを特徴とする半導体素子である。
ン基板と、 前記基板上に形成されたアルミニウム電極と、 前記シリコン基板上に形成され、前記電極に対応する
一部が開口されたパッシベーション膜と、 前記パッシベーション膜の開口部から露出する前記ア
ルミニウム電極およびその周囲のパッシベージョン膜上
に設けられ、パラジウムを含む層と無電解めっきにより
析出されたバンプ材料層とがこの順序でそれぞれ少なく
とも２層以上等方的に積層された柱状をなすバンプと を具備したことを特徴とする半導体素子である。
（作用） 本発明のバンプは、パッシベーション膜の開口部から
露出するアルミニウム電極およびその周囲のパッシベー
ション膜上に設けられ、パラジウムを含む層と無電解め
っきにより析出されたバンプ材料層とがこの順序でそれ
ぞれ少なくとも２層以上等方的に積層された柱状、例え
ば前記開口部が四角形の場合、四角柱状をなすため、形
状の安定化がなされ、外部配線への実装に際して信頼性
の高い接続を達成できる。即ち、バンプは高さや形状に
よって外部配線との接合強度、電気特性等が変動する
が、本発明のバンプ構造とすることにより形状を安定化
できるため、信頼性の高い外部配線との接合が可能とな
る。
露出するアルミニウム電極およびその周囲のパッシベー
ション膜上に設けられ、パラジウムを含む層と無電解め
っきにより析出されたバンプ材料層とがこの順序でそれ
ぞれ少なくとも２層以上等方的に積層された柱状、例え
ば前記開口部が四角形の場合、四角柱状をなすため、形
状の安定化がなされ、外部配線への実装に際して信頼性
の高い接続を達成できる。即ち、バンプは高さや形状に
よって外部配線との接合強度、電気特性等が変動する
が、本発明のバンプ構造とすることにより形状を安定化
できるため、信頼性の高い外部配線との接合が可能とな
る。
また、本発明方法によればアルミニウム電極が形成さ
れた半導体素子をパラジウム溶液に浸漬して前記パッシ
ベーション膜の開口部から露出する電極表面をパラジウ
ムで活性化する工程と無電解めっきによりバンプ材料を
等方的析出する工程とを少なくとも交互に２回以上行な
うことによって、一度の無電解めっきによりバンプを形
成する方法のような形状不良を招くことなく形状の安定
したパラジウムを含む層と無電解めっきにより析出され
たバンプ材料とがこの順序でそれぞれ少なくとも２層以
上等方的に積層された柱状をなすバンプを形成できる。
しかも、パラジウム溶液による活性化を採用することに
よって、前処理として亜鉛置換法を採用する従来方法の
ようにシリコン基板のエッチングやAl電極のエッチング
等を招くことなく、Al電極に対して良好に密着されたバ
ンプを形成できる。更に、半導体素子の状態でバンプを
形成できるので、アセンブリの時にバンプ形成、ワイヤ
レスボンディングという一連の工程を行なうことが可能
となり、半導体装置の製造のための汎用性が著しく改善
される。
れた半導体素子をパラジウム溶液に浸漬して前記パッシ
ベーション膜の開口部から露出する電極表面をパラジウ
ムで活性化する工程と無電解めっきによりバンプ材料を
等方的析出する工程とを少なくとも交互に２回以上行な
うことによって、一度の無電解めっきによりバンプを形
成する方法のような形状不良を招くことなく形状の安定
したパラジウムを含む層と無電解めっきにより析出され
たバンプ材料とがこの順序でそれぞれ少なくとも２層以
上等方的に積層された柱状をなすバンプを形成できる。
しかも、パラジウム溶液による活性化を採用することに
よって、前処理として亜鉛置換法を採用する従来方法の
ようにシリコン基板のエッチングやAl電極のエッチング
等を招くことなく、Al電極に対して良好に密着されたバ
ンプを形成できる。更に、半導体素子の状態でバンプを
形成できるので、アセンブリの時にバンプ形成、ワイヤ
レスボンディングという一連の工程を行なうことが可能
となり、半導体装置の製造のための汎用性が著しく改善
される。
（発明の実施例） 以下、本発明の実施例を第１図（Ａ）〜（Ｆ）を参照
して説明する。
して説明する。
まず、通常のウェハプロセスに従って各種のトランジ
スタ、配線等が形成されたシリコン基板11上にAl電極12
を形成した後、全面にSi3N4からなるパッシベーション
膜13を形成し、更に前記パッシベーション膜13を選択的
にエッチング除去して開口部を形成することにより前記
Al電極12の大部分が露出された半導体素子を用意した
（第１図（Ａ）図示）。
スタ、配線等が形成されたシリコン基板11上にAl電極12
を形成した後、全面にSi3N4からなるパッシベーション
膜13を形成し、更に前記パッシベーション膜13を選択的
にエッチング除去して開口部を形成することにより前記
Al電極12の大部分が露出された半導体素子を用意した
（第１図（Ａ）図示）。
次いで、前記半導体素子をリン酸溶液に浸漬して酸処
理を施した後、Al電極12表面を軽く洗浄した。つづい
て、塩化パラジウム1g、塩酸10cc及び水9.54gからなる
パラジウム溶液に前記半導体素子を30秒間〜１分間浸漬
して露出するAl電極12表面にPdを含む層141を付着させ
た（同図（Ｂ）図示）。
理を施した後、Al電極12表面を軽く洗浄した。つづい
て、塩化パラジウム1g、塩酸10cc及び水9.54gからなる
パラジウム溶液に前記半導体素子を30秒間〜１分間浸漬
して露出するAl電極12表面にPdを含む層141を付着させ
た（同図（Ｂ）図示）。
次いで、前記半導体素子を純水でそのAl電極12表面の
Pdを含む層141が除去されない程度に洗浄した後、半導
体素子を下記組成からなりpHが４〜６、温度が80〜90℃
の無電解ニッケルめっき浴中に浸漬して約20分間の無電
解ニッケルめっきを行なうことにより露出するAl電極12
を含む周辺にバンプ材料としての厚さ５μｍのリンを含
むニッケル膜（以下、単にニッケル膜と称す）151を析
出した（同図（Ｃ）図示）。
Pdを含む層141が除去されない程度に洗浄した後、半導
体素子を下記組成からなりpHが４〜６、温度が80〜90℃
の無電解ニッケルめっき浴中に浸漬して約20分間の無電
解ニッケルめっきを行なうことにより露出するAl電極12
を含む周辺にバンプ材料としての厚さ５μｍのリンを含
むニッケル膜（以下、単にニッケル膜と称す）151を析
出した（同図（Ｃ）図示）。
次いで、前記半導体素子を純水で洗浄し、再び前記と
同組成のパラジウム溶液中に浸漬して既に析出させたニ
ッケル膜151上にパラジウムを含む層142を付着させた
（同図（Ｄ）図示）。つづいて、前記半導体素子を純水
でそのAl電極12表面のPdを含む層142が除去されない程
度に洗浄した後、半導体素子を前記と同様な無電解ニッ
ケルめっき浴中に浸漬して約20分間の無電解ニッケルめ
っきを行なうことによりニッケル膜151上に厚さ５μｍ
のニッケル膜152を析出した（同図（Ｅ）図示）。
同組成のパラジウム溶液中に浸漬して既に析出させたニ
ッケル膜151上にパラジウムを含む層142を付着させた
（同図（Ｄ）図示）。つづいて、前記半導体素子を純水
でそのAl電極12表面のPdを含む層142が除去されない程
度に洗浄した後、半導体素子を前記と同様な無電解ニッ
ケルめっき浴中に浸漬して約20分間の無電解ニッケルめ
っきを行なうことによりニッケル膜151上に厚さ５μｍ
のニッケル膜152を析出した（同図（Ｅ）図示）。
次いで、前記パラジウム溶液への半導体素子の浸漬、
無電解ニッケルめっき処理を１サイクルとし、これを２
サイクル順次行なうことにより、同図（Ｆ）に示すよう
にパラジウムを含む層143、ニッケル膜153、パラジウム
を含む層144、ニッケル膜154を析出して厚さ約20μｍの
バンプ16を形成した。
無電解ニッケルめっき処理を１サイクルとし、これを２
サイクル順次行なうことにより、同図（Ｆ）に示すよう
にパラジウムを含む層143、ニッケル膜153、パラジウム
を含む層144、ニッケル膜154を析出して厚さ約20μｍの
バンプ16を形成した。
塩化ニッケル 30g/l ヒドロキシ酢酸ソーダ 50g/l 次亜リン酸ソーダ 10g/l 以上のような工程により、半導体素子のAl電極12に形
成されたバンプ16は、パラジウムを含む層141〜144と無
電解めっきにより等方的に析出したニッケル膜151〜154
との積層構造をなし、四角柱型の安定した形状を有する
ものであった。なお、このバンプ16を構成するニッケル
膜間の界面付近をオージョ電子分光法により分析したと
ころ、第２図に示す特性図が得られ、ニッケル膜間の界
面にPdを含む層が存在することが確認された。また、前
記バンプ16は半導体素子のAl電極12に対して極めて強固
に密着されていた。更に、バンプ16が形成された半導体
素子を異方性導電ゴムを用いて外部配線に実装したとこ
ろ、バンプ16の高さ、形状が均一なことから信頼性の高
い良好な接合を達成することができた。
成されたバンプ16は、パラジウムを含む層141〜144と無
電解めっきにより等方的に析出したニッケル膜151〜154
との積層構造をなし、四角柱型の安定した形状を有する
ものであった。なお、このバンプ16を構成するニッケル
膜間の界面付近をオージョ電子分光法により分析したと
ころ、第２図に示す特性図が得られ、ニッケル膜間の界
面にPdを含む層が存在することが確認された。また、前
記バンプ16は半導体素子のAl電極12に対して極めて強固
に密着されていた。更に、バンプ16が形成された半導体
素子を異方性導電ゴムを用いて外部配線に実装したとこ
ろ、バンプ16の高さ、形状が均一なことから信頼性の高
い良好な接合を達成することができた。
なお、前記実施例ではニッケルを主体とするバンプに
ついて説明したが、バンプの最上層として無電解金めっ
きや無電解錫めっきを施してもよい。例えば、無電解錫
めっきをバンプの表面に施し、実装する基板側の外部配
線パターン上にはんだバンプを形成し、リフローで半田
接合してもよい。
ついて説明したが、バンプの最上層として無電解金めっ
きや無電解錫めっきを施してもよい。例えば、無電解錫
めっきをバンプの表面に施し、実装する基板側の外部配
線パターン上にはんだバンプを形成し、リフローで半田
接合してもよい。
また、前記実施例ではパラジウム溶液への半導体素子
の浸漬、無電解ニッケルめっき処理を１サイクルとし、
これを合計４サイクル行なってバンプを形成したが、２
サイクル又は３サイクル、或いは５サイクル以上行なっ
てバンプを形成してもよい。
の浸漬、無電解ニッケルめっき処理を１サイクルとし、
これを合計４サイクル行なってバンプを形成したが、２
サイクル又は３サイクル、或いは５サイクル以上行なっ
てバンプを形成してもよい。
［発明の効果］ 以上詳述した如く、本発明によれば形状の安定化が図
られ、外部配線に対して信頼性の高い接続が可能なバン
プを提供できる。
られ、外部配線に対して信頼性の高い接続が可能なバン
プを提供できる。
また、本発明方法によればウェハから割断、分離され
た半導体素子のAl電極に簡単な工程で、かつ該素子の基
板やAl電極への悪影響を及ぼすことなく密着性が良好で
形状の安定した信頼性の高いバンプを形成でき、ひいて
はアセンブリの時にバンプ形成、ワイヤレスボンディン
グという一連の工程を行なうことが可能で、半導体装置
の製造のための汎用性が著しく向上できる等顕著な効果
を有する。
た半導体素子のAl電極に簡単な工程で、かつ該素子の基
板やAl電極への悪影響を及ぼすことなく密着性が良好で
形状の安定した信頼性の高いバンプを形成でき、ひいて
はアセンブリの時にバンプ形成、ワイヤレスボンディン
グという一連の工程を行なうことが可能で、半導体装置
の製造のための汎用性が著しく向上できる等顕著な効果
を有する。
さらに、本発明によれば形状の安定した信頼性の高い
バンプを有する半導体素子を提供することができる。
バンプを有する半導体素子を提供することができる。
第１図（Ａ）〜（Ｆ）は本発明の実施例におけるバンプ
の形成工程を示す断面図、第２図は実施例により形成さ
れたバンプを構成するニッケル膜間に存在するPdを含む
層付近のオージョ電子分光法による分析結果を示す特性
図、第３図（Ａ）〜（Ｄ）は従来のバンプの形成工程を
示す断面図、第４図（Ａ）〜（Ｃ）は本出願人が既に提
案したバンプの形成工程を示す断面図である。 11……シリコン基板、12……Al電極、13バッシベーショ
ン膜、141〜144……パラジウムを含む層、151〜154……
ニッケル膜（バンプ材料）、16……バンプ。
の形成工程を示す断面図、第２図は実施例により形成さ
れたバンプを構成するニッケル膜間に存在するPdを含む
層付近のオージョ電子分光法による分析結果を示す特性
図、第３図（Ａ）〜（Ｄ）は従来のバンプの形成工程を
示す断面図、第４図（Ａ）〜（Ｃ）は本出願人が既に提
案したバンプの形成工程を示す断面図である。 11……シリコン基板、12……Al電極、13バッシベーショ
ン膜、141〜144……パラジウムを含む層、151〜154……
ニッケル膜（バンプ材料）、16……バンプ。
Claims (5)
- 【請求項１】半導体素子のパッシベーション膜の開口部
から露出されたアルミニウム電極上およびその周囲のパ
ッシベーション膜上に設けられたバンプにおいて、パラ
ジウムを含む層と無電解めっきにより析出されたバンプ
材料層とがこの順序でそれぞれ少なくとも２種以上等方
的に積層された柱状をなすことを特徴とするバンプ。 - 【請求項２】前記バンプ材料は、ニッケル又はニッケル
を主成分とする材料からなることを特徴とする特許請求
の範囲第１項記載のバンプ。 - 【請求項３】半導体素子のパッシベーション膜の開口部
から露出されたアルミニウム電極上およびその周囲のパ
ッシベーション膜上に無電解めっき法によりバンプを形
成する方法において、前記半導体素子をパラジウム溶液
に浸漬して前記パッシベーション膜の開口部から露出す
る電極表面をパラジウムで活性化する工程と無電解めっ
きによりバンプ材料を等方的析出する工程とを交互に少
なくとも２回以上行なうことを特徴とするバンプの形成
方法。 - 【請求項４】前記バンプ材料は、ニッケル又はニッケル
を主成分とする材料からなることを特徴とする特許請求
の範囲第３項記載のバンプの形成方法。 - 【請求項５】トランジスタが形成されたシリコン基板
と、 前記基板上に形成されたアルミニウム電極と、 前記シリコン基板上に形成され、前記電極に対応する一
部が開口されたパッシベーション膜と、 前記パッシベーション膜の開口部から露出する前記アル
ミニウム電極上およびその周囲のパッシベーション膜上
に設けられ、パラジウムを含む層と無電解めっきにより
析出されたバンプ材料層とがこの順序でそれぞれ少なく
とも２層以上等方的に積層された柱状をなすバンプと を具備したことを特徴とする半導体素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239817A JP2633580B2 (ja) | 1987-09-24 | 1987-09-24 | バンプ、バンプの形成方法および半導体素子 |
| EP88115732A EP0308971B1 (en) | 1987-09-24 | 1988-09-23 | Bump and method of manufacturing the same |
| DE88115732T DE3885834T2 (de) | 1987-09-24 | 1988-09-23 | Lötstelle und Verfahren zu ihrer Bewerkstelligung. |
| US07/248,101 US4970571A (en) | 1987-09-24 | 1988-09-23 | Bump and method of manufacturing the same |
| KR1019880012331A KR910006949B1 (ko) | 1987-09-24 | 1988-09-23 | 범프 및 그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239817A JP2633580B2 (ja) | 1987-09-24 | 1987-09-24 | バンプ、バンプの形成方法および半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481344A JPS6481344A (en) | 1989-03-27 |
| JP2633580B2 true JP2633580B2 (ja) | 1997-07-23 |
Family
ID=17050288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239817A Expired - Fee Related JP2633580B2 (ja) | 1987-09-24 | 1987-09-24 | バンプ、バンプの形成方法および半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633580B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455195A (en) * | 1994-05-06 | 1995-10-03 | Texas Instruments Incorporated | Method for obtaining metallurgical stability in integrated circuit conductive bonds |
| US7390732B1 (en) | 1997-07-15 | 2008-06-24 | Hitachi, Ltd. | Method for producing a semiconductor device with pyramidal bump electrodes bonded onto pad electrodes arranged on a semiconductor chip |
| US6028011A (en) * | 1997-10-13 | 2000-02-22 | Matsushita Electric Industrial Co., Ltd. | Method of forming electric pad of semiconductor device and method of forming solder bump |
| JP6326723B2 (ja) * | 2012-08-24 | 2018-05-23 | Tdk株式会社 | 端子構造及び半導体素子 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5790963A (en) * | 1980-11-27 | 1982-06-05 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS6041235A (ja) * | 1983-08-15 | 1985-03-04 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1987
- 1987-09-24 JP JP62239817A patent/JP2633580B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481344A (en) | 1989-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970571A (en) | Bump and method of manufacturing the same | |
| US4906341A (en) | Method of manufacturing semiconductor device and apparatus therefor | |
| US6028011A (en) | Method of forming electric pad of semiconductor device and method of forming solder bump | |
| KR100323657B1 (ko) | 소울더범프를형성시키는방법 | |
| EP0382080A2 (en) | Bump structure for reflow bonding of IC devices | |
| JP3949505B2 (ja) | 接続端子及びその製造方法並びに半導体装置及びその製造方法 | |
| JP3971500B2 (ja) | 半導体素子実装用配線基板の製造方法 | |
| US5527734A (en) | Method of manufacturing a semiconductor device by forming pyramid shaped bumps using a stabilizer | |
| JP3156417B2 (ja) | 半導体素子の電極形成方法 | |
| US3747202A (en) | Method of making beam leads on substrates | |
| JP2633580B2 (ja) | バンプ、バンプの形成方法および半導体素子 | |
| JPS63305532A (ja) | バンプの形成方法 | |
| JP2784122B2 (ja) | 半導体装置の製法 | |
| US4855251A (en) | Method of manufacturing electronic parts including transfer of bumps of larger particle sizes | |
| JP2000038682A (ja) | ニッケルめっき方法及び半導体装置 | |
| JP3274381B2 (ja) | 半導体装置の突起電極形成方法 | |
| JPH07183304A (ja) | 半導体装置の製造方法 | |
| JP2839513B2 (ja) | バンプの形成方法 | |
| JPH08130227A (ja) | 半導体チップ、半導体チップの端子の形成方法及び半導体チップの接合方法 | |
| JPH09148331A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0969524A (ja) | アルミニウム電極上へのニッケルめっき法 | |
| JPH03177048A (ja) | 半導体装置及びその製造方法 | |
| JP2003158145A (ja) | バンプの形成方法、フリップチップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器 | |
| JP3297717B2 (ja) | 半導体装置の電極形成方法 | |
| JPH04368129A (ja) | バンプの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |