KR20010021855A - 반도체 디바이스, 그 실장 구조체 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 211
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 95
- 238000000034 method Methods 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 239000000853 adhesive Substances 0.000 claims description 13
- 238000005304 joining Methods 0.000 claims description 12
- 230000001070 adhesive effect Effects 0.000 claims description 10
- 239000011368 organic material Substances 0.000 claims description 9
- 229910000679 solder Inorganic materials 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 2
- 230000006835 compression Effects 0.000 claims 1
- 238000007906 compression Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 33
- 229910052710 silicon Inorganic materials 0.000 description 33
- 239000010703 silicon Substances 0.000 description 33
- 238000007747 plating Methods 0.000 description 19
- 239000002585 base Substances 0.000 description 17
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 15
- 238000005530 etching Methods 0.000 description 11
- 239000011651 chromium Substances 0.000 description 9
- 239000010931 gold Substances 0.000 description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 229910001020 Au alloy Inorganic materials 0.000 description 3
- 229910001128 Sn alloy Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- VSCWAEJMTAWNJL-UHFFFAOYSA-K aluminium trichloride Chemical compound Cl[Al](Cl)Cl VSCWAEJMTAWNJL-UHFFFAOYSA-K 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000011295 pitch Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000005406 washing Methods 0.000 description 3
- 239000000155 melt Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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Abstract
기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 용이하고, 또한 저비용으로 가능해진 반도체 디바이스 및 그 실장 구조체 및 그 제조 방법을 제공하기 위해, 본 발명은 각추 형상의 돌기 전극을, 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 것을 특징으로 한다.
Description
마이크로 컴퓨터 등의 반도체 소자에 있어서는, 집적 회로의 다기능화, 고밀도화가 점점더 증대하고, 외부 회로와의 접속을 행하는 단자의 수가 급속히 증대하고, 또한 복잡하게 이루어져 오고 있다. 그 때문에 반도체 칩의 주변에 설치한 와이어 본딩을 접속하여 외부 회로와의 접속을 행하는 와이어 본딩 방식은, 이미 한계에 도달하고 있다. 또한, 와이어 본딩 방식은, 내부 영역의 배선을 주변부의 본딩 패드까지 인출하므로 배선 길이가 길어지고, 신호 전달 속도가 지연되는 결점이 있기 때문에, 고속 동작이 요구되는 논리 LSI의 실장 방식으로는 부적합하다. 이러한 이유로부터 내부 접속 영역을 삭감할지가 열쇠가 되고, 이 점, 접속 영역을 칩 상에 한정할 수 있는 플립 칩 접속이 유력한 접속 기술로서 주목받고 있다. 플립 칩 방식은, 칩의 주변뿐만 아니라, 내부 영역에도 단자를 설치할 수 있으므로, 칩의 다핀화를 촉진할 수 있는 이점이 있다. 또한, 플립 칩 방식은 와이어 본딩 방식에 비교하여 칩 상의 배선 길이를 짧게 할 수 있으므로, 논리 LSI의 고속화를 촉진할 수 있는 이점이 있다.
그래서, 종래의 플립 칩 방식으로 칩 상에 돌기 전극을 형성하는 방법으로는, 특개평6-268201호 공보에 기재되어 있는 방법이 알려져 있다.
상기 종래의 플립 칩 방식으로 칩 상에 돌기 전극을 형성하는 방법은, 반도체 칩에 추출한 상태에서 호토리소 공정, 다층 금속막의 성막 공정, 또한 땜납을 용융시키기 위한 열처리 공정 등, 칩 자체가 가혹한 조건하에 노출되어 버리게 된다. 또한, 공정 완료까지의 시간이 길고, 이것으로는, 추출한 상태에서 당초 양품 칩이던 것이 그 가혹한 조건에서 불량이 되거나, 작업 에러에 의해 수율이 저하하는 과제가 있다. 또한, 그와 같은 공정을 행하기 위해는, 장치상, 작업성, 경제성등의 이유에 따라 비용이 비싸진다는 과제를 갖고 있었다. 즉, 웨이퍼로부터 추출한 반도체 칩 상에 돌기 전극을 형성하는 방법에 있어서, 종래 기술에서는, 양품의 반도체 칩을 가혹한 조건으로 몇회나 행하는 공정이 실시되고, 또한 공정의 완료가 오래 걸리고, 제조 공정이 복잡해진다는 과제가 있다. 이에 따라, 수율이 저하해 버린다. 또한, 종래 기술에 의한 형성 방법으로 땜납 용융하여 형성한 경우는, 그 높이 변동이 커서 기판과의 접속시에 도통 불량이 된다는 큰 과제를 갖고 있었다.
본 발명의 목적은, 상기 과제를 해결하도록, 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 가능하게 한 반도체 디바이스 및 그 실장 구조체를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 용이하고, 또한 저비용으로 가능하게 한 반도체 디바이스 및 그 실장 구조체를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 제조 공정을 간략화하여, 신규의 돌기 전극을 반도체 칩의 패드 전극에 접합하여, 저비용의 반도체 디바이스를 제조할 수 있도록 한 반도체 디바이스의 제조 방법을 제공하는 것에 있다.
본 발명은 반도체 칩의 실장 기술, 특히 반도체 칩 상에 고밀도로 돌기 전극인 각추 형상을 형성하여 기판에 실장할 수 있도록 한 반도체 디바이스 및 그 실장 구조체 및 그 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 반도체 디바이스의 제1 실시 형태를 나타내는 단면도.
도 2는 본 발명에 따른 반도체 디바이스의 제1 실시 형태를 기판에 실장하는 일실시 형태를 나타내는 단면도.
도 3은 본 발명에 따른 반도체 디바이스의 제1 실시 형태를 기판에 실장하는 다른 일실시 형태를 나타내는 단면도.
도 4는 본 발명에 따른 반도체 디바이스의 제2 실시 형태를 나타내는 단면도.
도 5는 본 발명에 따른 반도체 디바이스의 제2 실시 형태를 기판에 실장하는 일실시 형태를 나타내는 단면도.
도 6은 본 발명에 따른 반도체 디바이스의 제2 실시 형태를 기판에 실장하는 다른 일실시 형태를 나타내는 단면도.
도 7은 본 발명에 따른 반도체 디바이스의 제1 실시 형태를 제조하기 위한 제1 실시예를 나타내는 공정 플로우를 나타낸 도면.
도 8은 본 발명에 따른 반도체 디바이스의 제2 실시 형태를 제조하기 위한 제2 실시예를 나타내는 공정 플로우를 도시한 도면.
도 9는 본 발명에 따른 반도체 디바이스의, 제2 실시 형태를 제조하기 위한 제3 실시예를 나타내는 공정 플로우를 나타낸 도면.
상기 목적을 달성하기 위해, 본 발명은 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 것을 특징으로 하는 반도체 디바이스이다.
또한, 본 발명은 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 것을 특징으로 하는 반도체 디바이스이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열 압착에 따라 접합하여 구성한 것을 특징으로 하는 반도체 디바이스이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 것을 특징으로 하는 반도체 디바이스이다.
또한, 본 발명은, 상기 반도체 디바이스에 있어서, 상기 각 돌기 전극의 모재를 경질의 Ni로 구성한 것을 특징으로 한다.
또한, 본 발명은, 상기 반도체 디바이스에 있어서, 상기 각 돌기 전극의 모재가 연질의 Cu로 구성한 것을 특징으로 한다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로써 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로써 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 복수의 사각추 등의 각추 형상의 돌기 전극의 각각을 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로써 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체이다.
또한, 본 발명은, 상기 반도체 디바이스의 실장 구조체에 있어서, 상기 반도체 디바이스에 있어서의 각 돌기 전극의 모재는, 경질의 Ni인 것을 특징으로 한다.
또한, 본 발명은, 상기 반도체 디바이스의 실장 구조체에 있어서, 상기 반도체 디바이스에 있어서의 각 돌기 전극의 모재는, 연질의 Cu 인 것을 특징으로 한다.
또한, 본 발명은, 특정한 결정 배향면을 갖는 기재 상에 반도체 칩 상에 배열된 복수의 패드 전극에 대응시켜 사각추 등의 각추 형상의 구멍을 포토리소 엣칭에 의해 형성하는 각추 형상의 구멍 형성 공정과, 상기 각추 형상의 구멍 형성 공정에서 형성된 각 각추 형상의 구멍에 따른 유기 재료로 이루어지는 패턴을 상기 기재 상에 형성하는 패턴 형성 공정과, 상기 각추 형상의 구멍 형성 공정에서 형성된 각 각추 형상의 구멍 내 및 상기 패턴 형성 공정에서 형성된 각 패턴 내에 도전재를 충전하여 상기 유기 재료로 이루어지는 패턴을 제거하여 각추 형상의 돌기 전극을 형성하는 도전재 충전 공정과, 상기 도전재 충전 공정에서 형성된 각 각추 형상의 돌기 전극과 반도체 칩 상에 배열된 각 패드 전극을 접합하는 접합 공정과, 상기 접합 공정에서 반도체 칩 상에 배열된 각 패드 전극에 접합된 각 각추 형상의 돌기 전극을 상기 기재로부터 분리하는 분리 공정을 갖는 것을 특징으로 하는 반도체 디바이스의 제조 방법이다.
또한, 본 발명은, 반도체 칩 상에 형성하는 돌기 전극을, 사각추 등의 각추 형상을 갖는 것이다. 이것은, 반도체 칩 상의 패드 전극과 반전한 패턴을 별도의 특정한 결정 배향면을 갖는 기재 상에 형성 후, 반도체 칩 상의 패드 전극에 전사함으로써 외부와의 전기적인 접속을 취하기 위한 사각추 등의 각추 형상을 갖는 돌기 전극을 형성한다. 이에 따라, 양품의 반도체 칩을 가혹한 조건에 노출되지 않고 제조 공정을 간략화할 수 있어, 저비용을 도모할 수 있다.
또한, 본 발명은, 특정한 결정 배향면을 갖는 기재로서, <100> 면의 결정 배향을 갖는 실리콘 기판인 것을 특징으로 한다.
이상 설명된 바와 같이, 상기 구성에 따라, 높이의 변동을 없애어 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 가능하게 하는 반도체 디바이스를 얻는 것이 가능해진다.
또한, 상기 구성에 의해, 높이의 변동을 없애어 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 용이하게, 또한 저비용으로 가능하게 한 반도체 디바이스의 실장 구조체를 실현하는 것이 가능해진다.
또한, 상기 구성에 의해, 제조 공정을 간략화하여, 신규의 돌기 전극을 반도체 칩의 패드 전극에 접합하여, 저비용의 반도체 디바이스를 제조할 수 있다.
본 발명에 따른 실시 형태에 대해, 첨부의 도면에 따라 이것을 설명한다.
우선, 프린트 기판 등의 기판에 고정밀도 실장이 가능해진 반도체 디바이스의 제1 실시 형태(1a)에 대해 도 1 ∼ 도 3을 이용하여 설명한다. 도 1은 프린트 기판 등의 기판에 고정밀도 실장이 가능해진 반도체 디바이스의 제1 실시 형태를 나타내는 단면도이다. 참조 번호(1a)는 반도체 디바이스의 제1 실시 형태를 나타낸다. 참조 번호(2)는 반도체 칩이다. 참조 번호(3)는 반도체 칩(2) 상에 다수 2차원으로 배열되어 형성된 패드 전극, 참조 번호(4)는 반도체 칩(2) 상에 패드 전극(3)을 노출시켜 피복된 보호막을 나타낸다. 참조 번호(5)는 상기 반도체 칩(2)을 프린트 기판등의 기판(21)에 고정밀도 실장하기 위해, 패드 전극(3) 상에 형성된 돌기 전극을 나타낸다. 참조 번호(9)는 패드 전극(3)과 돌기 전극(5)을 도전 접속하기 위한 이방성 도전 시트이다. 돌기 전극(5)은 고밀도 실장(0.2㎜ 이하의 예를 들면 0.13㎜ 또는 0.1㎜, 또한 0.1㎜ 이하의 피치)에도 대응 가능하도록, 저면의 한 변이, 예를 들면 10∼60㎛로 선단을 뾰족하게 한 사각추 등의 각추 형상을 지니고, 모체가 경질의 Ni 등의 도금막(6)으로, 패드 전극(3)에 대향하는 표면에 금등의 도금막(7)을 형성하고, 기판(21)에 형성된 단자(22)와 접속되는 표면에 금등의 도금막(8)을 형성하고 있다. 당연히, 사각추 등의 각추 형상으로서, 저면의 일변을 60㎛ 이상으로 형성하는 것은 가능하다. 이 돌기 전극(5)은 후술된 바와 같이, 고밀도로, 또한 치수(특히 높이)의 변동도 없이, 제조하는 것이 가능하다. 그리고, 돌기 전극(5)은 반도체 칩(2) 상에 형성된 패드 전극(3)과 이방성 도전 시트(9)를 끼워 200℃∼300℃ 정도의 열압착에 의해 금속끼리 접합되어 접속된다. 또, 사각추 형상의 돌기 전극(5)은, 형재(型材)에 대해 포토리소그래피에 의해 패턴화되어 형성되므로, 위치 및 크기가 고정밀도로 정해지고, 그 결과 반도체 칩(2) 상에 형성된 패드 전극(3)에 대응하여, 고밀도로, 또한 치수(특히 높이)의 변동도 없이, 배설되게 된다.
반도체 디바이스(1a)를 구성하는 돌기 전극(5)이 실장되는 프린트 기판 등의 기판(21) 상에 형성된 단자(22)는, 배선(23)과 접속된다. 그리고, 이 배선(23)은, 기판 내를 연장시켜 다른 반도체 디바이스나 다른 회로와 접속되게 된다. 또한, 기판(21) 상에 형성된 단자(22)는, 배선과 동일한 저저항의 Cr 등의 재료로 형성된다. 또, Cr 등의 재료의 표면에, 산화되기 어려운 Ni 등 도금막이나, 또한 Au 등의 도금막을 형성해도 된다.
반도체 디바이스(1a)를 구성하는 돌기 전극(5)과 기판(21) 상에 형성된 단자(22)는, 도 2에 도시된 바와 같이 열압착에 의해 접합되거나, 또는 납땜에 의해 접합되거나 하여 실장된다. 또한, 도 3에 도시된 바와 같이, 기판(21)의 표면과 반도체 디바이스(1a)의 이방성 도전 시트(9) 사이에는, 접착제 또는 접착 시트(25)에 의해 접착되고, 반도체 디바이스(1a)는 돌기 전극(5)과 단자(22) 사이에서 도전 접합된 상태에서, 기판(21) 상에 강고하게 실장되게 된다.
이어서, 프린트 기판 등의 기판에 고정밀도 실장이 가능해진 반도체 디바이스의 제2 실시 형태(1b, 1c)에 대해 도 4 ∼도 6을 이용하여 설명한다. 도 4는, 프린트 기판등의 기판에 고정밀도 실장이 가능하게 된 반도체 디바이스의 제2 실시 형태를 나타내는 단면도이다. 참조 번호(1b, 1c)는, 반도체 디바이스의 제2 실시 형태를 나타낸다. 도 4에 도시된 반도체 디바이스의 제2 실시 형태(1b, 1c)에서, 도 1에 도시된 반도체 디바이스의 제1 실시 형태(1a)와의 상위점은, 돌기 전극(5)과 반도체 칩(2) 상에 형성된 패드 전극(3)과의 접합의 방법에 있다. 반도체 디바이스의 제1 실시 형태(1a)에서는, 돌기 전극(5)과 패드 전극(3)을 이방성 도전 시트(9)를 끼워 열압착에 의해 접합했지만, 반도체 디바이스의 제2 실시 형태(1b, 1c)에서는, 돌기 전극(5)과 패드 전극(3)을 열압착하여 금과 주석과의 합금(10)에 의해 금속 결합하는 것이다. 이 제2 실시 형태(1b, 1c)에서도, 제1 실시 형태(1a)와 마찬가지로, 사각추 등의 각추 형상의 돌기 전극(5)은, 반도체 칩(2) 상에 형성된 패드 전극(3)에 대응하여, 고밀도로, 또한 치수(특히 높이)의 변동도 없이, 배설되게 된다.
도 4에 도시된 바와 같이 구성된 반도체 디바이스(1b, 1c)를 프린트 기판 등의 기판(21)에 실장하는 방법은, 도 2 및 도 3에 도시된 바와 같이, 도 5 및 도 6에 도시한다. 반도체 디바이스(1a)를 구성하는 돌기 전극(5)과 기판(21) 상에 형성된 단자(22)는, 도 5에 도시된 바와 같이 열압착에 의해 접합되거나, 또는 납땜에 의해 접합되거나 하여 실장된다. 또한, 도 6에 도시된 바와 같이, 기판(21)의 표면과 반도체 디바이스(1a)의 패드 전극(3) 및 보호막(4) 사이에는, 접착제 또는 접착 시트(25)에 의해 접착되고, 반도체 디바이스(1a)는, 돌기 전극(5)과 단자(22) 사이에서 도전 접합된 상태에서, 기판(21) 상에 강고하게 실장되게 된다.
이상 설명된 바와 같이, 상기 제1 및 제2 실시 형태에 따르면, 반도체 칩(2)에 형성된 다수의 패드 전극(3)과 기판(21) 상에 형성된 다수의 단자(22) 사이를 다수의 땜납볼로 접합하는데 비해, 다수의 땜납볼을 공급하여 나열하는 치구(治具)는 불필요해짐과 함께, 다수의 땜납볼의 직경의 변동에 따라 접합이 불충분한 곳도 없고, 반도체 칩(2)에 형성된 다수의 패드 전극(3)과 기판(21) 상에 형성된 다수의 단자(22) 사이에서, 모두에 걸쳐 균일하고, 고밀도의 실장을 행할 수 있다. 즉, 상기 제1 및 제2 실시 형태에 따르면, 높이의 변동도 없고, 다수의 접점을 고밀도로, 즉 0.2㎜ 이하의 예를 들면 0.13㎜ 또는 0.1㎜, 또한 0.1㎜ 이하의 피치에도 대응할 수 있도록, 배치할 수 있는 고정밀도 실장, 즉 고밀도 실장이, 치구 등을 이용하지 않고, 저비용으로 실현할 수 있다.
이어서, 선단을 뾰족하게 한 사각추 등의 각추 형상을 갖는 돌기 전극(5)을 형성하고, 이 돌기 전극(5)을 반도체 칩(2)에 형성된 패드 전극(3) 상에 접합하여 반도체 디바이스를 제조하는 제조 방법에 대해, 도 7, 도 8, 도 9를 이용하여 설명한다.
도 7에 도시하는 제1 실시예에 대해 설명한다.
우선, 사각추 등의 각추 형상을 형성하는 방법에 대해 설명한다. 즉, 우선 <100>면의 결정 배향을 갖는 실리콘 기재(32)의 양면에 열산화에 의해 이산화실리콘막(31)을 0.5㎛ 정도 형성하여, 이산화실리콘 산화막(31)을 표면에 실시된 특정한 결정 배향면을 갖는 실리콘 웨이퍼 기판을 얻는다. 이어서, 도 7의 (a)에 도시된 바와 같이, 실리콘 기판에 대해, 열산화막(31)을 포트리소 에칭에 의해 반도체 칩(2)의 패드 전극(3)과 반전한 패턴으로 가공한다. 이어서, 도 7의 (b)에 도시된 바와 같이, 실리콘 기판 상의 열산화막(31)을 마스크로하여 실리콘 기판을 알칼리성의 에칭액을 이용하여 이방성 에칭하고, <111> 면에 둘러싸인 사각추의 에칭 홀(사각추 형상 : 36)을 실리콘 기판 상에 형성한다. 즉, 실리콘 기판 상에는, 이방성 에칭에 의해, <111> 면에 둘러싸인 사각추의 에칭 홀(사각추 형상 : 36)이 형성된다. 이어서, 상기 실리콘 기판의 열산화막을 제거하고, 새롭게 실리콘 기판의 <111> 면을, 웨트 산소중에서의 열산화에 의해, 이산화실리콘막을, 0.5㎛ 정도 형성한다. 그리고, 도 7의 (c)에 도시된 바와 같이, 실리콘 기판면에, 도금 급전막(Cr 막 : 35), 및 도금 급전막(Ni 막 : 34)으로 이루어지는 다층 금속막을 형성하고, 또한 사각추를 갖는 오목형 패턴의 선단부 금속이 되는 도금막을 형성하기 위한 유기 재료로 이루어지는 패턴(33)을 형성한다. 이어서, 도 7의 (d)에 도시된 바와 같이, 유기 재료로 이루어지는 패턴(33)의 개구부에 전기 도금에 의해 경질의 Ni 또는, 연질의 Cu 등의 도금막(6)을 충전 형성한다. 계속하여, 상기 각 공정을 끝낸 기판을 세정, 건조 후, 경질의 Ni 등의 도금막(6)에만 산화 방지, 및 접속 확보를 하기 위해, 도 7의 (e)에 도시된 바와 같이, 금도금막(7)을 실시한다. 그 후, 도 7의 (f)에 도시된 바와 같이, 레지스트 박리액을 이용하여 유기 재료로 이루어지는 패턴(33)을 박리한다. 이상으로부터, 실리콘 기재면 상에 사각추 형상을 갖는 돌기 전극(5)을 고정밀도로 제조할 수 있었다.
이어서, 반도체 칩(2)의 패드 전극(3)과 실리콘 웨이퍼 기재면에 형성된 사각추 등의 각추 형상의 돌기 전극(5)을 접속하는 방법에 대해 설명한다. 즉, 도 7의 (g)에 도시된 바와 같이, 양품의 반도체 칩(2) 상에 배열된 다수의 패드 전극(3)과 실리콘 웨이퍼 기재면에 형성된 다수의 사각추 형상의 돌기 전극(5)을 이방성 도전 시트(9)를 통해 전극끼리 정렬한 후, 열압착하여 양자의 전극을 이방성 도전 시트(9)에 존재하는 도전 입자를 끼우도록 접합하여 접속한다. 이어서, 사각추를 갖는 오목형 패턴을 형성한 실리콘 기재면에 도금 급전막인 다층 금속막(35, 34) 중 실리콘 기재면에 접하는 최하층막의 크롬막(35)을, 다른 금속을 침범하지 않은 선택성이 있는 에칭액에 의해 용해 제거시키고, 또는 참조 번호(34) 중 실리콘 기재면에 접하는 열산화막(31)을 다른 금속막을 침범하지 않은 선택성이 있는 에칭액에 의해 용해 제거시키고, 이어서 크롬, Cu 막을 에칭하고, 도 7의 (h)에 도시된 바와 같이, 실리콘 기재면으로부터 사각추 등의 각추 형상의 돌기 전극(5)을 반도체 칩으로 분리 전사한다. 계속하여, 세정 후, 분리된 사각추 등의 각추 형상의 돌기 전극(볼록 패턴 : 5)의 표면에 외부와의 양호한 전기적인 접속을 취하기 위해, 도 7의 (i)에 도시된 바와 같이, 금도금막(8)을 형성한다. 또, 크롬 에칭액, 열산화막 에칭액 조성, 조건을 하기에 나타낸다.
크롬막 에칭액 조성 및 조건
염화알루미늄(6) 결정수 ······ 250g/리터
염 산 ······ 300m 리터/리터
물 ····· 1리터로 하는 량
조건 액온도 : 50℃
시간 : 모든 크롬이 용해하는 시간
열산화막 에칭액 조성 및 조건
50%-불산 ······ 1
40%-불화 암모늄 ······7 체적비
조건 액온도 : 실온
시간 : 모든 열산화막이 용해하는 시간
이상과 같이, 양품의 반도체 칩(2) 상에 다수 배열된 각 패드 전극(3) 상에 신규의 사각추 등의 각추 형상을 갖는 외부와의 접속을 취하기 위한 돌기 전극(5)이 고정밀도로 형성될 수 있었다. 이에 따라, 반도체 칩(2)에 대한 다수의 접점을 배치할 수 있는 고정밀도 실장을, 높이 변동도 없이 고정밀도로, 또한 용이하게 실행할 수 있어, 저비용화가 가능해졌다. 즉, 제1 실시예에 나타내는 제조 방법에 따라, 매우 고정밀도 실장, 즉 고밀도 실장이 가능해졌다. 또한, 다수의 각추 형상의 돌기 전극(5)의 각각을 반도체 칩(2) 상의 각 패드 전극(3)으로 분리 전사한 후, 실리콘등의 기재(32)에 형성된 사각추 등의 각추 형상의 구멍(36)을 부수는 일이 없으므로, 실리콘등의 기재(32)를 반복하여 몇회라도 사용 가능해져, 저비용화를 도모할 수 있다.
이어서 도 8에 도시된 제2 실시예에 대해 설명한다.
도 8에 도시된 제2 실시예에 있어서의 도 8의 (a)∼(d)까지 나타내는 제조 공정은, 도 7에 도시된 제1 실시예에 있어서의 도 7의 (a)∼(d)까지 나타내는 제조 공정과 마찬가지다. 그리고, Ni 도금막(6)을 충전한 후, 기판을 세정하고, 그 후 도 8의 (e)에 도시된 바와 같이, Ni 도금막(6)에만 Sn 도금막(11)을 실시한다. 그 후, 도 8의 (f)에 도시된 바와 같이, 레지스트 박리액을 이용하여 유기 재료로 이루어지는 패턴(33)을 박리한다. 이상으로부터, 실리콘 기재면 상에 사각추 등의 각추 형상을 갖는 돌기 전극(5)을 고정밀도로 제조할 수 있다.
이어서, 반도체 칩(2)의 패드 전극(3)과 실리콘 웨이퍼 기재면에 형성된 사각추 등의 각추 형상의 돌기 전극(5)을 접속하는 방법에 대해 설명한다. 즉, 도 8의 (g)에 도시된 바와 같이, 반도체 칩측의 컨택트 홀(반도체 칩(2)의 패드 전극(3) 상)에 와이어 본딩법을 이용하여 미리 금의 스탠드 범프(12)를 형성한다. 이어서, 도 8의 (h)에 도시된 바와 같이, 양품의 반도체 칩(2)의 다수의 패드 전극(3)과 실리콘 기재면에 형성된 다수의 사각추 등의 각추 형상의 돌기 전극(5)을, 전극끼리 정렬한 후, 열압착함으로써, 온도를 230℃ 이상으로 하면 주석 도금막(11)은 용융하여 금의 스탠드 범프(12)와 반응함으로써 금의 스탠드 범프(12)와 주석 도금막(11)과의 합금을 형성하여 금속 결합하고, 접합된다. 그 후, 제1 실시예와 같이 사각추 등의 각추 형상을 갖는 오목형 패턴을 형성한 실리콘 기재면에 도금 급전막인 다층 금속막(35, 34) 중 실리콘 기재면에 접하는 최하층막의 크롬막(35)을, 다른 금속을 침범하지 않은 선택성이 있는 에칭액에 의해 용해 제거시키고, 실리콘 기재면으로부터 사각추 형상의 돌기 전극(5)을 반도체 칩으로 분리 전사한다. 계속하여, 세정 후, 분리된 각추 형상의 돌기 전극(볼록 패턴 : 5)의 표면에 외부와의 양호한 전기적인 접속을 취하기 때문에, 도 8의 (i)에 도시된 바와 같이, 금도금막(8)을 형성한다.
여기서는, 금과 주석과의 합금을 형성하여 접합한 것으로 설명했지만 이것에 한한 것이 아니라, 고온 땜납 등의 접속 방법도 있을 수 있다.
이상과 같이 함으로써, 양품의 반도체 칩 상에 신규의 각추 형상을 갖는 외부와의 접속을 취하기 위한 돌기 전극(5)이 형성되었다. 이와 같이 반도체 디바이스(1b)를 제조함으로써, 반도체 칩(2)에 대한 다수의 접점을 배치할 수 있는 고정밀도 실장을, 높이 변동도 없이 고정밀도로, 더욱 용이하게 실현할 수 있어, 저코스트화가 가능해졌다. 즉, 제2 실시예에 나타내는 제조 방법이라도, 제1 실시예의 제조 방법과 마찬가지로, 매우 고정밀도 실장, 즉 고밀도 실장이 가능해졌다. 또한, 다수의 각추 형상의 돌기 전극(5)의 각각을 반도체 칩(2) 상의 각 패드 전극(3)으로 분리 전사한 후, 실리콘 등의 기재(32)에 형성된 사각추 등의 각추 형상의 구멍(36)을 무너뜨리지 않으므로, 실리콘 등의 기재(32)를 반복하여 몇회라도 사용 가능해져, 저비용화를 도모할 수 있다.
이어서 도 9에 도시된 제3 실시예에 대해 설명한다.
도 9에 도시된 제3 실시예에서의 도 9의 (a)∼(f)까지 나타내는 제조 공정은, 도 8에 도시된 제2 실시예에 있어서의 도 8의 (a)∼(f)까지 나타내는 제조 공정과 동일하다. 즉, 경질의 Ni 등의 도금막(6)을 충전한 후, 기판을 세정하고, 그 후 도 9의 (e)에 도시된 바와 같이, 경질의 Ni 등의 도금막(6)에만 Sn 도금막(11)을 실시한다. 그 후, 도 9의 (f)에 도시된 바와 같이 레지스트 박리액을 이용하여 유기 재료로 이루어지는 패턴(33)을 박리한다. 이상으로부터, 실시예 2와 마찬가지로 사각추 등의 각추 형상을 갖는 돌기 전극(5)을 형성한다. 사각추 등의 각추 형상을 갖는 돌기 전극(5)은 실리콘 기재면 상에 고정밀도로 제조할 수 있다.
이어서, 반도체 칩(2)의 패드 전극(3)과 실리콘 웨이퍼 기재면에 형성된 사각추 형상의 돌기 전극(5)을 접속하는 방법에 대해 설명한다. 즉, 반도체 칩측의 컨택트 홀(반도체 칩(2)의 패드 전극(3))의 표면은, 일반적으로 합금 알루미늄으로 되어 있다. 그래서, 도 9의 (g)에 도시된 바와 같이, 컨택트 홀(패드 전극(3))의 표면에, 도금 기술에 의해 무전해 니켈 도금막(13)을 실시한다. 이어서, 금도금막(14)을 실시한다. 즉, 반도체 칩(2)의 패드 전극(3)의 표면을, 니켈/금으로 이루어지는 표면에 개질해준다. 그 후, 도 9의 (h)에 도시된 바와 같이, 양품의 반도체 칩(2)의 다수의 패드 전극(3)과 실리콘 기재면에 형성된 다수의 사각추 등의 각추 형상의 돌기 전극(5)을, 전극끼리 정렬한 후, 열압착하고, 온도를 230℃ 이상으로 하면 주석 도금막(11)이 용융하고, 금도금막(14)과 반응하여 금과 주석과의 합금을 형성하여 금속 결합하고, 접합된다. 그 후, 제1 및 제2 실시예와 마찬가지로 사각추를 갖는 오목형 패턴을 형성한 실리콘 기재면에 도금 급전막인 다층 금속막(35, 34) 중 실리콘 기재면에 접하는 최하층막의 크롬막(35)을, 다른 금속을 침범하지 않은 선택성이 있는 에칭액에 의해 용해 제거시켜, 실리콘 기재면으로부터 각추 형상의 돌기 전극(5)을 반도체 칩으로 분리 전사한다. 계속하여, 세정 후, 분리된 각추 형상의 돌기 전극(볼록 패턴 : 5)의 표면에 외부와의 양호한 전기적인 접속을 취하기 위해, 도 9의 (i)에 도시된 바와 같이, 금도금막(8)을 형성한다.
여기서는, 금과 주석과의 합금을 형성하여 접합한 것으로 설명했지만 이것에 한한 것이 아니라, 고온 땜납 등의 접속 방법도 있을 수 있다.
이상과 같이 함으로써, 양품의 반도체 칩 상에 신규의 사각추 등의 각추 형상을 갖는 외부와의 접속을 취하기 위한 돌기 전극(5)이 형성되었다. 이와 같이 반도체 디바이스(1c)를 제조함으로써, 반도체 칩(2)에 대한 다수의 접점을 배치할 수 있는 고정밀도 실장을, 높이 변동도 없이 고정밀도로, 더욱 용이하게 실현할 수 있어, 저비용화가 가능해졌다. 즉, 제3 실시예에 나타내는 제조 방법이라도, 제1 및 제2 실시예의 제조 방법과 같이, 매우 고정밀도 실장, 즉 고밀도 실장이 가능해졌다.
또, 본 발명은 상기 실시예에 한하지 않고, 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극과 전기적으로 접속된 다른 접속부, 예를 들면 전극 피치를 다르게 하던 소위 재배선 금속부 상에 접합하는 것도, 동일한 기술 사상을 이용하여 생기는 것이다.
본 발명에 따르면, 높이의 변동을 없애어 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 가능하게 하는 반도체 디바이스를 얻는 것이 가능해지는 효과를 발휘한다. 또한, 본 발명에 따르면, 높이의 변동을 없애어 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 용이하게, 더욱 저비용으로 가능하게 한 반도체 디바이스의 실장 구조체를 실현하는 것이 가능해지는 효과를 발휘한다.
또한, 본 발명에 따르면, 제조 공정을 간략화하여, 신규의 돌기 전극을 반도체 칩의 패드 전극에 접합하여, 저비용의 반도체 디바이스를 제조할 수 있는 효과를 발휘한다. 즉, 외부와의 전기적인 접속을 취하기 위한 사각추 등의 각추 형상을 갖는 신규의 돌기 전극을, 반도체 칩 상에 배열된 고밀도의 패드 전극 상에 고정밀도로 접합하는 것이 가능해지고, 공정 단축을 도모할 수 있고, 양산성을 향상하는 것이 가능해진다. 특히 사각추 등의 각추 형상을 갖는 신규의 돌기 전극을, 반도체 칩 상에 배열된 고밀도의 패드 전극 상에 고정밀도로 접합하는 방법으로는, 양품의 반도체 칩을 가혹한 조건에 노출되지 않고, 제조 공정을 간략화하여 저비용으로 제조하는 것이 가능해진다.
이와 같이, 본 발명은 기판과의 접속시에 도통 불량을 발생시키지 않고, 고밀도 실장을 용이하고, 더욱 저비용으로 반도체 디바이스를 제공하는 데 적합하다.
Claims (22)
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 것을 특징으로 하는 반도체 디바이스.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 것을 특징으로 하는 반도체 디바이스.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극상에 열압착에 의해 접합하여 구성한 것을 특징으로 하는 반도체 디바이스.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 것을 특징으로 하는 반도체 디바이스.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극과 전기적으로 접속된 재배선 금속부 상에 접합하여 구성한 것을 특징으로 하는 반도체 디바이스.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 각 돌기 전극의 모재(母材)를, 경질의 Ni로 구성한 것을 특징으로 하는 반도체 디바이스.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 각 돌기 전극의 모재를, 연질의 Cu로 구성한 것을 특징으로 하는 반도체 디바이스.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극상에 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 땜납 접합하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 이방성 도전 필름을 통해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 복수의 각추 형상의 돌기 전극의 각각을, 반도체 칩 상에 배열된 각 패드 전극 상에 열압착에 의해 합금화하여 접합하여 구성한 반도체 디바이스에 대해, 상기 각 돌기 전극을 기판 상에 형성된 각 단자에 접합하고, 상기 반도체 디바이스와 기판 사이를 접착제로 접착하여 실장하는 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 제8항 내지 제19항 중 어느 한 항에 있어서,상기 반도체 디바이스에 있어서의 각 돌기 전극의 모재는, 경질의 Ni인 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 제8항 내지 제19항 중 어느 한 항에 있어서,상기 반도체 디바이스에 있어서의 각 돌기 전극의 모재는, 연질의 Cu 인 것을 특징으로 하는 반도체 디바이스의 실장 구조체.
- 특정한 결정 배향면을 갖는 기재 상에 반도체 칩 상에 배열된 복수의 패드 전극에 대응시켜 각추 형상의 구멍을 포토리소 에칭에 의해 형성하는 각추 형상의 구멍 형성 공정과,상기 각추 형상의 구멍 형성 공정에서 형성된 각 각추 형상의 구멍에 따른 유기 재료로 이루어지는 패턴을 상기 기재 상에 형성하는 패턴 형성 공정과,상기 각추 형상의 구멍 형성 공정에서 형성된 각 각추 형상의 구멍내 및 상기 패턴 형성 공정에서 형성된 각 패턴 내에 도전재를 충전하여 상기 유기 재료로 이루어지는 패턴을 제거하여 각추 형상의 돌기 전극을 형성하는 도전재 충전 공정과,상기 도전재 충전 공정에서 형성된 각 각추 형상의 돌기 전극과 반도체 칩 상에 배열된 각 패드 전극을 접합하는 접합 공정과,상기 접합 공정에서 반도체 칩 상에 배열된 각 패드 전극에 접합된 각 각추 형상의 돌기 전극을 상기 기재로부터 분리하는 분리 공정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1997-189660 | 1997-07-15 | ||
JP18966097 | 1997-07-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010021855A true KR20010021855A (ko) | 2001-03-15 |
KR100426914B1 KR100426914B1 (ko) | 2004-04-13 |
Family
ID=16245048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2000-7000419A KR100426914B1 (ko) | 1997-07-15 | 1998-07-15 | 반도체 디바이스 및 그 제조 방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7390732B1 (ko) |
EP (1) | EP1022775B1 (ko) |
KR (1) | KR100426914B1 (ko) |
CN (1) | CN1151547C (ko) |
WO (1) | WO1999004424A1 (ko) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005122238A1 (ja) | 2004-06-09 | 2005-12-22 | Renesas Technology Corp. | 半導体集積回路装置の製造方法 |
FR2879347A1 (fr) * | 2004-12-14 | 2006-06-16 | Commissariat Energie Atomique | Dispositif electronique a deux composants assembles et procede de fabrication d'un tel dispositif |
US8033016B2 (en) * | 2005-04-15 | 2011-10-11 | Panasonic Corporation | Method for manufacturing an electrode and electrode component mounted body |
US8154131B2 (en) | 2005-06-14 | 2012-04-10 | Cufer Asset Ltd. L.L.C. | Profiled contact |
JP4800007B2 (ja) | 2005-11-11 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法およびプローブカード |
KR100924559B1 (ko) * | 2008-03-07 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 패키지의 제조 방법 |
JP6057521B2 (ja) * | 2012-03-05 | 2017-01-11 | デクセリアルズ株式会社 | 異方性導電材料を用いた接続方法及び異方性導電接合体 |
US9215809B2 (en) * | 2012-08-10 | 2015-12-15 | Smartrac Technology Gmbh | Contact bumps methods of making contact bumps |
US10591788B2 (en) | 2017-07-10 | 2020-03-17 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Array substrate and liquid crystal display panel |
CN107153307B (zh) * | 2017-07-10 | 2020-08-04 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及液晶显示器 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57207362A (en) | 1981-06-16 | 1982-12-20 | Mitsubishi Electric Corp | Semiconductor device |
JP2633580B2 (ja) | 1987-09-24 | 1997-07-23 | 株式会社東芝 | バンプ、バンプの形成方法および半導体素子 |
JP3022565B2 (ja) * | 1988-09-13 | 2000-03-21 | 株式会社日立製作所 | 半導体装置 |
JP2532615B2 (ja) * | 1988-10-20 | 1996-09-11 | 松下電器産業株式会社 | バンプ形成方法 |
NL9002163A (nl) * | 1990-10-05 | 1992-05-06 | Philips Nv | Werkwijze voor de vervaardiging van een halfgeleiderinrichting. |
JPH04164342A (ja) | 1990-10-29 | 1992-06-10 | Matsushita Electric Ind Co Ltd | 高密度部品の実装方法 |
JPH04292803A (ja) | 1991-03-20 | 1992-10-16 | Hitachi Ltd | 異方導電性フィルム |
JP3077316B2 (ja) * | 1991-10-30 | 2000-08-14 | 富士電機株式会社 | 集積回路装置 |
JP2789910B2 (ja) * | 1992-01-28 | 1998-08-27 | カシオ計算機株式会社 | Icチップの接続構造およびその方法 |
JPH06268201A (ja) | 1993-03-16 | 1994-09-22 | Hitachi Ltd | Ccbバンプの形成方法 |
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US6271110B1 (en) * | 1994-01-20 | 2001-08-07 | Fujitsu Limited | Bump-forming method using two plates and electronic device |
US5643831A (en) * | 1994-01-20 | 1997-07-01 | Fujitsu Limited | Process for forming solder balls on a plate having apertures using solder paste and transferring the solder balls to semiconductor device |
JPH08148491A (ja) | 1994-11-16 | 1996-06-07 | Ricoh Co Ltd | 接続電極の作成方法 |
JPH08191072A (ja) * | 1995-01-11 | 1996-07-23 | Kokusai Electric Co Ltd | 薄膜回路素子の端子電極構造 |
JP3296400B2 (ja) * | 1995-02-01 | 2002-06-24 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置、その製造方法およびCu製リード |
JP2735038B2 (ja) | 1995-06-30 | 1998-04-02 | 日本電気株式会社 | バンプ形成方法 |
JPH09115913A (ja) | 1995-10-23 | 1997-05-02 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH09148378A (ja) * | 1995-11-20 | 1997-06-06 | Dainippon Printing Co Ltd | Icカード用icモジュールとその製造方法および当該icモジュールを使用したicカード |
JPH09172021A (ja) | 1995-12-19 | 1997-06-30 | Sony Corp | 半導体装置、半導体装置の製造方法及び実装方法 |
JP3349886B2 (ja) * | 1996-04-18 | 2002-11-25 | 松下電器産業株式会社 | 半導体素子の2段突起形状バンプの形成方法 |
JP3558449B2 (ja) * | 1996-06-10 | 2004-08-25 | 松下電器産業株式会社 | 電子部品構体 |
US5926694A (en) * | 1996-07-11 | 1999-07-20 | Pfu Limited | Semiconductor device and a manufacturing method thereof |
JP2933037B2 (ja) | 1996-12-03 | 1999-08-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5929521A (en) * | 1997-03-26 | 1999-07-27 | Micron Technology, Inc. | Projected contact structure for bumped semiconductor device and resulting articles and assemblies |
-
1998
- 1998-07-15 KR KR10-2000-7000419A patent/KR100426914B1/ko not_active IP Right Cessation
- 1998-07-15 EP EP98932531A patent/EP1022775B1/en not_active Expired - Lifetime
- 1998-07-15 CN CNB988072157A patent/CN1151547C/zh not_active Expired - Fee Related
- 1998-07-15 US US09/462,796 patent/US7390732B1/en not_active Expired - Fee Related
- 1998-07-15 WO PCT/JP1998/003177 patent/WO1999004424A1/ja active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR100426914B1 (ko) | 2004-04-13 |
EP1022775B1 (en) | 2011-08-31 |
CN1264494A (zh) | 2000-08-23 |
US7390732B1 (en) | 2008-06-24 |
EP1022775A4 (en) | 2005-05-11 |
WO1999004424A1 (en) | 1999-01-28 |
EP1022775A1 (en) | 2000-07-26 |
CN1151547C (zh) | 2004-05-26 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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