JP3296400B2 - 半導体装置、その製造方法およびＣｕ製リード - Google Patents
半導体装置、その製造方法およびＣｕ製リードInfo
- Publication number
- JP3296400B2 JP3296400B2 JP34640595A JP34640595A JP3296400B2 JP 3296400 B2 JP3296400 B2 JP 3296400B2 JP 34640595 A JP34640595 A JP 34640595A JP 34640595 A JP34640595 A JP 34640595A JP 3296400 B2 JP3296400 B2 JP 3296400B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- bump electrode
- plating layer
- semiconductor device
- joint
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000007747 plating Methods 0.000 claims description 73
- 239000002184 metal Substances 0.000 claims description 47
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 229910045601 alloy Inorganic materials 0.000 claims description 40
- 239000000956 alloy Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 34
- 230000004888 barrier function Effects 0.000 claims description 23
- 229910002056 binary alloy Inorganic materials 0.000 claims description 22
- 238000005304 joining Methods 0.000 claims description 18
- 229910002708 Au–Cu Inorganic materials 0.000 claims description 16
- 229910017755 Cu-Sn Inorganic materials 0.000 claims description 12
- 229910017927 Cu—Sn Inorganic materials 0.000 claims description 12
- 229910002058 ternary alloy Inorganic materials 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- 229910000905 alloy phase Inorganic materials 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 15
- 238000002161 passivation Methods 0.000 description 14
- 229910015363 Au—Sn Inorganic materials 0.000 description 10
- 238000004458 analytical method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000006023 eutectic alloy Substances 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910052718 tin Inorganic materials 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
- H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板とＡｕ製バ
ンプ電極とＣｕ製リードとを有する半導体装置、その製
造方法、およびＣｕ製リードに係り、とりわけＡｕ製バ
ンプ電極とＣｕ製リードとを堅固に接合することができ
る半導体装置、その製造方法、およびＣｕ製リードに関
する。
ンプ電極とＣｕ製リードとを有する半導体装置、その製
造方法、およびＣｕ製リードに係り、とりわけＡｕ製バ
ンプ電極とＣｕ製リードとを堅固に接合することができ
る半導体装置、その製造方法、およびＣｕ製リードに関
する。
【０００２】
【従来の技術】従来、ＴＡＢ(Tape Automated Bonding)
技術により実装される半導体基板は、通常電極パッド上
に突出する金属電極（以下、バンプ電極という）を有し
ている。
技術により実装される半導体基板は、通常電極パッド上
に突出する金属電極（以下、バンプ電極という）を有し
ている。
【０００３】図２０に、従来の半導体装置１の断面構造
を示す。半導体装置１は半導体基板１ａを有し、この半
導体基板１ａには電極パッド２が形成されている。また
電極パッド２を含む半導体基板１ａ全面にＳｉ3 Ｎ4 や
ＳｉＯ2 からなるパッシベーション膜３が形成されてい
る。そして、パッショベーション膜３の所定箇所に電極
パッド２が露出するようにパッシベーション開口部４が
設けられ、このパッショベーション開口部４により電極
パッド２表面が部分的に露出している。
を示す。半導体装置１は半導体基板１ａを有し、この半
導体基板１ａには電極パッド２が形成されている。また
電極パッド２を含む半導体基板１ａ全面にＳｉ3 Ｎ4 や
ＳｉＯ2 からなるパッシベーション膜３が形成されてい
る。そして、パッショベーション膜３の所定箇所に電極
パッド２が露出するようにパッシベーション開口部４が
設けられ、このパッショベーション開口部４により電極
パッド２表面が部分的に露出している。
【０００４】また電極パッド２の露出した領域及びパッ
シベーション膜３のパッシベーション開口部４周辺の領
域には、バリヤメタル５が形成されている。バリヤメタ
ル５は、通常２層あるいはそれ以上の金属薄膜により構
成されている。図２０においては、バリヤメタル５を構
成するため、第１のバリヤメタル層５ａとしてＴｉ、第
２のバリヤメタル層５ｂとしてＮｉ、第３のバリヤメタ
ル層５ｃとしてＰｄを用いることができる。また第３の
バリヤメタル層５ｃ上にバンプ電極６が形成されてい
る。ＴＡＢ技術により実装される半導体装置の場合、バ
ンプ電極６として主にＡｕが用いられる。
シベーション膜３のパッシベーション開口部４周辺の領
域には、バリヤメタル５が形成されている。バリヤメタ
ル５は、通常２層あるいはそれ以上の金属薄膜により構
成されている。図２０においては、バリヤメタル５を構
成するため、第１のバリヤメタル層５ａとしてＴｉ、第
２のバリヤメタル層５ｂとしてＮｉ、第３のバリヤメタ
ル層５ｃとしてＰｄを用いることができる。また第３の
バリヤメタル層５ｃ上にバンプ電極６が形成されてい
る。ＴＡＢ技術により実装される半導体装置の場合、バ
ンプ電極６として主にＡｕが用いられる。
【０００５】また図２０において、ＴＡＢテープのＣｕ
製リードの一部をなすインナリード７が、バンプ電極６
に接合工程により接合されている。この接合工程をＩＬ
Ｂ(Inner Lead Bonding)という。Ｃｕ製リードの表面に
はＳｎメッキ層が形成され、Ｓｎメッキ層の厚さは通常
０．４〜０．６μｍとなっている。
製リードの一部をなすインナリード７が、バンプ電極６
に接合工程により接合されている。この接合工程をＩＬ
Ｂ(Inner Lead Bonding)という。Ｃｕ製リードの表面に
はＳｎメッキ層が形成され、Ｓｎメッキ層の厚さは通常
０．４〜０．６μｍとなっている。
【０００６】Ｃｕ製リードはインナリード７とアウタリ
ードとからなり、このＣｕ製リードの表面には上述のよ
うにＳｎメッキ層が形成されている。Ｃｕ製リードのう
ちアウタリード側においては、アウタリードの接合（Ou
ter Lead Bonding）を確実に行うため、Ｓｎメッキ層の
厚さを十分にとる必要がある。すなわちＳｎメッキ層が
薄いと、アウタリード表面にＣｕが現われてくるため、
Ｃｕの酸化という問題が生じ、これにより接合時の濡れ
性に問題が生じる。このためＣｕ製リードのうち、とく
にアウタリード側においてはＳｎメッキ層を０．４μｍ
〜０．６μｍ程度の厚みとする必要がある。このアウタ
リード側に合わせて、Ｃｕ製リードは全体として上述の
ように通常０．４μｍ〜０．６μｍの厚みを有してい
る。
ードとからなり、このＣｕ製リードの表面には上述のよ
うにＳｎメッキ層が形成されている。Ｃｕ製リードのう
ちアウタリード側においては、アウタリードの接合（Ou
ter Lead Bonding）を確実に行うため、Ｓｎメッキ層の
厚さを十分にとる必要がある。すなわちＳｎメッキ層が
薄いと、アウタリード表面にＣｕが現われてくるため、
Ｃｕの酸化という問題が生じ、これにより接合時の濡れ
性に問題が生じる。このためＣｕ製リードのうち、とく
にアウタリード側においてはＳｎメッキ層を０．４μｍ
〜０．６μｍ程度の厚みとする必要がある。このアウタ
リード側に合わせて、Ｃｕ製リードは全体として上述の
ように通常０．４μｍ〜０．６μｍの厚みを有してい
る。
【０００７】ＩＬＢはインナリード７とＡｕ製バンプ電
極６とを接触させて熱と荷重を加えることにより行わ
れ、このＩＬＢによりインナリード７とＡｕ製バンプ電
極６とが接合される。この場合、インナリード７の側面
にフィレット(fillet)８が形成され、またインナリード
７とＡｕ製バンプ電極６との接合界面には合金層（接合
部）９が形成される。これらフィレット８および合金層
９によりインナリード７とＡｕ製バンプ電極６との間の
接合強度が確保される。
極６とを接触させて熱と荷重を加えることにより行わ
れ、このＩＬＢによりインナリード７とＡｕ製バンプ電
極６とが接合される。この場合、インナリード７の側面
にフィレット(fillet)８が形成され、またインナリード
７とＡｕ製バンプ電極６との接合界面には合金層（接合
部）９が形成される。これらフィレット８および合金層
９によりインナリード７とＡｕ製バンプ電極６との間の
接合強度が確保される。
【０００８】ところでＡｕ製バンプ電極６と表面にＳｎ
メッキ層が形成されたインナリード７との接合によって
生じるフィレット８および合金層９は、バンプ電極６の
Ａｕとインナリード７のＳｎメッキ層とから形成された
Ａｕ−Ｓｎ合金からなっている。フィレット８は主にＡ
ｕとＳｎの共晶合金（Ａｕ７０．７原子パーセント、Ｓ
ｎ２９．３原子パーセント、M. Hansen: Contribution
of binary alloys., Genium Publishing Corp., New Yo
rk (1985) による）からなる。また合金層９は、Ａｕと
Ｓｎの共晶合金、あるいはＡｕ−Ｓｎ合金のゼータ相
（Ａｕ８４乃至８８原子パーセント、Ｓｎ１２乃至１６
原子パーセント）からなっている（Elke Zakel et al.,
42nd ECTC Proceeding (1992) p.p. 360-371 等）。こ
のように合金層９がＡｕ−Ｓｎの合金となるのは、イン
ナリード７のＳｎメッキ層が０．４〜０．６μｍと比較
的厚いため、Ｓｎメッキ層の最表面にリード内からＣｕ
が現われにくいためである。
メッキ層が形成されたインナリード７との接合によって
生じるフィレット８および合金層９は、バンプ電極６の
Ａｕとインナリード７のＳｎメッキ層とから形成された
Ａｕ−Ｓｎ合金からなっている。フィレット８は主にＡ
ｕとＳｎの共晶合金（Ａｕ７０．７原子パーセント、Ｓ
ｎ２９．３原子パーセント、M. Hansen: Contribution
of binary alloys., Genium Publishing Corp., New Yo
rk (1985) による）からなる。また合金層９は、Ａｕと
Ｓｎの共晶合金、あるいはＡｕ−Ｓｎ合金のゼータ相
（Ａｕ８４乃至８８原子パーセント、Ｓｎ１２乃至１６
原子パーセント）からなっている（Elke Zakel et al.,
42nd ECTC Proceeding (1992) p.p. 360-371 等）。こ
のように合金層９がＡｕ−Ｓｎの合金となるのは、イン
ナリード７のＳｎメッキ層が０．４〜０．６μｍと比較
的厚いため、Ｓｎメッキ層の最表面にリード内からＣｕ
が現われにくいためである。
【０００９】
【発明が解決しようとする課題】半導体装置の信頼性試
験として、接合部の信頼性を評価するための加速試験が
行われる。この加速試験として、おもに高温放置試験が
考えられている。高温放置試験は、高温において金属の
拡散速度が常温よりもはかるに速いことを利用した試験
である。高温放置試験中、インナリード７側面に形成さ
れるフィレット８にインナリード７からＣｕが拡散して
いき、その際カーケンドール効果によりＣｕ製インナー
リード７側にボイド（欠陥）が生じる。また、Zakel ら
によれば、合金層９にインナリード７からＣｕが拡散
し、合金層９の組成がＡｕ−Ｓｎの二元系合金からＡｕ
−Ｃｕ−Ｓｎの三元系合金に変化する。その際、カーケ
ンドール効果により、インナリード７の半導体基板１ａ
側の面にもボイドが生じる。これらのボイドが成長する
と、インナリード７とＡｕ製バンプ電極６とが剥離する
ことがある。
験として、接合部の信頼性を評価するための加速試験が
行われる。この加速試験として、おもに高温放置試験が
考えられている。高温放置試験は、高温において金属の
拡散速度が常温よりもはかるに速いことを利用した試験
である。高温放置試験中、インナリード７側面に形成さ
れるフィレット８にインナリード７からＣｕが拡散して
いき、その際カーケンドール効果によりＣｕ製インナー
リード７側にボイド（欠陥）が生じる。また、Zakel ら
によれば、合金層９にインナリード７からＣｕが拡散
し、合金層９の組成がＡｕ−Ｓｎの二元系合金からＡｕ
−Ｃｕ−Ｓｎの三元系合金に変化する。その際、カーケ
ンドール効果により、インナリード７の半導体基板１ａ
側の面にもボイドが生じる。これらのボイドが成長する
と、インナリード７とＡｕ製バンプ電極６とが剥離する
ことがある。
【００１０】Zakel らは、高温放置後のILB 接合部につ
いて、詳細な報告を行っている(Elke Zakel et al., 42
nd ECTC Proceeding (1992) p.p. 360-371等) 。彼らの
用いたＴＡＢテープのインナリード７表面のＳｎメッキ
厚さは０．７μｍであり、電解メッキ法により形成され
ている。またＩＬＢ条件は、加熱温度は４００乃至５０
０℃であり、荷重は１バンプ電極あたり１０または４０
ｃＮ（１０または４０gf）であった。ＩＬＢ荷重が小さ
い場合には、合金層９にＡｕ−Ｓｎ共晶合金が形成され
る。高温放置試験中、Ａｕ−Ｓｎ共晶合金が形成された
合金層９の領域にインナリード７からＣｕが拡散し、Ａ
ｕ−Ｓｎ合金からＡｕ−Ｃｕ−Ｓｎ合金に変化する際の
カーケンドール効果によりボイドが形成される。
いて、詳細な報告を行っている(Elke Zakel et al., 42
nd ECTC Proceeding (1992) p.p. 360-371等) 。彼らの
用いたＴＡＢテープのインナリード７表面のＳｎメッキ
厚さは０．７μｍであり、電解メッキ法により形成され
ている。またＩＬＢ条件は、加熱温度は４００乃至５０
０℃であり、荷重は１バンプ電極あたり１０または４０
ｃＮ（１０または４０gf）であった。ＩＬＢ荷重が小さ
い場合には、合金層９にＡｕ−Ｓｎ共晶合金が形成され
る。高温放置試験中、Ａｕ−Ｓｎ共晶合金が形成された
合金層９の領域にインナリード７からＣｕが拡散し、Ａ
ｕ−Ｓｎ合金からＡｕ−Ｃｕ−Ｓｎ合金に変化する際の
カーケンドール効果によりボイドが形成される。
【００１１】一方荷重が大きい場合には、合金層９に形
成されるのは主にゼータ相であって、高温放置試験中Ｃ
ｕの拡散は生じないとされている。これは荷重が大きい
場合には、ＩＬＢの際に形成されたＡｕ−Ｓｎ共晶合金
が荷重により接合部から押し出され、結果としてＳｎ濃
度の低いゼータ相を形成するためである。このように形
成されたゼータ相は、Ｃｕに対する拡散バリヤの役目を
果たし、カーケンドール効果によるボイドの発生を抑制
することができるため、信頼性の高い接合部を得ること
ができると、Zakel らは結論している。しかし、局所的
にはＳｎ濃度の高いＡｕ−Ｓｎ合金が接合部に残留する
ことは避けられず、そこを起点としてボイドが発生する
可能性がある。
成されるのは主にゼータ相であって、高温放置試験中Ｃ
ｕの拡散は生じないとされている。これは荷重が大きい
場合には、ＩＬＢの際に形成されたＡｕ−Ｓｎ共晶合金
が荷重により接合部から押し出され、結果としてＳｎ濃
度の低いゼータ相を形成するためである。このように形
成されたゼータ相は、Ｃｕに対する拡散バリヤの役目を
果たし、カーケンドール効果によるボイドの発生を抑制
することができるため、信頼性の高い接合部を得ること
ができると、Zakel らは結論している。しかし、局所的
にはＳｎ濃度の高いＡｕ−Ｓｎ合金が接合部に残留する
ことは避けられず、そこを起点としてボイドが発生する
可能性がある。
【００１２】本発明は、このような点を考慮してなされ
たものであり、ＩＬＢによりバンプ電極とインナリード
との間に形成される接合部にＳｎ濃度の高いＡｕ−Ｓｎ
合金を形成することなく、バンプ電極とインナリードと
の接合部を堅固にすることができる半導体装置、その製
造方法およびＣｕ製リードを提供することを目的として
いる。
たものであり、ＩＬＢによりバンプ電極とインナリード
との間に形成される接合部にＳｎ濃度の高いＡｕ−Ｓｎ
合金を形成することなく、バンプ電極とインナリードと
の接合部を堅固にすることができる半導体装置、その製
造方法およびＣｕ製リードを提供することを目的として
いる。
【００１３】
【課題を解決するための手段】第１の特徴は、半導体基
板と、この半導体基板上に設けられたＡｕ製バンプ電極
と、Ａｕ製バンプ電極に接合部を介して接合されたＣｕ
製リードとを備え、前記Ｃｕ製リードはＣｕ製リード本
体と、リード本体表面に形成されたＳｎメッキ層とを有
し、前記接合部はＡｕ−Ｃｕ−Ｓｎの三元系合金からな
ることを特徴とする半導体装置である。
板と、この半導体基板上に設けられたＡｕ製バンプ電極
と、Ａｕ製バンプ電極に接合部を介して接合されたＣｕ
製リードとを備え、前記Ｃｕ製リードはＣｕ製リード本
体と、リード本体表面に形成されたＳｎメッキ層とを有
し、前記接合部はＡｕ−Ｃｕ−Ｓｎの三元系合金からな
ることを特徴とする半導体装置である。
【００１４】第２の特徴は、半導体基板と、この半導体
基板上に設けられたＡｕ製バンプ電極と、Ａｕ製バンプ
電極に接合部を介して接合されたＣｕ製リードとを備
え、前記Ｃｕ製リードはＣｕ製リード本体と、リード本
体表面に形成されたＳｎメッキ層とを有し、前記接合部
は略Ａｕ−Ｃｕの二元系合金からなることを特徴とする
半導体装置である。
基板上に設けられたＡｕ製バンプ電極と、Ａｕ製バンプ
電極に接合部を介して接合されたＣｕ製リードとを備
え、前記Ｃｕ製リードはＣｕ製リード本体と、リード本
体表面に形成されたＳｎメッキ層とを有し、前記接合部
は略Ａｕ−Ｃｕの二元系合金からなることを特徴とする
半導体装置である。
【００１５】第３の特徴は、Ｃｕ製リード本体と、リー
ド本体表面に形成されたＳｎメッキ層とを備え、インナ
リードとアウタリードとからなるＣｕ製リードにおい
て、インナリードのＳｎメッキ層の厚さは、０．１５μ
ｍ〜０．３５μｍであることを特徴とするＣｕ製リード
である。
ド本体表面に形成されたＳｎメッキ層とを備え、インナ
リードとアウタリードとからなるＣｕ製リードにおい
て、インナリードのＳｎメッキ層の厚さは、０．１５μ
ｍ〜０．３５μｍであることを特徴とするＣｕ製リード
である。
【００１６】第４の特徴は、Ａｕ製バンプ電極を有する
半導体基板を準備する工程と、Ａｕ製バンプ電極上に、
Ｃｕ製リード本体と、このリード本体表面に形成された
Ｓｎメッキ層とを有するＣｕ製リードを接合する工程と
を備え、Ａｕ製バンプ電極とＣｕ製リードとの間に、Ｓ
ｎ濃度が１５原子パーセント以下でかつＣｕ濃度が２５
原子パーセント以下となっており金属組織がＡｕリッチ
の単一合金相からなる接合部を形成したことを特徴とす
る半導体装置の製造方法である。
半導体基板を準備する工程と、Ａｕ製バンプ電極上に、
Ｃｕ製リード本体と、このリード本体表面に形成された
Ｓｎメッキ層とを有するＣｕ製リードを接合する工程と
を備え、Ａｕ製バンプ電極とＣｕ製リードとの間に、Ｓ
ｎ濃度が１５原子パーセント以下でかつＣｕ濃度が２５
原子パーセント以下となっており金属組織がＡｕリッチ
の単一合金相からなる接合部を形成したことを特徴とす
る半導体装置の製造方法である。
【００１７】第５の特徴は、Ａｕ製バンプ電極を有する
半導体装置を準備する工程と、Ａｕ製バンプ電極上に、
Ｃｕ製リード本体と、このリード本体表面に形成された
Ｓｎメッキ層とを有するＣｕ製リードを接合する工程
と、Ａｕ製バンプ電極およびＣｕ製リードを所定温度で
一定時間放置する工程とを備え、Ａｕ製バンプ電極とＣ
ｕ製リードとの間に、略Ａｕ−Ｃｕの二元系合金からな
る接合部を形成したことを特徴とする半導体装置の製造
方法である。
半導体装置を準備する工程と、Ａｕ製バンプ電極上に、
Ｃｕ製リード本体と、このリード本体表面に形成された
Ｓｎメッキ層とを有するＣｕ製リードを接合する工程
と、Ａｕ製バンプ電極およびＣｕ製リードを所定温度で
一定時間放置する工程とを備え、Ａｕ製バンプ電極とＣ
ｕ製リードとの間に、略Ａｕ−Ｃｕの二元系合金からな
る接合部を形成したことを特徴とする半導体装置の製造
方法である。
【００１８】第１の特徴によれば、Ａｕ製バンプ電極と
Ｃｕ製リードとの間の接合部を予めＡｕ−Ｃｕ−Ｓｎの
三元系合金から形成することにより、半導体装置を長時
間常温または高温で使用した場合、接合部からＳｎを追
い出して接合部をＡｕ−Ｃｕの二元系合金により形成す
ることができる。
Ｃｕ製リードとの間の接合部を予めＡｕ−Ｃｕ−Ｓｎの
三元系合金から形成することにより、半導体装置を長時
間常温または高温で使用した場合、接合部からＳｎを追
い出して接合部をＡｕ−Ｃｕの二元系合金により形成す
ることができる。
【００１９】第２の特徴によれば、Ａｕ製バンプ電極と
Ｃｕ製リードとの間の接合部が安定したＡｕ−Ｃｕの二
元系合金からなるので、接合部を堅固に安定化すること
ができる。
Ｃｕ製リードとの間の接合部が安定したＡｕ−Ｃｕの二
元系合金からなるので、接合部を堅固に安定化すること
ができる。
【００２０】第３の特徴によれば、インナリードのＳｎ
メッキ層の厚さを０．１５μｍ〜０．３５μｍの厚さと
したので、Ａｕ製バンプ電極に対してＣｕ製リードを接
合した場合、この接合部をＡｕ−Ｃｕ−Ｓｎの三元系金
から形成することができる。
メッキ層の厚さを０．１５μｍ〜０．３５μｍの厚さと
したので、Ａｕ製バンプ電極に対してＣｕ製リードを接
合した場合、この接合部をＡｕ−Ｃｕ−Ｓｎの三元系金
から形成することができる。
【００２１】第４の特徴によれば、Ａｕ製バンプ電極と
Ｃｕ製リードとの間の接合部を、Ｓｎ濃度が１５原子パ
ーセント以下でＣｕ濃度が２５原子パーセント以下でか
つ金属組織がＡｕリッチの単一合金相から形成すること
ができる。半導体装置を長時間常温または高温で使用す
ることにより、接合部からＳｎを追い出して接合部をＡ
ｕ−Ｃｕの二元系合金により形成することができる。
Ｃｕ製リードとの間の接合部を、Ｓｎ濃度が１５原子パ
ーセント以下でＣｕ濃度が２５原子パーセント以下でか
つ金属組織がＡｕリッチの単一合金相から形成すること
ができる。半導体装置を長時間常温または高温で使用す
ることにより、接合部からＳｎを追い出して接合部をＡ
ｕ−Ｃｕの二元系合金により形成することができる。
【００２２】第５の特徴によれば、Ａｕ製バンプ電極と
Ｃｕ製リードとの間の接合部を、安定したＡｕ−Ｃｕの
二元系合金から形成することができ、接合部を堅固に安
定化することができる。
Ｃｕ製リードとの間の接合部を、安定したＡｕ−Ｃｕの
二元系合金から形成することができ、接合部を堅固に安
定化することができる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１乃至図１９は本発明の
実施の形態を示す図である。
施の形態について説明する。図１乃至図１９は本発明の
実施の形態を示す図である。
【００２４】まず図１５および図１６により、本発明に
よる半導体装置の概略について説明する。本発明による
半導体装置１は半導体基板１ａと、この半導体基板１ａ
に設けられたＡｕ製バンプ電極６と、Ａｕ製バンプ電極
６に接合されたＣｕ製リード１２とを備えている。この
うちＣｕ製リード１２は、Ａｕ製バンプ電極６に接合さ
れるインナリード７と、このインナリード７に連結され
たアウタリード１１とからなっている。
よる半導体装置の概略について説明する。本発明による
半導体装置１は半導体基板１ａと、この半導体基板１ａ
に設けられたＡｕ製バンプ電極６と、Ａｕ製バンプ電極
６に接合されたＣｕ製リード１２とを備えている。この
うちＣｕ製リード１２は、Ａｕ製バンプ電極６に接合さ
れるインナリード７と、このインナリード７に連結され
たアウタリード１１とからなっている。
【００２５】Ｃｕ製リード１２は樹脂フィルム１６上に
予め形成されており、この樹脂フィルム１６とＣｕ製リ
ード１２とによりＴＡＢテープ１５が構成されている。
ＴＡＢテープ１５のうち樹脂フィルム１６には、予めア
ウタリード１１が延びるアウタリードホール１７、半導
体基板１ａが装着されるデバイスホール、およびテープ
搬送を行うとともに位置決めを行うためのツーリングホ
ール１９が形成されている。また半導体基板１ａと接合
したＴＡＢテープ１５はアウタリードホール１７に沿っ
て切断され、図示しないプリント基板に実装される。
予め形成されており、この樹脂フィルム１６とＣｕ製リ
ード１２とによりＴＡＢテープ１５が構成されている。
ＴＡＢテープ１５のうち樹脂フィルム１６には、予めア
ウタリード１１が延びるアウタリードホール１７、半導
体基板１ａが装着されるデバイスホール、およびテープ
搬送を行うとともに位置決めを行うためのツーリングホ
ール１９が形成されている。また半導体基板１ａと接合
したＴＡＢテープ１５はアウタリードホール１７に沿っ
て切断され、図示しないプリント基板に実装される。
【００２６】次に図１により、半導体装置１について更
に詳述する。
に詳述する。
【００２７】図１において、半導体装置１の半導体基板
１ａにはＡｌ製電極パッド２が形成され、電極パッド２
を含む半導体基板１ａ全面にＳｉＮ4 やＳｉＯ2 からな
るパッシベーション膜３が形成されている。そして、パ
ッシベーション膜３の所定箇所に、電極パッド２が露出
するようにパッシベーション開口部４が設けられ、この
パッシベーション開口部４により電極パッド２表面が部
分的に露出している。
１ａにはＡｌ製電極パッド２が形成され、電極パッド２
を含む半導体基板１ａ全面にＳｉＮ4 やＳｉＯ2 からな
るパッシベーション膜３が形成されている。そして、パ
ッシベーション膜３の所定箇所に、電極パッド２が露出
するようにパッシベーション開口部４が設けられ、この
パッシベーション開口部４により電極パッド２表面が部
分的に露出している。
【００２８】電極パッド２の露出した領域及びパッシベ
ーション膜３のパッシベーション開口部４周辺の領域に
は、バリヤメタル５が形成されている。バリヤメタル５
は、通常２層あるいはそれ以上の金属薄膜により構成さ
れている。図１においては、バリヤメタル５を構成する
ため、第１のバリヤメタル層５ａとしてＴｉ、第２のバ
リヤメタル層５ｂとしてＮｉ、第３のバリヤメタル層５
ｃとしてＰｄを用いることができる。また第３のバリヤ
メタル層５ｃ上に上述したバンプ電極６が形成されてい
る。ＴＡＢ技術により実装される半導体装置１の場合、
バンプ電極６としてＡｕが用いられる。
ーション膜３のパッシベーション開口部４周辺の領域に
は、バリヤメタル５が形成されている。バリヤメタル５
は、通常２層あるいはそれ以上の金属薄膜により構成さ
れている。図１においては、バリヤメタル５を構成する
ため、第１のバリヤメタル層５ａとしてＴｉ、第２のバ
リヤメタル層５ｂとしてＮｉ、第３のバリヤメタル層５
ｃとしてＰｄを用いることができる。また第３のバリヤ
メタル層５ｃ上に上述したバンプ電極６が形成されてい
る。ＴＡＢ技術により実装される半導体装置１の場合、
バンプ電極６としてＡｕが用いられる。
【００２９】図１に示すように、Ｃｕ製リード１２のう
ち、インナリード７がバンプ電極６にＩＬＢ（Inner Le
ad Bonding）により接合されている。またＣｕ製リード
１２は、図１９に示すようにＣｕ製リード本体１２ａ
と、リード本体１２の表面に形成されたＳｎメッキ層１
２ｂとを有している。
ち、インナリード７がバンプ電極６にＩＬＢ（Inner Le
ad Bonding）により接合されている。またＣｕ製リード
１２は、図１９に示すようにＣｕ製リード本体１２ａ
と、リード本体１２の表面に形成されたＳｎメッキ層１
２ｂとを有している。
【００３０】Ｃｕ製リード１２のＳｎメッキ層１２ｂは
無電界メッキにより形成されており、その厚さは、イン
ナリード７部分とアウタリード１１部分では異なってい
る。インナリード７のＳｎメッキ層１２ｂの厚さは、電
解式膜厚計による測定値で０．１５〜０．３５μｍとな
っている。
無電界メッキにより形成されており、その厚さは、イン
ナリード７部分とアウタリード１１部分では異なってい
る。インナリード７のＳｎメッキ層１２ｂの厚さは、電
解式膜厚計による測定値で０．１５〜０．３５μｍとな
っている。
【００３１】他方、アウタリード１１のＳｎメッキ層１
２ｂの厚さは、電解式膜厚計による測定値で０．４〜
０．６μｍとなっている。このようにアウタリード１１
のＳｎメッキ層１１ｂの厚さは０．４〜０．６μｍとな
っているので、ＯＬＢ（OuterLead Bonding）時に、ア
ウタリード１１の表面からＣｕが現われることはなく、
Ｃｕの酸化が生じることはなくこれにより、適度な濡れ
性を保つことができる。異方性導電膜等を使用したＯＬ
Ｂの場合、アウタリード１１のＳｎメッキ層１２ｂの厚
さは０．４μｍ以下でもよい。
２ｂの厚さは、電解式膜厚計による測定値で０．４〜
０．６μｍとなっている。このようにアウタリード１１
のＳｎメッキ層１１ｂの厚さは０．４〜０．６μｍとな
っているので、ＯＬＢ（OuterLead Bonding）時に、ア
ウタリード１１の表面からＣｕが現われることはなく、
Ｃｕの酸化が生じることはなくこれにより、適度な濡れ
性を保つことができる。異方性導電膜等を使用したＯＬ
Ｂの場合、アウタリード１１のＳｎメッキ層１２ｂの厚
さは０．４μｍ以下でもよい。
【００３２】またＣｕ製リード１２において、Ｃｕ製リ
ード本体１２ａの表面にＳｎメッキ層１２ｂを形成した
後、直ちにＳｎメッキ層１２ｂが熱処理され、Ｓｎメッ
キ層１２ｂ中のＳｎがＣｕ製リード本体１２ｂ内に拡散
するようになっている。
ード本体１２ａの表面にＳｎメッキ層１２ｂを形成した
後、直ちにＳｎメッキ層１２ｂが熱処理され、Ｓｎメッ
キ層１２ｂ中のＳｎがＣｕ製リード本体１２ｂ内に拡散
するようになっている。
【００３３】次にＣｕ製リード１２のＳｎメッキ層１２
ｂの厚さが０．１〜０．４μｍである場合において、Ｓ
ｎメッキ層１２ｂを形成した後、直ちに熱処理が施され
たＣｕ製リード１２表面を、ラザフォード後方散乱分光
法により分析した結果を図２に示す。図２に示すよう
に、Ｓｎメッキ層１２ｂの厚さが０．４μｍ以下の場合
は、Ｓｎメッキ層１２ｂの表面におけるＳｎ濃度が１０
０％となっておらず、従ってＳｎメッキ層１２ｂの表面
近傍にＣｕが存在していることがわかる。
ｂの厚さが０．１〜０．４μｍである場合において、Ｓ
ｎメッキ層１２ｂを形成した後、直ちに熱処理が施され
たＣｕ製リード１２表面を、ラザフォード後方散乱分光
法により分析した結果を図２に示す。図２に示すよう
に、Ｓｎメッキ層１２ｂの厚さが０．４μｍ以下の場合
は、Ｓｎメッキ層１２ｂの表面におけるＳｎ濃度が１０
０％となっておらず、従ってＳｎメッキ層１２ｂの表面
近傍にＣｕが存在していることがわかる。
【００３４】上述のようにＣｕ製リード１２のＳｎメッ
キ層１２ｂの厚さは、インナリード７において０．１５
〜０．３５μｍとなっており、この場合、Ｓｎメッキ層
１２ｂの最表面ではＣｕ濃度とＳｎ濃度の原子パーセン
トの比率が５：９５〜２５：７５となる（図２参照）。
またアウタリード１２においてＳｎメッキ層１２ｂの厚
さは０．４〜０．６μｍとなっており、この場合、Ｓｎ
メッキ層１２ｂの最表面ではＣｕ濃度とＳｎ濃度の原子
パーセントの比率が０：１００〜５：９５となっている
（図２参照）。
キ層１２ｂの厚さは、インナリード７において０．１５
〜０．３５μｍとなっており、この場合、Ｓｎメッキ層
１２ｂの最表面ではＣｕ濃度とＳｎ濃度の原子パーセン
トの比率が５：９５〜２５：７５となる（図２参照）。
またアウタリード１２においてＳｎメッキ層１２ｂの厚
さは０．４〜０．６μｍとなっており、この場合、Ｓｎ
メッキ層１２ｂの最表面ではＣｕ濃度とＳｎ濃度の原子
パーセントの比率が０：１００〜５：９５となっている
（図２参照）。
【００３５】次にこのような構成からなる半導体装置１
の製造方法について述べる。まず、電極パッド２を有す
る半導体基板１ａを準備する。その後、電極バット２上
にバイアメタル５およびＡｕ製バンプ電極６を形成す
る。次にＣｕ製リード本体１２ａと、リード本体１２ａ
の表面に形成されたＳｎメッキ層１２ｂとを有するＣｕ
製リード１２のうち、インナリード７部分とＡｕバンプ
電極６とを接触させて熱と荷重を加える。このことによ
り、インナリード７とＡｕバンプ電極６とがＩＬＢによ
り接合される。この場合、インナリード７の側面にフィ
レット８が形成され、またインナリード７とＡｕ製バン
プ電極６との接合界面には合金層（接合部）１０が形成
される。これらフィレット８および合金層１０によりイ
ンナリード７とＡｕ製バンプ電極６との間の接合強度が
確保される。
の製造方法について述べる。まず、電極パッド２を有す
る半導体基板１ａを準備する。その後、電極バット２上
にバイアメタル５およびＡｕ製バンプ電極６を形成す
る。次にＣｕ製リード本体１２ａと、リード本体１２ａ
の表面に形成されたＳｎメッキ層１２ｂとを有するＣｕ
製リード１２のうち、インナリード７部分とＡｕバンプ
電極６とを接触させて熱と荷重を加える。このことによ
り、インナリード７とＡｕバンプ電極６とがＩＬＢによ
り接合される。この場合、インナリード７の側面にフィ
レット８が形成され、またインナリード７とＡｕ製バン
プ電極６との接合界面には合金層（接合部）１０が形成
される。これらフィレット８および合金層１０によりイ
ンナリード７とＡｕ製バンプ電極６との間の接合強度が
確保される。
【００３６】図３にバンプ電極６とインナリード７との
間の接合部１０の断面ＳＥＭ写真を示す。また、図４、
図５および図６にバンプ電極６とインナリード７との間
の接合部１０の断面をＡｕ、Ｃｕ、Ｓｎについて各々組
成分析した結果を示す。図４乃至図６において、数字は
ｗｔパーセントであり、黒色側は高濃度域を示し、白色
側は低濃度域を示す。図３乃至図６においてＩＬＢ条件
は、温度５００℃、荷重７０ＭＰａ、インナリード７の
Ｓｎメッキ層１２ｂの厚さ０．２８μｍとした。図３乃
至図６に示すようにフィレット８および合金層１０に
は、Ａｕ、ＣｕおよびＳｎの三元素が存在している。フ
ィレット８および合金層１０を点分析した結果を表１に
示す。表１に示すように、フィレット８部ではＡｕとＳ
ｎの組成比が共晶合金に近い値を示している。また、合
金層１０はＡｕ−Ｃｕ−Ｓｎの三元系合金からなってい
る。
間の接合部１０の断面ＳＥＭ写真を示す。また、図４、
図５および図６にバンプ電極６とインナリード７との間
の接合部１０の断面をＡｕ、Ｃｕ、Ｓｎについて各々組
成分析した結果を示す。図４乃至図６において、数字は
ｗｔパーセントであり、黒色側は高濃度域を示し、白色
側は低濃度域を示す。図３乃至図６においてＩＬＢ条件
は、温度５００℃、荷重７０ＭＰａ、インナリード７の
Ｓｎメッキ層１２ｂの厚さ０．２８μｍとした。図３乃
至図６に示すようにフィレット８および合金層１０に
は、Ａｕ、ＣｕおよびＳｎの三元素が存在している。フ
ィレット８および合金層１０を点分析した結果を表１に
示す。表１に示すように、フィレット８部ではＡｕとＳ
ｎの組成比が共晶合金に近い値を示している。また、合
金層１０はＡｕ−Ｃｕ−Ｓｎの三元系合金からなってい
る。
【００３７】
【表１】 すなわち、バンプ電極６にインナリード７をＩＬＢによ
り接合することにより合金層１０が形成されるが、この
際すでに合金層１０はＡｕ−Ｃｕ−Ｓｎの三元系合金か
らなっている。このように合金層１０がＡｕ−Ｃｕ−Ｓ
ｎの三元系合金からなるのは、インナリード７のＳｎメ
ッキ層１２ｂが０．１５〜０．３５μｍと比較的薄いた
め、Ｓｎメッキ層１２ｂの最表面にＣｕ製リード本体１
２ａ側からＣｕが５〜２５原子パーセント現われてくる
ためである。
り接合することにより合金層１０が形成されるが、この
際すでに合金層１０はＡｕ−Ｃｕ−Ｓｎの三元系合金か
らなっている。このように合金層１０がＡｕ−Ｃｕ−Ｓ
ｎの三元系合金からなるのは、インナリード７のＳｎメ
ッキ層１２ｂが０．１５〜０．３５μｍと比較的薄いた
め、Ｓｎメッキ層１２ｂの最表面にＣｕ製リード本体１
２ａ側からＣｕが５〜２５原子パーセント現われてくる
ためである。
【００３８】合金層１０の原子パーセントは、Ａｕ：Ｃ
ｕ：Ｓｎ＝６１．９：２４．２：１４．１となり、合金
層１０の金属組織は共晶組織ではなくＡｕリッチの単一
合金層からなっている。このようなＡｕリッチの単一合
金層は、Ｃｕ濃度が２５原子パーセント以下でかつＳｎ
濃度が１５原子パーセント以下の条件で得られること
が、実験により確認されている。
ｕ：Ｓｎ＝６１．９：２４．２：１４．１となり、合金
層１０の金属組織は共晶組織ではなくＡｕリッチの単一
合金層からなっている。このようなＡｕリッチの単一合
金層は、Ｃｕ濃度が２５原子パーセント以下でかつＳｎ
濃度が１５原子パーセント以下の条件で得られること
が、実験により確認されている。
【００３９】Ａｕリッチの合金層中において、Ｓｎは比
較的安定しないため、半導体装置を高温または常温で長
時間放置した場合、Ｓｎが合金層１０から追い出され
る。
較的安定しないため、半導体装置を高温または常温で長
時間放置した場合、Ｓｎが合金層１０から追い出され
る。
【００４０】次にこの半導体装置１を、長時間高温で放
置した状態について、以下に説明する。
置した状態について、以下に説明する。
【００４１】次に図３乃至図６におけるＩＬＢ条件で作
製された半導体装置１を２００℃で２４０ｈ放置した場
合の断面写真を図７に示す。また図８、図９および図１
０に、２００℃で２４０ｈ放置した場合においてバンプ
電極６とインナリード７との間の接合部１０の断面をＡ
ｕ、Ｃｕ、Ｓｎについて各々組成分析した結果を示す。
図８乃至図１０において、数字はｗｔパーセントであ
り、黒色側は高濃度域を示し、白色側は低濃度域を示
す。図７乃至図１０に示すように、２００℃で２４０に
放置した場合、インナリード７とＡｕ製バンプ電極６の
接合部１０からＳｎが追い出され、ＳｎがＡｕ製バンプ
電極６中に拡散する。このためインナリード７とＡｕ製
バンプ電極６との間の接合部１０において、Ｓｎ濃度が
低下しＡｕ−Ｃｕの二元系合金が形成される。ＡｕとＣ
ｕの拡散はＳｎに比べて緩やかであり、カーケンドール
効果によるボイドの形成が起こりにくく、これによりＡ
ｕ製バンプ電極６とインナリード７との間に信頼性の高
い接合部１０を得ることができる。なお、この場合、接
合部１０におけるＡｕ−Ｃｕ合金はＳｎを微量、例えば
５原子パーセント以下含んでもよい。
製された半導体装置１を２００℃で２４０ｈ放置した場
合の断面写真を図７に示す。また図８、図９および図１
０に、２００℃で２４０ｈ放置した場合においてバンプ
電極６とインナリード７との間の接合部１０の断面をＡ
ｕ、Ｃｕ、Ｓｎについて各々組成分析した結果を示す。
図８乃至図１０において、数字はｗｔパーセントであ
り、黒色側は高濃度域を示し、白色側は低濃度域を示
す。図７乃至図１０に示すように、２００℃で２４０に
放置した場合、インナリード７とＡｕ製バンプ電極６の
接合部１０からＳｎが追い出され、ＳｎがＡｕ製バンプ
電極６中に拡散する。このためインナリード７とＡｕ製
バンプ電極６との間の接合部１０において、Ｓｎ濃度が
低下しＡｕ−Ｃｕの二元系合金が形成される。ＡｕとＣ
ｕの拡散はＳｎに比べて緩やかであり、カーケンドール
効果によるボイドの形成が起こりにくく、これによりＡ
ｕ製バンプ電極６とインナリード７との間に信頼性の高
い接合部１０を得ることができる。なお、この場合、接
合部１０におけるＡｕ−Ｃｕ合金はＳｎを微量、例えば
５原子パーセント以下含んでもよい。
【００４２】なお、図１７に示すようにＩＬＢ時の荷重
が５０ＭＰａ以上であれば、接合部１０においてＡｕ−
Ｃｕ−Ｓｎの三元系合金を良好に形成することが可能と
なり、初期から強度の高い接合部１０を得ることができ
る。図１７はＩＬＢ時の荷重（ＭＰａ）と合金層１０の
接合強度（ｍＮ）を示す図であり、図１７においてＩＬ
Ｂ条件としてはインナリード７のＳｎメッキ層１２ｂの
厚さ０．２５μｍ、温度５００℃となっている。
が５０ＭＰａ以上であれば、接合部１０においてＡｕ−
Ｃｕ−Ｓｎの三元系合金を良好に形成することが可能と
なり、初期から強度の高い接合部１０を得ることができ
る。図１７はＩＬＢ時の荷重（ＭＰａ）と合金層１０の
接合強度（ｍＮ）を示す図であり、図１７においてＩＬ
Ｂ条件としてはインナリード７のＳｎメッキ層１２ｂの
厚さ０．２５μｍ、温度５００℃となっている。
【００４３】また、インナリード７のＳｎメッキ層１２
ｂの厚さが、電解式膜厚計による測定値で０．１５μｍ
以上である場合も、接合部１０において上記の三元系合
金を形成することができ、同様の効果を得ることができ
る。ただし、インナリード７のＳｎメッキ層１２ｂの厚
さが０．１５μｍ以下である場合は、インナリード７表
面のＣｕ濃度が高すぎるために、ＩＬＢ時に良好な合金
を形成することができなくなる。また、Ｓｎメッキ層１
２ｂの厚さが電解式膜厚計による測定値で０．３５μｍ
を超えると、インナリード７の表面にＣｕが現われにく
くなるため、三元系合金を形成することはできなくな
る。
ｂの厚さが、電解式膜厚計による測定値で０．１５μｍ
以上である場合も、接合部１０において上記の三元系合
金を形成することができ、同様の効果を得ることができ
る。ただし、インナリード７のＳｎメッキ層１２ｂの厚
さが０．１５μｍ以下である場合は、インナリード７表
面のＣｕ濃度が高すぎるために、ＩＬＢ時に良好な合金
を形成することができなくなる。また、Ｓｎメッキ層１
２ｂの厚さが電解式膜厚計による測定値で０．３５μｍ
を超えると、インナリード７の表面にＣｕが現われにく
くなるため、三元系合金を形成することはできなくな
る。
【００４４】また、インナリード７のＳｎの拡散領域
が、Ｓｎメッキ層１２ｂの最表面から１．２μｍを超え
ると、ＩＬＢの際に余剰のＳｎがリードネック部にたま
る現象（Ｓｎだれ）を生じ、隣接するインナリード７間
でショートを起こす可能性があるため、Ｓｎの拡散領域
は１．２μｍ以下にした方がよい。
が、Ｓｎメッキ層１２ｂの最表面から１．２μｍを超え
ると、ＩＬＢの際に余剰のＳｎがリードネック部にたま
る現象（Ｓｎだれ）を生じ、隣接するインナリード７間
でショートを起こす可能性があるため、Ｓｎの拡散領域
は１．２μｍ以下にした方がよい。
【００４５】また、図１８に示すようにＩＬＢ温度が４
５０℃より低いと、良好な合金層１０を形成することが
困難となる。図１８はＩＬＢ時の温度（℃）と接合部１
０の接合強度（ｍＮ）を示す図であり、ＩＬＢ条件とし
てはインナリード７のＳｎメッキ層１２ｂの厚さ０．２
５μｍ、荷重７０ＭＰａとなっている。また、図１８に
示すようにＩＬＢ温度が５５０℃を超えると、インナリ
ード７の強度が低下する。これは、インナリード７のネ
ック部における合金の生成が過剰になるためである。従
って、ＩＬＢ温度は４５０℃以上５５０℃以下にしなけ
ればならない。
５０℃より低いと、良好な合金層１０を形成することが
困難となる。図１８はＩＬＢ時の温度（℃）と接合部１
０の接合強度（ｍＮ）を示す図であり、ＩＬＢ条件とし
てはインナリード７のＳｎメッキ層１２ｂの厚さ０．２
５μｍ、荷重７０ＭＰａとなっている。また、図１８に
示すようにＩＬＢ温度が５５０℃を超えると、インナリ
ード７の強度が低下する。これは、インナリード７のネ
ック部における合金の生成が過剰になるためである。従
って、ＩＬＢ温度は４５０℃以上５５０℃以下にしなけ
ればならない。
【００４６】次に図１１乃至図１４により、半導体装置
１を長時間高温で放置した場合の変形例について説明す
る。図１１乃至図１４は高温放置条件として、２００
℃、７２０ｈを選択した場合の結果を示す図である。図
１１乃至図１４において、高温放置条件は２００℃、７
２０ｈであり、ＩＬＢ条件はＳｎメッキ厚が０．２８μ
ｍ、温度５００℃、荷重７０ＭＰａである。また図１１
は半導体装置１の断面写真であり、図１２、図１３およ
び図１４はバンプ電極６とインナーリード７との間の接
合部１０の断面をＡｕ、Ｃｕ、Ｓｎについて組成分析し
た結果を示す図である。
１を長時間高温で放置した場合の変形例について説明す
る。図１１乃至図１４は高温放置条件として、２００
℃、７２０ｈを選択した場合の結果を示す図である。図
１１乃至図１４において、高温放置条件は２００℃、７
２０ｈであり、ＩＬＢ条件はＳｎメッキ厚が０．２８μ
ｍ、温度５００℃、荷重７０ＭＰａである。また図１１
は半導体装置１の断面写真であり、図１２、図１３およ
び図１４はバンプ電極６とインナーリード７との間の接
合部１０の断面をＡｕ、Ｃｕ、Ｓｎについて組成分析し
た結果を示す図である。
【００４７】図１２乃至図１４において、数字はｗｔパ
ーセントであり、黒色側は高濃度域を示し、白色側は低
濃度域を示す。図１１乃至図１４に示すように、Ｓｎが
接合部１０から追い出され、Ａｕ製バンプ電極６中を拡
散してバリヤメタル５にまで達していることが判る。こ
の場合、ＳｎがＡｌ製の電極パッド２と反応することが
懸念されるが、バリヤメタル５中にＴｉを内蔵すること
により、ＳｎがＡｌ製の電極パッド２中まで拡散するの
を防止することができる。
ーセントであり、黒色側は高濃度域を示し、白色側は低
濃度域を示す。図１１乃至図１４に示すように、Ｓｎが
接合部１０から追い出され、Ａｕ製バンプ電極６中を拡
散してバリヤメタル５にまで達していることが判る。こ
の場合、ＳｎがＡｌ製の電極パッド２と反応することが
懸念されるが、バリヤメタル５中にＴｉを内蔵すること
により、ＳｎがＡｌ製の電極パッド２中まで拡散するの
を防止することができる。
【００４８】このように図１１乃至図１４に示すよう
に、半導体装置を２００℃、７２０ｈで放置した場合
も、インナリード７とＡｕ製バンプ電極６との間の接合
部１０からＳｎを追い出して接合部１０をＡｕ−Ｃｕの
二元系合金により形成することができる。
に、半導体装置を２００℃、７２０ｈで放置した場合
も、インナリード７とＡｕ製バンプ電極６との間の接合
部１０からＳｎを追い出して接合部１０をＡｕ−Ｃｕの
二元系合金により形成することができる。
【００４９】さらに半導体装置を常温で長時間放置した
場合、例えば常温で長時間使用した場合にも、接合部１
０からＳｎを追い出して、接合部１０をＡｕ−Ｃｕの二
元系合金により形成することができる。Ａｕ−Ｃｕ−Ｓ
ｎ合金がＡｕ−Ｃｕ二元系合金へ変化する反応の活性化
エネルギーを、前記Ｚａｋｅｌらの文献に示されている
Ａｕ−Ｃｕ−Ｓｎ合金の活性化エネルギーである０．３
７電子ボルトであるとした場合、周囲温度が２５℃であ
って、半導体装置の発熱時により接合部の温度が５０℃
となっているのであれば、約５年の使用で接合部はＡｕ
−Ｃｕの二元系合金となる。また、接合部の温度が１０
０℃になっている場合には、約１年の使用で接合部はＡ
ｕ−Ｃｕの二元系合金となる。
場合、例えば常温で長時間使用した場合にも、接合部１
０からＳｎを追い出して、接合部１０をＡｕ−Ｃｕの二
元系合金により形成することができる。Ａｕ−Ｃｕ−Ｓ
ｎ合金がＡｕ−Ｃｕ二元系合金へ変化する反応の活性化
エネルギーを、前記Ｚａｋｅｌらの文献に示されている
Ａｕ−Ｃｕ−Ｓｎ合金の活性化エネルギーである０．３
７電子ボルトであるとした場合、周囲温度が２５℃であ
って、半導体装置の発熱時により接合部の温度が５０℃
となっているのであれば、約５年の使用で接合部はＡｕ
−Ｃｕの二元系合金となる。また、接合部の温度が１０
０℃になっている場合には、約１年の使用で接合部はＡ
ｕ−Ｃｕの二元系合金となる。
【００５０】
【発明の効果】以上のように本発明によれば、半導体装
置を常温または高温で放置する間に、Ａｕ製バンプ電極
とＣｕ製インナリードとの間の接合部をＡｕ−Ｃｕの安
定した二元系合金から形成することができるので、接合
部を堅固に安定化させることができる。このように、接
合部にＡｕ−Ｓｎ共晶合金を生じさせることはなく、ま
た常温または高温で放置した後でも、カーケンドール効
果によるポイドを生じさせることなく、接合部を堅固に
安定して保つことができる。
置を常温または高温で放置する間に、Ａｕ製バンプ電極
とＣｕ製インナリードとの間の接合部をＡｕ−Ｃｕの安
定した二元系合金から形成することができるので、接合
部を堅固に安定化させることができる。このように、接
合部にＡｕ−Ｓｎ共晶合金を生じさせることはなく、ま
た常温または高温で放置した後でも、カーケンドール効
果によるポイドを生じさせることなく、接合部を堅固に
安定して保つことができる。
【図１】本発明による半導体装置の一実施例を示す断面
構造図。
構造図。
【図２】Ｓｎメッキを施したＣｕリードのラザフォード
後方散乱分析結果を示す図。
後方散乱分析結果を示す図。
【図３】ＩＬＢにより接合されたバンプ電極とインナリ
ードとの間の接合部の金属組織を示す断面写真。
ードとの間の接合部の金属組織を示す断面写真。
【図４】図３の領域の金属組織であってＡｕの分析結果
を示す写真。
を示す写真。
【図５】図３の領域の金属組織であってＣｕの分析結果
を示す写真。
を示す写真。
【図６】図３の領域の金属組織であってＳｎの分析結果
を示す写真。
を示す写真。
【図７】２００℃で２４０ｈ放置した場合の接合部の金
属組織を示す断面写真。
属組織を示す断面写真。
【図８】図７の領域の金属組織であってＡｕの分布結果
を示す写真。
を示す写真。
【図９】図７の領域の金属組織であってＣｕの分布結果
を示す写真。
を示す写真。
【図１０】図７の領域の金属組織であってＳｎの分布結
果を示す写真。
果を示す写真。
【図１１】２００℃で７２０ｈ放置した場合の接合部の
金属組織を示す断面写真。
金属組織を示す断面写真。
【図１２】図１１の領域の金属組織であってＡｕの分布
を示す写真。
を示す写真。
【図１３】図１１の領域の金属組織であってＣｕの分布
を示す写真。
を示す写真。
【図１４】図１１の領域の金属組織であってＳｎの分布
を示す写真。
を示す写真。
【図１５】半導体装置の平面図。
【図１６】半導体装置の側面図。
【図１７】ＩＬＢ荷重と接合部の接合強度との関係を示
す図。
す図。
【図１８】ＩＬＢ荷重と接合部の接合強度との関係を示
す図。
す図。
【図１９】Ｃｕ製リードの断面図。
【図２０】従来の半導体装置の断面構造図。
１ 半導体装置 １ａ 半導体基板 ２ 電極パッド ３ パッシベーション膜 ４ パッシベーション開口部 ５ バリヤメタル ５ａ 第１のバリヤメタル層 ５ｂ 第２のバリヤメタル層 ５ｃ 第３のバリヤメタル層 ６ バンプ電極 ７ インナリード ８ フィレット １０ 接合部 １１ アウタリード １２ Ｃｕ製リード １２ａ リード本体 １２ｂ Ｓｎメッキ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田 沢 浩 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 柴 崎 康 司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平６−53287（ＪＰ，Ａ) 特開 平６−45407（ＪＰ，Ａ) 特開 昭63−208230（ＪＰ，Ａ) 特開 平５−13513（ＪＰ，Ａ) 特開 平５−102250（ＪＰ，Ａ) 特開 平６−268013（ＪＰ，Ａ) 特開 平７−29934（ＪＰ，Ａ) 特開 平７−106381（ＪＰ，Ａ) 特開 平８−139128（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60
Claims (26)
- 【請求項１】半導体基板と、 この半導体基板上に設けられたＡｕ製バンプ電極と、 Ａｕ製バンプ電極に接合部を介して接合されたＣｕ製リ
ードとを備え、 前記Ｃｕ製リードはＣｕ製リード本体と、リード本体表
面に形成されたＳｎメッキ層とを有し、前記接合部はＣ
ｕ製リードをＡｕバンプに接合することにより形成され
るとともに、Ａｕ−Ｃｕ−Ｓｎの三元系合金からなり、
接合部のＡｕ−Ｃｕ−Ｓｎの三元系合金は、Ｓｎ濃度が
１５原子パーセント以下でかつＣｕ濃度が２５原子パー
セント以下となっており、これにより接合部の金属組織
はＡｕリッチの単一合金相となることを特徴とする半導
体装置。 - 【請求項２】Ｃｕ製リードはＡｕ製バンプ電極に接合部
を介して接合されるインナリードと、このインナリード
に連結されたアウタリードとからなることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】Ｃｕ製リードのインナリードのＳｎメッキ
層の厚さは、０．１５μｍ〜０．３５μｍであることを
特徴とする請求項２記載の半導体装置。 - 【請求項４】インナリードのＳｎメッキ層の最表面にお
いて、Ｃｕ濃度とＳｎ濃度の原子パーセントの比率は、
５：９５〜２５：７５となっていることを特徴とする請
求項２記載の半導体装置。 - 【請求項５】インナリードのＳｎメッキ層からＣｕ製リ
ード本体内側へ拡散するＳｎの拡散領域は、Ｓｎメッキ
層の最表面から１．２μｍ以下であることを特徴とする
請求項２記載の半導体装置。 - 【請求項６】Ｃｕ製リードのアウタリードのＳｎメッキ
層の厚さは、０．４μｍ〜０．６μｍであることを特徴
とする請求項２記載の半導体装置。 - 【請求項７】アウタリードのＳｎメッキ層の最表面にお
いて、Ｃｕ濃度の原子パーセントは５原子パーセント以
下となっていることを特徴とする請求項２記載の半導体
装置。 - 【請求項８】Ｃｕ製リード本体のインナリードに形成さ
れたＳｎメッキ層の厚さは、０．１５μｍ〜０．３５μ
ｍであり、Ｃｕ製リード本体のアウタリードに形成され
たＳｎメッキ層の厚さは０．４μｍ〜０．６μｍである
ことを特徴とする請求項２記載の半導体装置。 - 【請求項９】インナリードのＳｎメッキ層の最表面にお
いて、Ｃｕ濃度とＳｎ濃度の原子パーセントの比率は、
５：９５〜２５：７５となっており、アウタリードのＳ
ｎメッキ層の最表面はＣｕ濃度が５原子パーセント以下
となっていることを特徴とする請求項２記載の半導体装
置。 - 【請求項１０】半導体基板とＡｕ製バンプ電極との間に
設けられたバリヤメタル層を更に備え、このバリヤメタ
ル層内にＴｉが含有されていることを特徴とする請求項
９記載の半導体装置。 - 【請求項１１】半導体基板と、 半導体基板に形成されたＡｕ製バンプ電極と、 Ａｕ製バンプ電極に接合部を介して接合されたＣｕ製リ
ードとを備え、 Ｃｕ製リードはＡｕ製バンプ電極に接合部を介して接合
されるインナリードと、インナリードに連結されたアウ
タリードを有し、接合部はＣｕ製リードをＡｕ製バンプ
に接合することにより形成され、かつＡｕ−Ｃｕ二元系
合金からなり、Ｃｕ製リードはＣｕ製リード本体と、Ｃ
ｕ製リード本体表面に形成されたＳｎメッキ層とを有
し、 インナリードのＣｕ製リード本体に設けられたＳｎメッ
キ層の厚さは、０．１５μｍ〜０．３５μｍであること
を特徴とする半導体装置。 - 【請求項１２】半導体基板とＡｕ製バンプ電極との間に
設けられたバイヤメタル層を更に備え、このバイヤメタ
ル層内にＴｉが含有されていることを特徴とする請求項
１１記載の半導体装置。 - 【請求項１３】半導体基板と、 半導体基板に形成されたＡｕ製バンプ電極と、 Ａｕ製バンプ電極に接合部を介して接合されたＣｕ製リ
ードとを備え、 Ｃｕ製リードはＡｕ製バンプ電極に接合部を介して接合
されるインナリードと、インナリードに連結されたアウ
タリードを有し、接合部はＣｕ製リードをＡｕ製バンプ
に接合することにより形成され、かつＡｕ−Ｃｕ二元系
合金からなり、Ｃｕ製リードはＣｕ製リード本体と、Ｃ
ｕ製リード本体表面に形成されたＳｎメッキ層とを有
し、 インナリードのＳｎメッキ層の最表面において、Ｃｕ濃
度とＳｎ濃度の原子パーセントの比率は、５：９５〜２
５：７５となっていることを特徴とする半導体装置。 - 【請求項１４】半導体基板と、 半導体基板に形成されたＡｕ製バンプ電極と、 Ａｕ製バンプ電極に接合部を介して接合されたＣｕ製リ
ードとを備え、 Ｃｕ製リードはＡｕ製バンプ電極に接合部を介して接合
されるインナリードと、インナリードに連結されたアウ
タリードを有し、接合部はＣｕ製リードをＡｕ製バンプ
に接合することにより形成され、かつＡｕ−Ｃｕ二元系
合金からなり、Ｃｕ製リードはＣｕ製リード本体と、Ｃ
ｕ製リード本体表面に形成されたＳｎメッキ層とを有
し、 インナリードのＳｎメッキ層からＣｕ製リード本体内側
へ拡散するＳｎの拡散領域は、Ｓｎメッキ層の最表面か
ら１．２μｍ以下であることを特徴とする半導体装置。 - 【請求項１５】半導体基板と、 半導体基板に形成されたＡｕ製バンプ電極と、 Ａｕ製バンプ電極に接合部を介して接合されたＣｕ製リ
ードとを備え、 Ｃｕ製リードはＡｕ製バンプ電極に接合部を介して接合
されるインナリードと、インナリードに連結されたアウ
タリードを有し、接合部はＣｕ製リードをＡｕ製バンプ
に接合することにより形成され、かつＡｕ−Ｃｕ二元系
合金からなり、Ｃｕ製リードはＣｕ製リード本体と、Ｃ
ｕ製リード本体表面に形成されたＳｎメッキ層とを有
し、 Ｃｕ製リードのアウタリードのＳｎメッキ層の厚さは、
０．４μｍ〜０．６μｍであることを特徴とする半導体
装置。 - 【請求項１６】半導体基板と、 半導体基板に形成されたＡｕ製バンプ電極と、 Ａｕ製バンプ電極に接合部を介して接合されたＣｕ製リ
ードとを備え、 Ｃｕ製リードはＡｕ製バンプ電極に接合部を介して接合
されるインナリードと、インナリードに連結されたアウ
タリードを有し、接合部はＣｕ製リードをＡｕ製バンプ
に接合することにより形成され、かつＡｕ−Ｃｕ二元系
合金からなり、Ｃｕ製リードはＣｕ製リード本体と、Ｃ
ｕ製リード本体表面に形成されたＳｎメッキ層とを有
し、 アウタリードのＳｎメッキ層の最表面において、Ｃｕ濃
度の原子パーセントは５原子パーセント以下となってい
ることを特徴とする半導体装置。 - 【請求項１７】Ｃｕ製リード本体と、 リード本体表面に形成されたＳｎメッキ層とを備え、 インナリードとアウタリードとからなるＣｕ製リードに
おいて、 インナリードのＳｎメッキ層の最表面において、Ｃｕ濃
度とＳｎ濃度の原子パーセントの比率は、５：９５〜２
５：７５となっていることを特徴とするＣｕ製リード。 - 【請求項１８】Ｃｕ製リード本体と、 リード本体表面に形成されたＳｎメッキ層とを備え、 インナリードとアウタリードとからなるＣｕ製リードに
おいて、 インナリードのＳｎメッキ層からＣｕ製リード本体内側
へ拡散するＳｎの拡散領域は、Ｓｎメッキ層の最表面か
ら１．２μｍ以下であることを特徴とするＣｕ製リー
ド。 - 【請求項１９】Ｃｕ製リード本体と、 リード本体表面に形成されたＳｎメッキ層とを備え、 インナリードとアウタリードとからなるＣｕ製リードに
おいて、 アウタリードのＳｎメッキ層の最表面において、Ｃｕ濃
度の原子パーセントは５原子パーセント以下となってい
ることを特徴とする請求項１１記載のＣｕ製リード。 - 【請求項２０】Ａｕ製バンプ電極を有する半導体基板を
準備する工程と、 Ａｕ製バンプ電極上に、Ｃｕ製リード本体と、このリー
ド本体表面に形成されたＳｎメッキ層とを有するＣｕ製
リードを接合する工程とを備え、 Ａｕ製バンプ電極とＣｕ製リードとの間に、Ｓｎ濃度が
１５原子パーセント以下でかつＣｕ濃度が２５原子パー
セント以下となっており金属組織がＡｕリッチの単一合
金相からなるＡｕ−Ｃｕ−Ｓｎの合金の接合部を形成し
たことを特徴とする半導体装置の製造方法。 - 【請求項２１】Ｃｕ製リードをＡｕ製バンプ電極上に接
合する際、０．１５μｍ〜０．３５μｍの厚さのＳｎメ
ッキ層を有するＣｕ製リードをＡｕ製バンプ電極上に接
合することを特徴とする請求項２０記載の半導体装置の
製造方法。 - 【請求項２２】Ｃｕ製リードをＡｕ製バンプ電極上に接
合する際、４５０℃〜５５０℃の加熱条件で接合するこ
とを特徴とする請求項２０記載の半導体装置の製造方
法。 - 【請求項２３】Ｃｕ製リードをＡｕ製バンプ電極上に接
合する際、５０ＭＰａ以上の荷重条件のもとで接合する
ことを特徴とする請求項２０記載の半導体装置の製造方
法。 - 【請求項２４】Ａｕ製バンプ電極を有する半導体装置を
準備する工程と、 Ａｕ製バンプ電極上に、Ｃｕ製リード本体と、このリー
ド本体表面に形成されたＳｎメッキ層とを有するＣｕ製
リードを接合するとともに、Ｓｎメッキ層は０．１５μ
ｍ〜０．３５μｍの厚さ有してＡｕ製バンプ電極に接合
される工程と、 Ａｕ製バンプ電極およびＣｕ製リードを所定温度で一定
時間放置する工程とを備え、 この放置する時間内にＡｕ製バンプ電極とＣｕ製リード
との間に、略Ａｕ−Ｃｕの二元系合金からなる接合部を
形成したことを特徴とする半導体装置の製造方法。 - 【請求項２５】Ａｕ製バンプ電極を有する半導体装置を
準備する工程と、 Ａｕ製バンプ電極上に、Ｃｕ製リード本体と、このリー
ド本体表面に形成されたＳｎメッキ層とを有するＣｕ製
リードを接合する工程と、 Ａｕ製バンプ電極およびＣｕ製リードを４５０℃〜５５
０℃の温度で４０ＭＰａ以上の荷重条件のもので一定時
間放置する工程とを備え、 Ａｕ製バンプ電極とＣｕ製リードとの間に、略Ａｕ−Ｃ
ｕの二元系合金からなる接合部を形成したことを特徴と
する半導体装置の製造方法。 - 【請求項２６】Ａｕ製バンプ電極を有する半導体装置を
準備する工程と、 Ａｕ製バンプ電極上に、Ｃｕ製リード本体と、このリー
ド本体表面に形成されたＳｎメッキ層とを有するＣｕ製
リードを４０ＭＰａ以上の荷重条件のもとで接合する工
程と、 Ａｕ製バンプ電極およびＣｕ製リードを４５０℃〜５５
０℃の温度で４０ＭＰａ以上の荷重条件のもので一定時
間放置する工程とを備え、 Ａｕ製バンプ電極とＣｕ製リードとの間に、略Ａｕ−Ｃ
ｕの二元系合金からなる接合部を形成したことを特徴と
する半導体装置の製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34640595A JP3296400B2 (ja) | 1995-02-01 | 1995-12-12 | 半導体装置、その製造方法およびＣｕ製リード |
| TW085100824A TW299490B (ja) | 1995-02-01 | 1996-01-24 | |
| US08/593,622 US5747881A (en) | 1995-02-01 | 1996-01-30 | Semiconductor device, method of fabricating the same and copper leads |
| EP96101412A EP0725437B1 (en) | 1995-02-01 | 1996-02-01 | Semiconductor device and method of fabricating the same |
| DE69637728T DE69637728D1 (de) | 1995-02-01 | 1996-02-01 | Halbleiterbauteil und Herstellung desselben |
| KR1019960002412A KR100237940B1 (ko) | 1995-02-01 | 1996-02-01 | 반도체장치와 그 제조방법 및 구리제 리드 |
| EP08000792.5A EP1939938B1 (en) | 1995-02-01 | 1996-02-01 | Semiconductor device, method of fabricating the same and copper leads |
| US08/853,475 US6049130A (en) | 1995-02-01 | 1997-05-09 | Semiconductor device using gold bumps and copper leads as bonding elements |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-35959 | 1995-02-01 | ||
| JP3595995 | 1995-02-01 | ||
| JP34640595A JP3296400B2 (ja) | 1995-02-01 | 1995-12-12 | 半導体装置、その製造方法およびＣｕ製リード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274129A JPH08274129A (ja) | 1996-10-18 |
| JP3296400B2 true JP3296400B2 (ja) | 2002-06-24 |
Family
ID=26374978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34640595A Expired - Fee Related JP3296400B2 (ja) | 1995-02-01 | 1995-12-12 | 半導体装置、その製造方法およびＣｕ製リード |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5747881A (ja) |
| EP (2) | EP1939938B1 (ja) |
| JP (1) | JP3296400B2 (ja) |
| KR (1) | KR100237940B1 (ja) |
| DE (1) | DE69637728D1 (ja) |
| TW (1) | TW299490B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19524739A1 (de) * | 1994-11-17 | 1996-05-23 | Fraunhofer Ges Forschung | Kernmetall-Lothöcker für die Flip-Chip-Technik |
| JP3296400B2 (ja) * | 1995-02-01 | 2002-06-24 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置、その製造方法およびＣｕ製リード |
| US6075289A (en) * | 1996-10-24 | 2000-06-13 | Tessera, Inc. | Thermally enhanced packaged semiconductor assemblies |
| JP3030271B2 (ja) * | 1997-05-19 | 2000-04-10 | 富士通株式会社 | 半導体部品の実装方法 |
| DE19730118B4 (de) | 1997-07-14 | 2006-01-12 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Herstellung einer Chip-Substrat-Verbindung |
| WO1999004424A1 (en) * | 1997-07-15 | 1999-01-28 | Hitachi, Ltd. | Semiconductor device, mounting structure thereof and method of fabrication thereof |
| JPH11243208A (ja) * | 1998-02-26 | 1999-09-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| MY139405A (en) * | 1998-09-28 | 2009-09-30 | Ibiden Co Ltd | Printed circuit board and method for its production |
| US6359328B1 (en) * | 1998-12-31 | 2002-03-19 | Intel Corporation | Methods for making interconnects and diffusion barriers in integrated circuits |
| JP3287328B2 (ja) * | 1999-03-09 | 2002-06-04 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| US6249044B1 (en) * | 1999-06-17 | 2001-06-19 | National Semiconductor Corp. | Opaque metallization to cover flip chip die surface for light sensitive semiconductor devices |
| EP1139413B1 (en) * | 2000-03-24 | 2005-03-16 | Texas Instruments Incorporated | Wire bonding process |
| JP4387548B2 (ja) | 2000-03-28 | 2009-12-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3459223B2 (ja) * | 2000-04-19 | 2003-10-20 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US6462426B1 (en) * | 2000-12-14 | 2002-10-08 | National Semiconductor Corporation | Barrier pad for wafer level chip scale packages |
| US6426556B1 (en) * | 2001-01-16 | 2002-07-30 | Megic Corporation | Reliable metal bumps on top of I/O pads with test probe marks |
| US6445069B1 (en) * | 2001-01-22 | 2002-09-03 | Flip Chip Technologies, L.L.C. | Electroless Ni/Pd/Au metallization structure for copper interconnect substrate and method therefor |
| US6815324B2 (en) | 2001-02-15 | 2004-11-09 | Megic Corporation | Reliable metal bumps on top of I/O pads after removal of test probe marks |
| TWI245402B (en) * | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
| TWI281718B (en) * | 2002-09-10 | 2007-05-21 | Advanced Semiconductor Eng | Bump and process thereof |
| US6784089B2 (en) * | 2003-01-13 | 2004-08-31 | Aptos Corporation | Flat-top bumping structure and preparation method |
| JP2004281491A (ja) * | 2003-03-13 | 2004-10-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7335536B2 (en) | 2005-09-01 | 2008-02-26 | Texas Instruments Incorporated | Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices |
| US9524945B2 (en) | 2010-05-18 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with L-shaped non-metal sidewall protection structure |
| US8841766B2 (en) | 2009-07-30 | 2014-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall protection structure |
| US8377816B2 (en) * | 2009-07-30 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming electrical connections |
| US8324738B2 (en) | 2009-09-01 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned protection layer for copper post structure |
| US8659155B2 (en) | 2009-11-05 | 2014-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming copper pillar bumps |
| US8610270B2 (en) | 2010-02-09 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and semiconductor assembly with lead-free solder |
| US8441124B2 (en) | 2010-04-29 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall protection structure |
| US9018758B2 (en) | 2010-06-02 | 2015-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall spacer and metal top cap |
| US8546254B2 (en) | 2010-08-19 | 2013-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming copper pillar bumps using patterned anodes |
| US8437142B2 (en) * | 2011-06-20 | 2013-05-07 | Chipbond Technology Corporation | Bump structure and process of manufacturing the same |
| US20150262952A1 (en) * | 2014-03-13 | 2015-09-17 | Taiwan Semiconductor Manufacturing Co., Ltd | Bump structure and method for forming the same |
| US10107662B2 (en) * | 2015-01-30 | 2018-10-23 | Honeywell International Inc. | Sensor assembly |
| KR102534735B1 (ko) | 2016-09-29 | 2023-05-19 | 삼성전자 주식회사 | 필름형 반도체 패키지 및 그 제조 방법 |
| CN111257995A (zh) * | 2020-02-12 | 2020-06-09 | 深圳技术大学 | 一种高折射率差yag单晶异质结构薄膜波导及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4634638A (en) * | 1981-12-17 | 1987-01-06 | International Business Machines Corporation | High melting point copper-gold-tin brazing alloy for chip carriers |
| JPH06151616A (ja) * | 1992-11-14 | 1994-05-31 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| US5545589A (en) * | 1993-01-28 | 1996-08-13 | Matsushita Electric Industrial Co., Ltd. | Method of forming a bump having a rugged side, a semiconductor device having the bump, and a method of mounting a semiconductor unit and a semiconductor device |
| JP3296400B2 (ja) * | 1995-02-01 | 2002-06-24 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置、その製造方法およびＣｕ製リード |
-
1995
- 1995-12-12 JP JP34640595A patent/JP3296400B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-24 TW TW085100824A patent/TW299490B/zh not_active IP Right Cessation
- 1996-01-30 US US08/593,622 patent/US5747881A/en not_active Expired - Lifetime
- 1996-02-01 DE DE69637728T patent/DE69637728D1/de not_active Expired - Lifetime
- 1996-02-01 KR KR1019960002412A patent/KR100237940B1/ko not_active IP Right Cessation
- 1996-02-01 EP EP08000792.5A patent/EP1939938B1/en not_active Expired - Lifetime
- 1996-02-01 EP EP96101412A patent/EP0725437B1/en not_active Expired - Lifetime
-
1997
- 1997-05-09 US US08/853,475 patent/US6049130A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0725437B1 (en) | 2008-10-29 |
| US6049130A (en) | 2000-04-11 |
| US5747881A (en) | 1998-05-05 |
| EP0725437A2 (en) | 1996-08-07 |
| EP0725437A3 (en) | 1998-11-18 |
| KR960032613A (ko) | 1996-09-17 |
| EP1939938A3 (en) | 2008-07-09 |
| JPH08274129A (ja) | 1996-10-18 |
| TW299490B (ja) | 1997-03-01 |
| DE69637728D1 (de) | 2008-12-11 |
| EP1939938B1 (en) | 2014-07-23 |
| KR100237940B1 (ko) | 2000-01-15 |
| EP1939938A2 (en) | 2008-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3296400B2 (ja) | 半導体装置、その製造方法およびＣｕ製リード | |
| US6294828B1 (en) | Semiconductor chip package | |
| US5470787A (en) | Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same | |
| KR100482721B1 (ko) | 배선 기판 및 그 제조 방법, 반도체 장치 및 그 제조방법, 및 전자 기기 | |
| US6225569B1 (en) | Wiring substrate and method of manufacturing the same | |
| US6444562B1 (en) | Nickel alloy films for reduced intermetallic formation in solder | |
| TWI228309B (en) | Semiconductor device | |
| JP3758610B2 (ja) | 電子部品実装用フィルムキャリアテープ | |
| US7721425B2 (en) | Method for connecting electronic parts | |
| US7018721B2 (en) | Structure for interconnecting conductors and connecting method | |
| JP3280926B2 (ja) | ピン、ピンの製造方法、ピンを用いた配線基板 | |
| JPH01257356A (ja) | 半導体用リードフレーム | |
| JP3339384B2 (ja) | 半田材料並びにプリント配線板及びその製造方法 | |
| JP3470789B2 (ja) | 配線基板及びその製造方法 | |
| JP2892455B2 (ja) | Ｔａｂテープ | |
| JP2002289652A (ja) | 半導体装置用テープキャリアおよびその製造方法 | |
| JP2004006944A (ja) | 配線基板及びその製造方法 | |
| JPH11121529A (ja) | Ｉｃパッケージ用の半田ボールパッド及びその製造方法 | |
| JP2000052027A (ja) | 耐高温用金属接合法 | |
| JP3466498B2 (ja) | 配線基板及びその製造方法 | |
| JPH10163404A (ja) | Ｂｇａ用入出力端子 | |
| JPH11251503A (ja) | 電子部品およびその製造方法 | |
| JP3142912B2 (ja) | はんだ材料 | |
| TWI247396B (en) | Bump and the fabricating method thereof | |
| JP2018152444A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020315 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080412 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110412 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130412 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |