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- 239000004065 semiconductor Substances 0.000 claims description 77
- 239000010931 gold Substances 0.000 claims description 73
- 238000007747 plating Methods 0.000 claims description 58
- 229910045601 alloy Inorganic materials 0.000 claims description 36
- 239000000956 alloy Substances 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 36
- 230000004888 barrier function Effects 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 16
- 229910002056 binary alloy Inorganic materials 0.000 claims description 15
- 229910052737 gold Inorganic materials 0.000 claims description 14
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 229910002058 ternary alloy Inorganic materials 0.000 claims description 10
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 claims description 3
- 229910017755 Cu-Sn Inorganic materials 0.000 claims description 2
- 229910017927 Cu—Sn Inorganic materials 0.000 claims description 2
- 229910000905 alloy phase Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims 29
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 5
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 238000009713 electroplating Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 16
- 238000002161 passivation Methods 0.000 description 15
- 229910002708 Au–Cu Inorganic materials 0.000 description 8
- 238000004458 analytical method Methods 0.000 description 8
- 238000012360 testing method Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 7
- 239000006023 eutectic alloy Substances 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 238000009434 installation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 241000252233 Cyprinus carpio Species 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- 235000010678 Paulownia tomentosa Nutrition 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- RZDQHXVLPYMFLM-UHFFFAOYSA-N gold tantalum Chemical compound [Ta].[Ta].[Ta].[Au] RZDQHXVLPYMFLM-UHFFFAOYSA-N 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
- H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
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經濟部中央標準局員工消費合作社印裳 A7 ___B7 五、發明説明(1 ) 〔產業上之利用領域〕 本p明係有關具有半導體基板與A U製隆突電極與 C u製導線之半導體裝置,其製造方法,及c u製導線, 尤其關於可將A u製隆突電極與C u製導線牢固地接合之 半導體裝置,其製造方法,及C u製導線。 習知,由 T A B (Tape Automated Bonding)技術戶斤 裝設之半導體基板係通常具有突山於電極組上之金屬電極 (以下稱爲隆突電極)》 在圖2 0,表示習知半導體裝置1之剖面構造。半導 體裝置1係具有半導體基板1 a在此半導體裝置1 a形成 有電極組2。又,包含電極組2之半導體基板1 a全面形 成有由S i 3N4或S i 02所成之鈍化膜(pas s—i v a t i ο η film) 3。並且,在鈍化膜3之所定處所能夠露出電極組 2設有鈍化開口部4,而藉此鈍化開口部4局部地露出電 極組2表面。 又,在電極組2所露出之領域及鈍化膜3之鈍化開口 部4之領域,形成阻擋金屬(barrier metal) 5。阻擋 金靥5係通常由2層或更多之金屬薄膜所構成。於圖2 0 ,爲了構成阻擋金屬5,做爲第1阻擋金靥5 a可使用 Ti ,而第2阻擋金屬5b具Ni ,做爲第3阻擋金靥層 5c使用Pd。又,在第3阻擋金屬層5c上形成隆突電 極6。由TAB技術裝設之半導體裝置時,做爲製造隆突 電極6主要使用Au。 又,在圖2 0,成爲TAB帶之C u製導線一部分之 ii— — ^----f I裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 一 4 - 經濟部中央標隼局員工消費合作社印製 A7 ^---_____B7_ 五、發明説明(2 ) h導線7係由接合工程接合於隆突電極6。將此接合工程 稱爲B (Inner Lead Bonding) ^在C u製導線之表 面形成Sn電鍍層,Sn電鍍層之厚度通常爲0. 4〜 〇 · 6 jt/ m。 C u製導線係由內導線7與外導線所成,在此C u製 內導線之表面形成S η電鍍層》C u製內導線之中,於外 導線’爲了確實地進行外導線之接合(Outer Lead Binding) 。 必須具有充分厚度之 S η 電鍍層厚度 》 亦即 ,若 S η電鍍層太薄時在外導線表面會露出c u,所以,發生 c u氧化之問題,尤其在外導線側將S η電鍍層需要變成 0 · 4ym〜〇. 6#m程度之厚度。配合此外導線側, 整個Cu製導線具有如上述之通常〇. 4ym〜〇. 6 4 m程度之厚度。 I LB係接觸A u製隆突電極6而施加熱與負荷進行 ’由於此I LB來接合內導線7與Au製隆突電極6。此 時,在內導線7側面形成內彎角(fillet) 8,NK在內 導線7與AU製隆突電極6之接合界面形成合金層(接合 部)9。由這些內彎角8及合金層9來確保內導線7與 A u製隆突電極6間之接合強度。 然而,由於A u製隆突電極6與表面形成S η電鍍層 之內導線7之接合所產生之內彎角8及合金層9係由隆突 電極6之A u與內導線7之S η電鍍層所形成之A u — 5 η合金所構成。內鼙角8係主要以A u與S n之共晶合 金(Au70. 7原子百分比,Sn29. 3百分比,依 I-J--:----f I裝------訂--^-----f 綵 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇><297公釐) ~ 鯉濟部中央榡率局員工消費合作杜印製 A7 p__E__ 五、發明説明(3 ) 據 M.Hansen:Contribution of binary a 11oys;Gen i um Publishing Corp;New York(1985))所成。又’合金層 9 係由A u與S n之共晶合金’或A u — S η合金之f相( Au84至88原子百分比,Snl2至16原子百分比 )所成(Elke Zakle et ;42nd ECTC Proceeding(1992)p .p.360-371等)。像這樣,若欲合金層9環狀成A u — S η之合金時,由於內導線7之S η電鍍層爲〇 . 4〜 0. 6爲較厚,所以,在Sη電鍍層之最表面不容易 從導線內出現C u所致》 〔發明所欲解決之問題〕 做爲半導體裝置之可靠性試驗,進行評估接合部可靠 性之加速試驗。做爲此種加速試驗,主要爲進行高溫放置 試驗。高溫放置試驗係利用在高溫其金靥之擴散速度爲較 常溫遠爲快所進行之試驗》高溫放置試驗中,在形成於內 導線7側面之內彎角8從內導線7擴散Cu ,其時由於 Kirkendall效果而形成空隙(void)。 另一方面,若負荷大時,形成於合金層9者主要爲f 相’而被認爲不發生高溫放置試驗中C u之擴散。此係若 負荷大時,在ILB時所形成之Au—Sη共晶合金因負 荷而從接合部被押出,結果而言,會形成S η濃度低之芒 相所致。像這樣,所形成之f相將扮演對於C u之擴散阻 撐之功能,由於可抑制由於Kirkendal 1效果引起之空隙 ,所以,Zakel導出結論說可獲得髙可靠性之接合部。但 丨-ΓΙ — ^----f I 裝------订--^-----{冰 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) e A7 _______B7_ 五、發明説明U ) 是’局部性地不能避免S η濃度高之A u — S η合金殘留 於接合,而以該處做爲起點可能會發生空隙。 本發明係考慮這些事項所發明者,其係不至於由於 1 L B而形成於隆突電極與內導線間之接合部形成S η濃 度高之A u - S η合金,而提供一種可將隆突電極與內導 線之接合部變成牢固之半導體裝置,其製造方法及C u製 導線爲其目的。 〔解決問題之手段〕 第1特徵係備有:半導體基板,與設於此半導體基板 上之A U製隆突電極,與對於A u製電極經由接合部之 C u製導線,其特徵爲上述c u製導線係具有C u製導線 本體’與形成於導線本體表面之S η電鍍層,上述接合部 係由A u — C u — S η之三元系合金所成。 第2特徵係備有:半導體基板,與設於此半導體基板 上之A 製隆突電極,與對於A u製電極經由接合部所接 合之C u製導線,其特徵爲:上述a u製隆突電極係具有 經濟部中央標準局員工消費合作社印製 C u製導線本體,與形成於導線本體表面之S η電鍍層, 而上述接合部係大約由A u — C u電極之二元系合金所成 〇 第3特徵係備有:半導體基板,與設於此半導體基板 上之A u製隆突電極,與對於a u製隆突電極經由接合部 所接合之C u製導線,其特徵爲上述C u製導線係具有 C u製導線本體,與形成於導線表面之S η電鍍層,上述 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閱讀背面之注意事項再填寫本頁) 一 7 - 經濟部中央標準局員工消费合作社印製 心吻9〇 A7 ____B7 五、發明説明(5 ) 接合部係大約由A u — C u二元系合金所成。 第a:4特徵爲備有:準備具有A u製電極之半導體基板 之工程’與在A u製隆突電極上,具有C u製導線本體, 與接合具有形成於此導線本體表面之S η電鍍層之C u製 之工程’其特徵爲;在A u製隆突電極與c u製導線之間 ,形成S η濃度爲1 5原子百分比以下且C u濃度爲變成 2 5百分比以下之金靥組織爲由富於A u之單一合金相所 成之接合部之半導體裝置之製造方法。 第5之特徵係備有:準備具有A u製隆突電極之半導 體裝置之製程,與在A u製隆突電極上,具有C u製導線 本體,與接合形成於此導線本體表面之S η電鍍層之C u 製導線工程,其特徵爲;將在A u製隆突電極與C u製導 線之間’形成由大約A u — C u之二元系合金所成之接合 部之半導體裝置之製造方法。 若依據第1特徵,A u製隆突電極導線間之接合部事 先由A u-C U — S η之三元系合金所形成,若將半導體 裝置長時間在常溫或高溫使用時,從接合部趕出S η而可 將接合部由A u — C u之二元系合金所形成。 若依據第2特徵,由於A u製隆突電極與C u製導線 間之接合部由安定之二元巧合金所成,所以,可將接合部 牢固地加以安定化。 勺 若依據第3特徵,因將內導線之S η電鍍層厚度定爲 0. 15jum〜0. 35j^m之厚度,所以,對於Au製 隆突電極接合C u製導線時,可將此接合部由A u _ C u 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) J--.—, —:----f I裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 冰 經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明(6 ) 一Sn之三元系合金所形成。 若梦據第4特徵,將A u製隆突電極與C u製導線間 之接合部,可由S η濃度爲1 5原子百分比以下而C u澳 度爲2 5原子百分比以下且金屬組織爲富於A u之單一合 金相所形成。由於將半導體裝置長時間在常溫或高溫使用 ,從接合部趕出S η而可將接合部由A u — C u之二元系 合金所形成。 若依據第5特徵,可將A u製隆突電極與C u導線間 之接合部,由安定之A u — C u之二元系合金形成,而可 將接合部牢固地加以安定化。 〔發明之實施形態〕 茲參照圖面就本發明之實施形態說明如下。圖1至圖 1 9係表示本發明之實施形態。 首先,從圖1 5及圖1 6,概略說明本發明之半導體 裝置說明如下。根據本發明之半導體裝置1係備有;半導 體裝置1 a ,與設於此半導體裝置基板1 a之A u製隆突 電極6,與接合於A u製隆突電極6之C u製導線1 2。 其中,Cu製造導線1 2係,由接合於Au製隆突電極6 之內導線7,與連結於此內導線7之外導線1所成。 C u製導線1 2係事先形成於樹脂膜1 6上,由此樹 脂膜1 6與Cu製導線1 2來構成TAB帶1 5。TAB 帶1 5之中在樹脂膜1 6,形成有事先延伸外導線1 1之 外導線孔1 7 ’裝設半導體基板1 a之裝置孔,及進行搬 >紙張尺度適财國國家揉準(CNS ) A4·· (21GX297公着) ,.--:----f I裝------訂丨~^-----f 抹 .(請先閱讀背面之注意Ϋ項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 _____B7 五、發明説明(7 ) 運帶同時定位所用之工具孔1 9。又與半導體基板1 a接 合之T+B帶1 5係沿著外導線孔1 7切斷,而裝設於沒 有圖示之印刷電路板。 茲依據圖1更加詳述半導體裝置1如下》 於圖1 ,在半導體裝置1之半導體基板la形成有 A 1製電極組2,在包含電極組2之半導體基板1 a全面 ,形成有由S i >14或5 i 02所成之鈍化膜3。並且,在 鈍化膜3之所定處所,設有鈍化開口部4俾使電極組2露 出,藉此鈍化開口部4使電極組2表面做局部露出。 在電極組2所露出之領域及鈍化膜3之鈍化開口部4 周邊領域,形成有阻擋金靥5。阻擋金屬5通常係由2層 或更多之金屬薄膜所構成。於圖1 ,爲了構成阻擋金屬5 ,做爲第1阻擋金屬層5 a可使用T i ,做爲第2阻擋金 屬層5b可使用Ni ,做爲第3阻擋金屬可使用Pd。又 ,在第3阻擋金屬層5 c上形成上述之隆突電極6 »以 T A B技術所裝設之半導體裝置1時,做爲隆突電極6使 用A u。 如圖1所示,Cu製導線1 2之中,使用I LB ( Inner Lead Bonding)將內導線7接合於隆突電極6。又 ,Cu製導線1 2係如圖1 2所示,具有Cu製導線1 2 與,形成於導線本體1 2之S η電電鍍層1 2 b » C u製導線1 2之S η電鍍層1 2 b係由無電場電鍍 所形成,其厚度係在內導線7部分與外導線1 1爲相異。 內導線7之S η電鍍層1 2 b之厚度係使用電解式膜厚計 本^尺度適用中國國家標準(〇~5)入4规格(2丨〇父297公釐〉_1〇_ '~ :—Ί—.----^ I裝------訂----------{線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣隼局員工消費合作社印製 Α7 Β7 五、發明説明(8 ) 之測定值爲成爲〇.15〜0. 35em之厚度。 另γ方面,外導線1 1之S η電鍍層1 2 b之厚度係 使用電解式膜厚計之測定值爲成爲〇. 4〜0. 6 //m之 厚度。像這樣外導線1 1之S η電鍍層1 lb之厚度爲成 爲0· 4〜〇. 之厚度,所以,〇LB(0uter
Lead Bonding)時,從外導線1 1之表面不會出現C u, 也不會發生C u之氧化,而藉此,就可保持適當之濕潤性 。若使用各向異性導電膜等之0 L B時,也可將外導線 1 1之S η電鍍層1 2 b之厚度成爲0 · 4 下。 又,於Cu製導線12,在Cu製導線本體12a表 面形成Sn電鍍層1 2b後,立即地Sn電鍍層1 2b受 到熱處理,S η電鍍層12 b中之S η將可擴散於Cu製 導線本體1 2內。 接著,若Cu製導線12之Sn電鍍層12b之厚度 爲0. 1〜0. 4em時,形成Sn電鍍層12b後,將 立即實施熱處理之C u製導線1 2表面,將使用Rutherf-ord後方散射分光法分析之結果表示於圖2。如圖2所示 ,若Sn電鍍層12b之厚度爲0. 4/xm以下時Sn電 鍍層1 2b表面之Sn濃度沒有變成1 00%,所以,曉 得在S η電鍍層1 2 b表面附近存在有C u。 如上述,Cu製導線1 2之Sn電鍍層1 2b之厚度 ,係在內導線7變成0_ 15〜0. 35em’此時,在 S η電鍍層1 2 b之最表面,C u濃度與S η濃度之原子 百分比之比率將變成5:95〜25:75(參照圖2) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐)—11 - .--:--:----1 I裝------訂I"^-----{球 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 ΑΊ ____Β7 五、發明説明(9 ) 。又,在外導線1 2 S η電鍍層1 2 b之厚度爲變成 0 · 4 Γ 0 . 6μιη,此時,在Sn電鍍層12b之最表 面,Cu濃度與Sn濃度之原子百分比之比率將變成〇 : 1 0 0 〜5 : 9 5。 茲就由如此構成之半導體裝置1之製造方法說明如下 。首先,準備具有電極組2之半導體基板1 a。其後,在 電極組2上形成阻擋金屬5及A u製隆突電極6。接著, C 11製導線本體1 2 a,與具有形成於導線本體1 2 a表 面之Sn電鍍層1 2b之Cu製導線1 2之中,接觸內導 線7部分與A u製隆突電極6而施加熱與負荷。藉此,內 導線7與A u製隆突電極6就由I L B接合。此時,在內 導線7側面形成內彎角8 ,又在內導線7與A u製隆突電 極6之接合界面形成合金層(接合部)1 〇。由這些內蠓 角8及合金層1〇就可確保內導線7與Au製隆突電極6 間之接合強度。 茲於圖3表示隆突電極6與內導線7間之接合部10 之斷面S EM相片。又,在圖4,圖5及圖6表示將隆突 電極6與內導線7間之接合部10之斷面就Au,Cu, S η分別分析其組成之結果。於圖4至圖6,數字係重量 %,黑色側·係表示高濃度領域,白€側係表示低濃度領域 。於圖3至圖6 I LB條件係定爲溫度5 0 〇°C ,負荷 700MPa ,內導線7之Sn電鍍層12b之厚度爲 0 . 2 8 /zm。如圖3至圖6所示在內彎角8及合金層 10,存在有Au ,Cu及Sn之三元素。茲將做點分析 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐)_ 1 0二~~· 丨_.--^---y丨裝------訂------{線 (請先閲请背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ____B7 五、發明説明(10 ) 內彎角8及合金層10之結果表示於表1。如表1所示, 在內彎靠8,A u與S η之組成比爲顯示近於共晶合金之 數值。又,合金層1 0係由Au - Cu — Sn之三元系合 金所成。 〔表1〕 表1 分析位置 A u C u S η 內彎角 60.1 9.8 28. 7 合金層 61.9 24.2 14. 1 亦即,在隆突電極6將內導線7使用I L B接合來形 成合金層10 ’但是,此際合金層10係已經由Au_ C u — S η之二兀合金所成。像這樣合金層1 〇所以由 A u — C u — S η之三元合金所成’乃因內導線了之8 η 電鑛層12b爲〇· 15~0. 3 5μγπ較薄,所以在 S η電鍍層1 2 b之最表面從C u製導線本體;l 2 a側 Cu會出現5〜2. 5原子%所致。 合金層10之原子%係成爲Au:Cu:Sn= 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐)_ 13 _ — ' ----- I-7-.---1丨裝------訂丨·----A線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消费合作社印製 A7 ---------B7 _ 五、發明説明(11 ) 61 9:24. 2:14.1 ,合金層10之金屬組織 並非共組織而是由富A u之單一合金層所成。像這樣之 富A u單—合金層係其c u濃度爲2 5原子%以下且S η 濃度爲1 5%以下之條件下可獲得,已由實驗所確認。 於富A u之合金中,因S η較不安定,所以若將半導 體裝置在高溫或常溫放置長時間時,S η就從合金層1 〇 被趕出。 茲就將此半導體裝置1 ,長時間放置在高溫之狀態下 之情形說明如下。 茲將在圊3至圖6於I L Β條件下所製作之半導體裝 置1在2 0 0。(:下放置2 4 0 h r時之斷面相片表示於圖 7。又,在圖8 ,圖9及圖10,表示在200 °C放置 240h r時將隆突電極6與內導線7間之接合部1 〇之 斷面就Au,Cu,Sn分別分析其組成之結果。於圖8 至圖1 0,數字係表示w t %,黑色側係表示高濃度區域 ’而白色.側係表示低濃度側。如圖7至於圖1 0所示’在 200°C放置24h r時,從內導線7與Au製隆突電極 6之接合部1〇趕出Sn,而Sn將會擴散於Au製隆突 電極6中。所以,在內導線7與A u製隆突電極6間之接 合部10,Sn濃度就降低而形成Au — Cu之二元系合 金。Au與Cu之擴散係較Sn爲緩和,而由於Kirken-dall效果不容易形成空隙,藉此,可在A u製隆突電極 6與內導線7之間可獲得可靠性高之接合部1 0。按’此 時,在接合部1 0之A u - C u合金也可含有微量之S n 本紙張尺度適用中國國家標準(cns ) a4規格(2】〇><297公釐)_ μ _ ' ~ — 41 · ^ —裝 訂 ^線 (請先閲讀背面之注意事項再填寫本頁} 399490 A7 經濟部中央標準局員工消費合作社印製 _B7_五、發明説明(12 ) ,例如含有5原子%以下。 按、,如圖1 7所示,若I LB之負荷爲5 OMP a以 上時,於接合部1 0就可良好地形成Au — C U- S η之 三元系合金,從初期就可獲得強度高之接合部1 0。圖 1 7係表示I LB時之負荷(MP a )與合金層1 〇之接 合強度(mN)之圖,於圖1 7其I LB條件係成爲內導 線7之Sn電鍍層12b之厚度0. 25em,溫度 5 0 0 °C ° 又,內導線7之Sn電鍍層1 2b之厚度,若使用電 解式膜厚計之測定具有0.15以上時,也可在接合 部1 0形成上述之三元系合金,而可獲得同樣之效果》但 是,若內導線7之Sn電鍍層12b之厚度爲〇.15 以下時,由於內導線7表面之C u濃度太高,所以, 在I LB時將不能形成良好之合金。又’ Sn電鍍層 12 b.之厚度,若使用電解式膜厚計之測定具有0. 3 5 μ m以上時,由於在內導線7之表面不容易出現C u,所 以,不能形成三元系合金。 又,內導線7之S η之擴散領域,若從S η電鍍層 1 2b之最表面超過1 . 2 vm時,則在I LB時就會發 生剩餘之Sη留存在內線頸部之現象(Sη下垂),而在 相鄰之內導線7間可能發生短路,所以’ S η之擴散領域 爲位於1. 2#m以下較佳。 又,如圖1 8所示,若I LB溫度較5 4 0 °C爲低時 ,將不容易形成良好之合金層1 0。圖1 8係表示I LB 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)_ a - ---Ί-I;----ί丨裝------訂------{線 (請先閲讀背面之注意事項再填寫本頁) 五、發明説明(13 ) 時之溫度(°C)與接合部1 〇之接合強度(mN)之圖, 做爲I+B條件係成爲內導線7之Sn電鍍層1 2b之厚 度0· 25#m,負荷7〇MPa。又,如圖18所示, 若I L B溫度超過5 5 0 °C時,內導線7之強度就會降低 。此係由於內導線7之頸部之合金生成會變成過剩所致。 因此’ I L B溫度係必須成爲4 5 0 °C以上5 5 0 °C以下 〇 茲就由圖1 1至圖1 4將半導體裝置1長時間放置於 高溫時之變形例說明如下。圖11至圖14係做爲高溫條 件時’表示選擇2 0 0 °C,7 2 Oh r時之結果之圖。於 圖1 1至圚1 4,高溫放置條件爲200 °C,720h r ’ 11^8條件爲511電鍍層爲0. 28 #m,溫度500 °C ’負荷70MPa »又圖1 1係半導體裝置1之剖面相 片’圖1 2,圖1 3及圖1 4係表示隆突電極6與內導線 7間之接合部10之剖面就Au,Cu,Sn分析組成之 結果之圖.。 經濟部中央標準局員工消費合作杜印製 (請先閱讀背面之注意事項再填寫本頁) 於圖12至圊14,數字係wt%,黑色側係表示髙 濃度區域’白色側係表示濃度區域。如圖1 1至圖1 4所 示’就可曉得S η從接合部1 0被趕出,而在A u製隆突 電極6中擴散而達到阻擋金屬5。此時,雖然會掛慮S η 與A 1製之電極組2發生反應,但是,由於在阻擋金屬5 中內藏T i ,就可防止S η擴散至A 1製之電極組2中。 像這樣,若將半導體裝置在常溫放置長時間時,例如 在常溫使用長時間時,也從接合部1 0趕出S η,而可將 本紙張尺度適用中國國家標準(CNS ) Α4规格(21〇Χ297公釐)_ 16 _ " 經濟部中央標準局貝工消費合作社印製 A7 B7五、發明説明(14 ) 接合部10由Au—Cu二元系合金形成。右將Au_ C u - # η合金變化成A u — C u二元系合金之反應活性 能量,上述Zakel等之文獻所示Au — C u — S η合金 之活性化能量之0. 3 7電子伏特時,周圍溫度爲2 5 °C ,而由於半導體裝置之發熱時若接合部之溫度變成5 0°C 時,約使用5年而接合部將變成A u — C u之二元系合金 。又,若接合部之溫度變成1 0 0°C時,使用約1年接合 部就會變成A u — C u之二元系合金" 〔發明之效果〕 如以上,若依據本發明,將半導體裝置在常溫或高溫 之放置時段,因可將A u製隆突電極與C u製內導線間之 接合部由A u — C u之安定二元系合金形成,所以,可將 接合部牢固地保持安定。像這樣,在接合部不至於產生 A u - S η共晶合金,又即使在常溫或高溫放置之後,也 不至於由於K a r k e n d a 1 1.效果發生空隙,而可牢固且安定 地保持接合部》 圖式之簡單說明 圖1係表示本發明之半導體裝置一實施例之剖面構造 圖。 圖2係表示施加S η電鍍之c u導線之Rutherford 後方散射分析結果之圖。 圖3係表示由ILB所接合之隆突電極與內導線間之 ---Ί — ^----{—裝------訂--^-----{级 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公着) 經濟部中央標準局員工消費合作社印製 A7 _____B7 五、發明説明(15 ) 接合部之金屬組織之剖面相片。 圖4係圖3之領域之金屬組織而表示A u之分析結果 '、, 之相片。 圖5係圖3之領域之金靥組織而表示C u之分析結果 之相片。 圖6係圖3之領域之金靥組織而表示S η之分析結果 之相片。 圖7係表示在2 0 0 °C放置2 4 0 h r時之接合部之 金屬組織之剖面相片。 圖8係圖7之領域金屬組織而表示A u之分布結果之 相片。 圖9係圚7之領域金屬組織而表示C u之分布結果之 相片。 圖1 0係圖7之領域金屬組織而表示S η之分布結果 之相片》 圖1. 1係表示在2 0 0°C放置7 2 0 h r時之接合部 之金屬組織之剖面相片。 圖1 2係圖1 1之領域金屬組織而表示Au之分布結 果之相片。 圖1 3係圖1 1之領域金靥組織而表示C u之分布結 果之相片。 圖1 4係圖1 1之領域金屬組織而表示S η之分布結 果之相片。 圇1 5係半導體裝置之平面圖。 本紙張尺度適用中國國家標準(CNS )八4規格(210Χ297公釐〉_ 18 _ (請先閲讀背面之注意事項再填寫本頁) 訂 線 A7 _______ B7 五、發明説明(16 ) 圖16係半導體裝置之側面圖。 圖^ 7係表示I LB負荷與接合部之接合強度之關係 之圖。 圖1 8係表示I LB負荷與接合部之接合強度之關係 之圖。 圖19係Cu製導線之剖面圖。 圖2 0係表示習知半導體裝置之剖面構造圖。 〔符號之說明〕 I 半導體裝置,la 半導體基板, 2 電極組, 3 鈍化膜, 4 鈍化開口部, 5 阻擋金屬, 5 a 第1之阻擋金屬層,5b 第2之阻擋金靥層, 5 c 第3之阻擋金屬層,6 隆突電極, 7 內導線,8 內彎角, 10 接合部, II 外導線, 12 Cu製導線,12a 導線本體 ,1 2 b S η電鍍層·
IrH--.----{ I裝------訂—N----入線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標率局員工消費合作社印製 本紙張尺度適用中國國家搮準(CNS)A4規格( 210X297公釐)_ 19 _
Claims (1)
- 申請專利範圍 8888 ABCD -rzTTttrn>T 補充 附件1 : 第8 5 1 0 0 8 2 4號專利申請案 中文申請專利範圍修正本 民國85年11月修正 1 . 一種半導體裝置,其特徵爲傲有; 半導體裝置,與 設於此半導體基板上之A u製隆突電極,與 對於A u製隆突電極經由接合部所接合之C u製導線 'hi Ha·· I il In ΛΣ I I (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局貝工消費合作社印製 上述C u製導線係具有C u製導線本體,與形成於導 線本體表面之S η電鍍層,上述接合部係由Au — C u -S η之三元系合金所成。 2.如申請專利範圍第1項之半導體裝置,其中,接 合部之Au — Cu — Sn三元系合金係,Sn濃度爲1 5 原子%以下且C u濃度爲成爲2 5原子%以下,藉此接合 部之金饜組織係變成富A u之單一合金層。 3 ·如申請專利範園第2項之半導體裝置,其中, C u製導線係對於A u製隆突電極經由接合部所接合之內 導線,與連結於此導線之外導線所成,C u製導線之內導 線之Sn電鍍層之厚度爲0.15ym〜0. 35ym。 4 ·如申請專利範圍第3項之半導體裝置,其中,在 內導線之S η電鍍層之最表面,C u濃度與S η濃度之原 子%之比率爲成爲5 : 9 5〜2 5 : 7 5。 5 ·如申請專利範圍第3項之半導體裝置,其中,從 內導線之S η電鍍層向C u製導線本體內側擴散之s η之 訂 線ί 本紙張尺度適用中國國家標準(CNS 規格(210X297公釐) 經濟部中央標準局負工消費合作社印裝 Α8 Β8 C8 D8 六、申請專利範圍 jg#領域,係從Sn電鍍層之最表面爲1. 2#m以下。 6. 如申請專利範圍第3項之半導體裝置,其中, Cu製導線之外導線之Snm鍍層之厚度爲〇. 4〃m〜 〇 . 6 ^ m 0 7. 如申請專利範圍第3項之半導體裝置,其中,在 外導線之S η電鍍層之最表面,C u澳度之原子%係成爲 5原子%以下。 8. 如申請專利範圍第2項之半導體裝置.,其中,再 備有設於半導體基板與A u製隆突電極間之阻擋金屬,而 T i含在此阻擋金屬層內。 9 . 一種半導體裝置,其特徵爲備有: 半導體裝置,與 設於此半導體基板上之A u製隆突電極,與 對於Au製隆突電極經由接合部所接合之C u製導線 , 上述Cu製導線係具有Cu製導線本體,與形成於導 線本體表面之S η電鍍層,上述接合部係大致由A u — C U之7C系合金所成。 10.如申請專利範圍第9項之半導體裝置,其中, 再備有設於半導體基板與A u製隆突電極間之阻擋金屬, 而T i含在此阻擋金靥層內。 1 1 .—種銅(Cu )製導線,其特徵爲備有: C u製導線本體,與 形成於導線本體表面之S η電鍍層, 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局負工消費合作社印製 B8 C8 D8 六、申請專利範圍 於由內導線與外導線所成之c u製導線, 內導線之Sn電鍍層厚度係0_ 15//m〜0· 3 5 μ m 0 1 2 .如申請專利範圍第1 1項之銅(Cu )製導線 ,其中,在內導線之S η電鍍層之最表面,C u濃度與 Sn濃度之原子%之比率爲成爲5 : 9 5〜2 5 : 7 5 ° i 3 .如申請專利範圍第1 1項之銅(C u )製導線 ,其中,從內導線之S η電鍍層向C u製導線本體內側擴 散之Sn之擴散領域,係從Sn電鍍層之最表面爲1_ 2 P m以下。 1 4 .如申請專利範圍第1 1項之銅(Cu )製導線 ,其中,C U製導線之外導線之S η電鍍層之厚度爲 0. 4j«m 〜0. 6#m0 1 5 .如申請專利範圍第1 1項之銅(Cu )製導線 ,其中,在外導線之S η電銨層之最表面,C u濃度之原 子%係成爲j原子%以下。 1 6 .—種半導體裝置之製造方法,其特徵爲備有: 準備具有A u製隆突電極之半導體基板之製程,與在 Au製隆突電極上接合C u製導線本體,與具有形成於此 導線本體表面之S η電鍍層之C u製導線之製程, 在Au製隆突電極與C u製電極之間,S η澳度爲變 成1 5原子%以下且Cu濃度爲成爲2 5原子%以下而金 屬組織爲形成由富A u之單一合金相所成之接合部。 17.—種半導體裝置之製造方法,其中,將cu製 本紙張尺度適用中國國家標隼(CNS〉A4規格(210X297公Ϊ〉 · ' (請先閱讀背面之注意事項再填寫本頁) 訂 六、申請專利範圍 導線接合於Au製隆突電極上時,將具有0. 15;/m〜 0. 35^m厚度之Sn電鍍層之Cu製導線接合於Au 製隆突電極上。 18. 如申請專利範圍第16項之半導體裝置之製造 方法,其中,將C u製導線接合於Au製隆突電極上時, 以4 5 0 °C〜5 5 0 °C之加熱條件接合。 19. 如申請專利範圍第16項之半導體裝置之製造 方法,其中,將C u製導線接合於Au製隆突電極上時, 以5 Ο Μ P a以上之負荷條件接合。 2 0 . —種半導體裝置之製造方法,其特徵爲備有; 準備具有A u製隆突電極之半導體基板之工程,與 在Au製隆突電極上接合C u製導線本體,與具有形 成於此導線本體表面之S η電鍍層之C u製導線之製程, 將A u製隆突電極及C u製導線以所定溫度放置一定 時間之製程, 在A u勢隆突電極與C u很導線之間,形成大致由 一 A u _C u之二元系合金所成之接合部。 經濟部中央標準局員工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 2 1 .如申請專利範圍第2 0項之半導體裝置之製造 方法,其中,將C u製導線接合於Au製隆突電極上時, 將具有0. 15"m〜0. 35μπι厚度之Sn電鍍層之 C u製導線,接合於Au製隆突電極上。 2 2 .如申請專利範圍第2 0項之半導體裝置之製造 方法,其中,將C u製導線接合於Au製隆突電極上時, 以4 5 0 °C〜5 5 0 °C之加熱條件接合。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) Atsces 六、申請專利範圍 2 3 .如申請專利範圍第2 0項之半導體裝置之製造 方法,其中,將C u製導線接合於A u製隆突電極上時, 以5 0 P M a以上之負荷條件下接合。 -----------炎 II (請先閣讀背面之注意事項再填寫本頁) 訂 線ί 經濟部中央標準局員工消費合作社印製 本紙浪尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐}
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3595995 | 1995-02-01 | ||
JP34640595A JP3296400B2 (ja) | 1995-02-01 | 1995-12-12 | 半導体装置、その製造方法およびCu製リード |
Publications (1)
Publication Number | Publication Date |
---|---|
TW299490B true TW299490B (zh) | 1997-03-01 |
Family
ID=26374978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085100824A TW299490B (zh) | 1995-02-01 | 1996-01-24 |
Country Status (6)
Country | Link |
---|---|
US (2) | US5747881A (zh) |
EP (2) | EP0725437B1 (zh) |
JP (1) | JP3296400B2 (zh) |
KR (1) | KR100237940B1 (zh) |
DE (1) | DE69637728D1 (zh) |
TW (1) | TW299490B (zh) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19524739A1 (de) * | 1994-11-17 | 1996-05-23 | Fraunhofer Ges Forschung | Kernmetall-Lothöcker für die Flip-Chip-Technik |
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-
1995
- 1995-12-12 JP JP34640595A patent/JP3296400B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-24 TW TW085100824A patent/TW299490B/zh not_active IP Right Cessation
- 1996-01-30 US US08/593,622 patent/US5747881A/en not_active Expired - Lifetime
- 1996-02-01 DE DE69637728T patent/DE69637728D1/de not_active Expired - Lifetime
- 1996-02-01 EP EP96101412A patent/EP0725437B1/en not_active Expired - Lifetime
- 1996-02-01 EP EP08000792.5A patent/EP1939938B1/en not_active Expired - Lifetime
- 1996-02-01 KR KR1019960002412A patent/KR100237940B1/ko not_active IP Right Cessation
-
1997
- 1997-05-09 US US08/853,475 patent/US6049130A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08274129A (ja) | 1996-10-18 |
US6049130A (en) | 2000-04-11 |
EP1939938A3 (en) | 2008-07-09 |
EP0725437A3 (en) | 1998-11-18 |
JP3296400B2 (ja) | 2002-06-24 |
DE69637728D1 (de) | 2008-12-11 |
EP0725437B1 (en) | 2008-10-29 |
EP1939938A2 (en) | 2008-07-02 |
KR960032613A (ko) | 1996-09-17 |
EP1939938B1 (en) | 2014-07-23 |
EP0725437A2 (en) | 1996-08-07 |
KR100237940B1 (ko) | 2000-01-15 |
US5747881A (en) | 1998-05-05 |
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