JPH11243208A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11243208A
JPH11243208A JP10045459A JP4545998A JPH11243208A JP H11243208 A JPH11243208 A JP H11243208A JP 10045459 A JP10045459 A JP 10045459A JP 4545998 A JP4545998 A JP 4545998A JP H11243208 A JPH11243208 A JP H11243208A
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JP
Japan
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semiconductor substrate
semiconductor device
semiconductor
electrode
layer
Prior art date
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Application number
JP10045459A
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English (en)
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Shigenobu Maeda
茂伸 前田
Tadashi Nishimura
正 西村
Kazuhito To
一仁 塘
Shigeto Maekawa
繁登 前川
Yuichi Hirano
有一 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 α線によるエラーを回避し、かつ応力に対す
る耐性が大きなＣＳＰ実装用の半導体装置を提供する。 【解決手段】 半導体基板１０１上には埋め込み酸化膜
１０７が形成されており、埋め込み酸化膜１０７上には
ＳＯＩ構造を呈するＭＯＳトランジスタが形成されてい
る。該ＭＯＳトランジスタは半導体層１２０において形
成されたソース・ドレイン領域１２０ａ，１２０ｂと、
ゲート電極１１０とから構成される。層間絶縁膜１０８
上には図示されない接続機構によってソース・ドレイン
領域１２０ａ，１２０ｂの何れかと接続されたアルミパ
ッド１０３と、アルミパッド１０３の上部を開口するシ
リコン窒化膜１０４が形成されている。アルミパッド１
０３からシリコン窒化膜１０４に架けてチタン層１０
５、ニッケル層１０６が形成され、更にニッケル層１０
６には半田バンプ１１が設けられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特にＣＳＰ（Chip Size Package ）の態様で実装さ
れる半導体装置に関する。
【０００２】
【従来の技術】図９は従来のＣＳＰ実装を模式的に示す
断面図である。半導体装置１は、これをプリント基板２
に実装する場合に必要な面積を抑制するために、チップ
の状態で直接にプリント基板２に実装される。チップ状
の半導体装置１は半田バンプ１１を有しており、これを
介してプリント基板２に接続されている。
【０００３】図１０は従来の他のＣＳＰ実装を模式的に
示す断面図である。図示されるように、チップ状の半導
体装置１は半田バンプ１１の露出を許すモールド樹脂１
２によって覆われている場合がある。
【０００４】図１１乃至図１４は従来の半導体装置の製
造方法を工程順に示す断面図である。図１１において、
ソース・ドレインとして機能する拡散層１０１ａ，１０
１ｂが、例えばシリコンからなる半導体基板１０１の上
面に形成されており、半導体基板１０１上には例えばシ
リコン酸化膜からなる層間絶縁膜１０２が設けられてい
る。ゲート１０９はゲート絶縁膜（図中では繁雑を避け
るために層間絶縁膜１０２と同一視している）を介し
て、拡散層１０１ａ，１０１ｂが挟む半導体基板１０１
の上面と対峙して設けられている。アルミパッド１０３
は図示されない接続機構、例えばコンタクトホールによ
って拡散層１０１ｂと接続されている。
【０００５】図１１に示された構造に対してプラズマＣ
ＶＤ法により、シリコン窒化膜１０４を形成する。そし
て写真製版技術及びエッチングによってアルミパッド１
０３上のシリコン窒化膜１０４を選択的に除去して図１
２に示された構造を得る。
【０００６】図１２に示された構造に対してチタン層１
０５，ニッケル層１０６をスパッタリング法にて成膜す
る。そしてアルミパッド１０３からシリコン窒化膜１０
４に架かる部分のみを写真製版技術及びエッチングによ
って残置して図１３に示された構造を得る。
【０００７】図１３に示された構造に対して、アルミパ
ッド１０３、チタン層１０５，ニッケル層１０６の積層
構造上に半田バンプ１１を設けて図１４に示された構造
を得る。
【０００８】一方、α線９１が飛来することによって半
導体中に生じる電子９３と正孔９２が半導体装置の動作
のエラーを招くことはよく知られている。モールド樹脂
は図１０に示されるように半田バンプ１１を露出させつ
つ半導体装置を包むけれども一般のモールド樹脂１２に
用いられてきた材料よりもα線を透過させにくい、例え
ばポリイミド樹脂で半導体をα線から遮蔽して保護する
必要があった。
【０００９】
【発明が解決しようとする課題】しかし、従来のＣＳＰ
実装に用いられるチップ状の半導体装置ではこのポリイ
ミド樹脂による遮蔽・保護を行うことは困難であった。
例えばシリコン窒化膜１０４に替えて、あるいはシリコ
ン窒化膜１０４上にポリイミドを生成した場合には、チ
タン層１０５，ニッケル層１０６の剥離、凹凸の発生を
招きかねないからである。
【００１０】これはチタン層１０５，ニッケル層１０６
をスパッタリング法にて成膜する際、成膜温度が３００
℃を越えてしまうことに起因する。通常、ポリイミドの
生成は、液状のポリアミドカルボン酸を３００℃〜３５
０℃で加熱して脱水させ、以て重合させることで行う。
しかし、ポリアミドカルボン酸中の水分を完全に取り除
く事は困難であり、チタン層１０５，ニッケル層１０６
のスパッタリングを行った際に、ポリイミドに残留して
いた水分が放出されて上記剥離、凹凸の発生が生じる可
能性がある。
【００１１】更に、半導体チップよりもプリント基板の
方が一般に熱膨張が大きいため、両者の間に応力がかか
る。ＣＳＰ実装においては、リードフレーム方式の実装
で応力を緩和したリードフレームが存在せず、よって実
装後の応力緩和が困難であるという問題点がある。応力
の緩和が困難であれば、半導体基板１０１にクラックが
発生する可能性があり、拡散層１０１ａ，１０１ｂは通
常ウエルと呼ばれる不純物拡散領域において形成される
ので、ウエルにクラックが生じるとトランジスタの特性
が大きく劣化してしまう。
【００１２】本願は上記問題点を解決するためになされ
たもので、α線によるエラーを回避し、あるいは更に応
力に対する耐性が大きなＣＳＰ実装用の半導体装置を提
供する事を目的としている。
【００１３】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、絶縁層中に設けられ、ＳＯＩ構造を呈
するトランジスタが形成される半導体層と、前記絶縁層
上に設けられた電極と、前記電極上に設けられた導電性
のバンプとを備える半導体装置である。
【００１４】この発明のうち請求項２にかかるものは、
請求項１記載の半導体装置であって、前記トランジスタ
は、互いにフィールドシールド分離されつつ同一の前記
半導体層において複数形成される。
【００１５】この発明のうち請求項３にかかるものは、
（ａ）半導体基板上に電極を形成する工程と、（ｂ）前
記電極に導電性のバンプを形成する工程と（ｃ）前記電
極を避けて前記半導体基板の上面を覆う、α線を阻止す
る絶縁膜を形成する工程とを備える半導体装置の製造方
法である。但し、前記工程（ａ）は前記工程（ｃ）に先
行する。
【００１６】この発明のうち請求項４にかかるものは、
請求項３記載の半導体装置の製造方法であって、前記工
程（ｃ）は前記工程（ｂ）に先行する（ｃ’）前記電極
の少なくとも一部を露呈させつつ前記半導体基板の上面
を覆う、α線を阻止する絶縁膜を形成する工程であり、
前記工程（ｂ）は（ｂ’）前記露呈された電極に導電性
のバンプを形成する工程である。
【００１７】この発明のうち請求項５にかかるものは、
請求項３記載の半導体装置の製造方法であって、前記工
程（ｃ）は前記工程（ｂ）に後行する（ｃ’）前記電極
を回避しつつ、α線を阻止する絶縁膜の材料を前記半導
体基板の上面に滴下する工程である。
【００１８】この発明のうち請求項６にかかるものは、
半導体基板と、前記半導体基板上に形成された電極と、
前記電極上に設けられた導電性のバンプと、前記バンプ
を避けて前記半導体基板を覆うα線を阻止する膜と、前
記半導体基板において前記膜を介さずに前記バンプを見
込む領域に形成される第１の素子と、前記半導体基板に
おいて前記領域以外に形成され、前記第１の素子よりも
α線に対する耐性の低い第２の素子とを備える半導体装
置である。
【００１９】この発明のうち請求項７にかかるものは、
請求項６記載の半導体装置であって、前記第１の素子
は、電位が固定されたボディを有するＭＯＳトランジス
タである。
【００２０】
【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１にかかる半導体装置の構造を例示する断面図
である。例えばシリコンからなる半導体基板１０１上に
は埋め込み酸化膜１０７が形成されており、埋め込み酸
化膜１０７上にはＳＯＩ（Semiconductor On Insulato
r）構造を呈するＭＯＳトランジスタが形成されてい
る。該ＭＯＳトランジスタは例えばシリコンからなる半
導体層１２０において形成されたソース・ドレイン領域
１２０ａ，１２０ｂと、ゲート電極１１０とから構成さ
れる。半導体層１２０及びゲート電極１１０は埋め込み
酸化膜１０７上に設けられた、例えばＢＰＴＥＯＳ（Bo
ro Phospho Tetra Ethyl Ortho Silicate）やＮＳＧ（N
on-doped Silicate glass）からなる層間絶縁膜１０８
によって覆われている。
【００２１】層間絶縁膜１０８上には図示されない接続
機構によってソース・ドレイン領域１２０ａ，１２０ｂ
の何れかと接続されたアルミパッド１０３と、アルミパ
ッド１０３の上部を開口するシリコン窒化膜１０４が形
成されている。アルミパッド１０３からシリコン窒化膜
１０４に架けてチタン層１０５、ニッケル層１０６が形
成され、更にニッケル層１０６には半田バンプ１１が設
けられる。
【００２２】このような構造は、層間絶縁膜１０８を含
んでこれよりも下側（半導体基板１０１側）の構造は従
来のＳＯＩトランジスタを形成する手法で得る事がで
き、層間絶縁膜１０４よりも上側（半田バンプ１１側）
の構造は、図１１〜図１４で示された従来の手法を用い
て形成する事ができる。
【００２３】かかる構造においてα線９１が飛来した場
合、半導体層１２０、半導体基板１０１において電子９
３、正孔９２が発生する。しかし、半導体層１２０はＳ
ＯＩトランジスタに供せられるものであるから、その厚
さをチャネル形成に必要な程度の厚さまで薄くすること
ができる。従って半導体層１２０において発生する電子
９３、正孔９２は、半導体基板１０１において発生する
それらと比較して非常に小さい。従って、図１４におい
て示されるような、いわゆるバルクタイプのトランジス
タと比較して、ＳＯＩトランジスタはα線９１による悪
影響を受けにくい。
【００２４】しかも、かかる構造において、半田バンプ
１１を加熱してＣＳＰ実装が行われた後に冷却される
と、半導体チップよりも熱膨張係数が高いプリント基板
の方が大きく縮むように応力が発生する。しかし半導体
層１２０はその厚さが薄く、かつ半導体層１２０は短く
延設されているので、半導体層１２０においてクラック
が生じる確率は半導体基板１０１のそれよりも小さい。
従って、図１４に示された構成よりも応力に対する耐性
の高い半導体チップを得る事ができる。しかも、ＣＳＰ
の特徴たるサイズの抑制を損なうこともない。
【００２５】図２は実施の形態１にかかる半導体装置の
他の構造を例示する断面図である。半導体層１２０は図
示されないチャネル長方向に垂直に（従ってチャネル幅
方向に）延設されている。ＦＳゲート１１１は、ゲート
電極１１０を有し、チャネル幅方向において複数設けら
れたトランジスタに対して、これらをＦＳ分離（Filed
Shield isolation）するために設けられたものである。
このように、長く半導体層１２０が延設される場合であ
っても、半導体層１２０は、半導体基板１０１と比較し
て圧倒的に薄いので、応力が緩和され易く、クラックが
入ることは殆んどない。また半導体基板１０１にクラッ
クが入ったとしても半導体１２０に形成されるトランジ
スタの特性には全く影響しない。よってＦＳ分離の為に
半導体層１２０を広く延設したからといって、図１の構
造と比較して、本発明の効果が損なわれるというもので
はない。
【００２６】実施の形態２．図３乃至図５は本発明の実
施の形態２にかかる半導体装置の製造方法を工程順に示
す断面図である。
【００２７】図３に示されるように、半導体基板１０１
上に層間絶縁膜１０２を形成し、更にアルミパッド１０
３、チタン層１０５、ニッケル層１０６を形成する。こ
こでアルミパッド１０３は図示されないソース・ドレイ
ン領域と電気的に接続される。図３に示されるように局
所的に３つの金属の積層構造は、公知の半導体製造技術
によって実現する事ができる。
【００２８】この後、シリコン窒化膜１０４及びポリイ
ミド層２０３を成膜し、ニッケル層１０６の上方を開口
する（図４）。ここでシリコン窒化膜１０４及びポリイ
ミド層２０３の積層からなる膜２０１はα線を阻止する
膜となる。更に半田バンプ１１を上記開口に設けてチッ
プ状の半導体装置が得られる（図５）。このような構造
においてはポリイミド層２０３がα線の半導体基板１０
１への進入を防ぐので、半導体基板１０１においてバル
クタイプのトランジスタを形成した場合でもα線による
エラーを回避する事ができる。なお、半導体基板１０１
の裏面（層間絶縁膜１０２が設けられない側）から飛来
したα線は通常は拡散層１０１ａ，１０１ｂにまで到達
しないので、考慮する必要は殆ど無い。
【００２９】既にチタン層１０５、ニッケル層１０６が
形成された後にポリイミド層２０３が形成される。また
半田バンプ１１を設ける工程において温度上昇は２００
℃程度である。従って、既に形成されたポリイミド層２
０３から更に水分が出てくるという従来の問題点は回避
できる。
【００３０】実施の形態３．図６は本発明の実施の形態
３にかかる半導体装置の製造方法を示す断面図である。
図１４に示された従来の構成に対して、ポリアミドカル
ボン酸を半田バンプ１０１を避けて滴下する。その後加
熱処理を行えば、図６に示すように、半田バンプ１０１
を避けてポリイミド層２０３を形成する事ができ、半田
バンプ１０１とプリント基板との接続を妨げずにα線を
防止する事ができる。
【００３１】勿論、ポリアミドカルボン酸に限らず、α
線を防止することができる物質の材料であって滴下可能
な物質であれば上記手法を用いる事ができる。
【００３２】実施の形態４．図７は本発明の実施の形態
４にかかる半導体装置の構造を例示する断面図である。
半導体基板１０１の上面には、領域ＡＲを含んで分離酸
化膜４００が形成され、またソース・ドレイン領域たる
拡散層１０１ａ，１０１ｂが形成されている。そして半
導体基板１０１の上にはゲート電極１０９を囲む層間絶
縁膜１０２が形成される。層間絶縁膜１０２上にはアル
ミパッド１０３、チタン層１０５、ニッケル層１０６か
らなる積層構造が局所的に形成され、かかる積層構造の
上には半田バンプ１１が設けられている。そして半田バ
ンプ１１を避けて膜２０１が層間絶縁膜１０２上に形成
されている。かかる膜２０１の形成は、実施の形態３或
いは実施の形態４に示された工程を採用することにより
実現できる。
【００３３】膜２０１及び半田バンプ１１の存在によ
り、空中から飛来するα線が半導体基板１０１に進入す
ることは抑止できる。しかし、半田は通常、鉛を成分と
して含み、放射性同位元素を不純物として少なからず含
んでいるため、半田バンプ１１自身からα線が半導体基
板１０１へと進入する可能性がある。
【００３４】そこで半導体基板１０１の上面において、
半田バンプ１１を膜２０１を介さずに見込む領域ＡＲを
設定する。この領域ＡＲには半田バンプ１１からのα線
が進入する可能性があるとして、トランジスタやキャパ
シタ等、微少な電荷の増大が動作に影響を受ける素子を
形成しない。例えばＣＳＰ実装に採用される半導体装置
において形成されるキャパシタは数十ｆＣであり、僅か
な電子・正孔対の生成も動作に影響がある。
【００３５】領域ＡＲには例えば分離酸化膜４００が形
成される。あるいは実施の形態１に示された、α線に対
する耐性が高いＳＯＩトランジスタや、抵抗素子を形成
してもよい。逆に領域ＡＲを避けて形成されたトランジ
スタには空中から飛来するα線は勿論、半田バンプ１１
からのα線も膜２０１によって阻止されるので、α線に
よるエラーの発生を回避する事ができる。
【００３６】即ち、領域ＡＲ以外に設けられる素子より
もα線に対する耐性が高い素子を領域ＡＲに形成するこ
とにより、半導体装置全体のα線耐性を損なうことなく
面積を有効に利用することができる。
【００３７】実施の形態５．図８は本発明の実施の形態
５にかかる半導体装置の構造を例示する断面図である。
実施の形態１と同様にして複数のＳＯＩトランジスタ１
２１〜１２３が形成されている。ＳＯＩトランジスタ１
２１はソース・ドレイン領域１２１ａ，１２１ｂと、ボ
ディ部１２１ｃと、ゲート電極１２１ｄで構成されてい
る。ＳＯＩトランジスタ１２２はソース・ドレイン領域
１２２ａ，１２２ｂと、ボディ部１２２ｃと、ゲート電
極１２２ｄで構成されている。ＳＯＩトランジスタ１２
３はソース・ドレイン領域１２３ａ，１２３ｂと、ボデ
ィ部１２３ｃと、ゲート電極１２３ｄで構成されてい
る。但し、ボディ部１２１ｃ，１２２ｃはフローティン
グ状態にあり、ボディ部１２３ｃは、図示されない周知
の技術にてその電位が固定されている。
【００３８】上記領域ＡＲにおいて、ＭＯＳ型のＳＯＩ
トランジスタを形成する場合、そのボディの電位を周知
の技法で固定しておくことにより、α線によって発生し
た電子・正孔が寄生バイポーラ効果を招く事もなく、一
層α線に対する耐性を高めつつ、面積を有効に利用する
事ができる。
【００３９】その他．なお、半田バンプ１１からのα線
発生を回避するため、半田バンプの材料として鉛を排除
した、金と錫の合金を採用する事もできる。
【００４０】
【発明の効果】この発明のうち請求項１，２にかかる半
導体装置によれば、導電性のバンプをプリント基板に接
続する、いわゆるＣＳＰ実装を行う事ができる。しかも
トランジスタがＳＯＩ構造を呈しており、トランジスタ
を形成する半導体層においてα線に起因して発生する電
子・正孔の量は、トランジスタの動作に影響を与える程
ではない。しかも、ＣＳＰ実装において問題となるプリ
ント基板と半導体装置との熱膨張率の差に起因した応力
に対しても、半導体層にクラック等が入る可能性が低
い。
【００４１】この発明のうち請求項３乃至請求項５にか
かる半導体装置の製造方法によれば、形成後の加熱に弱
いポリイミド等のα線阻止膜を絶縁膜として採用して
も、バンプの下地となる電極の形成が絶縁膜の生成に先
行するので、電極形成における温度上昇が絶縁膜に影響
を与える事が回避される。
【００４２】この発明のうち請求項６にかかる半導体装
置によれば、バンプから飛来するα線が膜によって阻止
されない領域には、α線に対する耐性の高い第１の素子
が形成されるので、面積を有効に利用しつつ、α線に起
因する悪影響を回避する事ができる。
【００４３】この発明のうち請求項７にかかる半導体装
置によれば、第１の素子たるＭＯＳトランジスタのボデ
ィの電位が固定されるので、寄生バイポーラ効果を抑制
する事ができ、一層α線に対する耐性を高める事ができ
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる半導体装置の
構造を例示する断面図である。
【図２】 実施の形態１の他の構造を例示する断面図で
ある。
【図３】 本発明の実施の形態２にかかる半導体装置の
製造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態２にかかる半導体装置の
製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態２にかかる半導体装置の
製造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態３にかかる半導体装置の
製造方法を示す断面図である。
【図７】 本発明の実施の形態４にかかる半導体装置の
構造を例示する断面図である。
【図８】 本発明の実施の形態５にかかる半導体装置の
構造を例示する断面図である。
【図９】 従来のＣＳＰ実装を模式的に示す断面図であ
る。
【図１０】 従来の他のＣＳＰ実装を模式的に示す断面
図である。
【図１１】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１２】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１３】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図１４】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【符号の説明】
１１ 半田バンプ、１０３ アルミパッド、１０５ チ
タン層、１０６ ニッケル層、１０７ 埋め込み酸化
膜、１０８ 層間絶縁膜、１２０ 半導体層、１２１〜
１２３ ＳＯＩトランジスタ、２０１ 膜、２０３ ポ
リイミド層、４００ 分離酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前川 繁登 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 平野 有一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層中に設けられ、ＳＯＩ構造を呈す
    るトランジスタが形成される半導体層と、 前記絶縁層上に設けられた電極と、 前記電極上に設けられた導電性のバンプとを備える半導
    体装置。
  2. 【請求項２】 前記トランジスタは、互いにフィールド
    シールド分離されつつ同一の前記半導体層において複数
    形成される、請求項１記載の半導体装置。
  3. 【請求項３】 （ａ）半導体基板上に電極を形成する工
    程と、 （ｂ）前記電極に導電性のバンプを形成する工程と
    （ｃ）前記電極を避けて前記半導体基板の上面を覆う、
    α線を阻止する絶縁膜を形成する工程とを備え、 前記工程（ａ）は前記工程（ｃ）に先行する、半導体装
    置の製造方法。
  4. 【請求項４】 前記工程（ｃ）は前記工程（ｂ）に先行
    する（ｃ’）前記電極の少なくとも一部を露呈させつつ
    前記半導体基板の上面を覆う、α線を阻止する絶縁膜を
    形成する工程であり、 前記工程（ｂ）は（ｂ’）前記露呈された電極に導電性
    のバンプを形成する工程である、請求項３記載の半導体
    装置の製造方法。
  5. 【請求項５】 前記工程（ｃ）は前記工程（ｂ）に後行
    する（ｃ’）前記電極を回避しつつ、α線を阻止する絶
    縁膜の材料を前記半導体基板の上面に滴下する工程であ
    る、請求項３記載の半導体装置の製造方法。
  6. 【請求項６】 半導体基板と、 前記半導体基板上に形成された電極と、 前記電極上に設けられた導電性のバンプと、 前記バンプを避けて前記半導体基板を覆うα線を阻止す
    る膜と、 前記半導体基板において前記膜を介さずに前記バンプを
    見込む領域に形成される第１の素子と、 前記半導体基板において前記領域以外に形成され、前記
    第１の素子よりもα線に対する耐性の低い第２の素子と
    を備える半導体装置。
  7. 【請求項７】 前記第１の素子は、電位が固定されたボ
    ディを有するＭＯＳトランジスタである、請求項６記載
    の半導体装置。
JP10045459A 1998-02-26 1998-02-26 半導体装置及びその製造方法 Pending JPH11243208A (ja)

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