KR100377893B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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니시무라다다시
쯔쯔미가즈히또
마에가와시게또
히라노유이찌
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미쓰비시덴키 가부시키가이샤
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Abstract

α선에 의한 에러를 회피할 수 있으면서, 응력에 대한 내성이 큰 CSP 실장용 반도체 장치를 제공한다.
반도체 기판(101) 상에는 매립 산화막(107)이 형성되어 있으며, 매립 산화막(107) 상에는 SOI 구조를 나타내는 MOS 트랜지스터가 형성되어 있다. 상기 MOS 트랜지스터는 반도체층(120)에 형성되는 소스·드레인 영역(120a, 120b)과, 게이트 전극(110)으로 구성된다. 층간 절연막(108) 상에는 도시되지 않은 접속 기구에 의해 소스·드레인 영역(120a, 120b) 중 어느 하나와 접속된 알루미늄 패드(103)와, 알루미늄 패드(103) 상부를 개구하는 실리콘 질화막(104)이 형성되어 있다. 알루미늄 패드(103)로부터 실리콘 질화막(104)에 걸쳐서 티탄층(105), 니켈층(106)이 형성되며, 또한 니켈층(106)에는 땜납 범프(11)가 설치된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 CSP(Chip Size Package)의 형태로 실장되는 반도체 장치에 관한 것이다.
도 9는 종래의 CSP 실장을 모식적으로 나타낸 단면도이다. 반도체 장치(1)는, 이것을 프린트 기판(2)에 실장하는 경우에 필요한 면적을 억제하기 위해서 칩의 상태로 직접 프린트 기판(2)에 실장된다. 칩형 반도체 장치(1)는 땜납 범프(11)를 갖고 있으며, 이 범프를 통해 프린트 기판(2)에 접속되어 있다.
도 10은 종래의 다른 CSP 실장을 모식적으로 나타낸 단면도이다. 도시된 바와 같이, 칩형 반도체 장치(1)는 땜납 범프(11)의 노출을 허용하는 몰드 수지(12)에 의해서 피복되어 있는 경우가 있다.
도 11 내지 도 14는 종래의 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다. 도 11에서 소스·드레인으로서 기능하는 확산층(101a, 101b)이, 예를 들면 실리콘으로 이루어진 반도체 기판(101)의 상면에 형성되어 있으며, 반도체 기판(101) 상에는 예를 들면 실리콘 산화막으로 이루어진 층간 절연막(102)이 설치되어 있다. 게이트(109)는 게이트 절연막[도면 중에서는 혼란을 피하기 위해서 층간 절연막(102)과 동일시되어 있음]을 통해 확산층(101a, 101b)이 사이에 있는 반도체 기판(101)의 상면과 대치하여 설치되어 있다. 알루미늄 패드(103)는 도시되지 않은 접속 기구 예를 들면, 컨택트 홀에 의해서 확산층(101b)과 접속되어 있다.
도 11에 도시된 구조에 대해 플라즈마 CVD법에 의해 실리콘 질화막(104)을 형성한다. 그리고, 사진 제판 기술 및 에칭에 의해서 알루미늄 패드(103) 상의 실리콘 질화막(104)을 선택적으로 제거하여 도 12에 도시된 구조를 얻는다.
도 12에 도시된 구조에 대해 티탄층(105), 니켈층(106)을 스퍼터링법으로 성막한다. 그리고 알루미늄 패드(103)로부터 실리콘 질화막(104)에 걸리는 부분만을 사진 제판 기술 및 에칭으로 남겨서 도 13에 도시된 구조를 얻는다.
도 13에 도시된 구조에 대해 알루미늄 패드(103), 티탄층(105), 니켈층(106)의 적층 구조 상에 땜납 범프(11)를 설치하여 도 14에 도시된 구조를 얻는다.
한편, α선(91)이 날아옴으로써 반도체 중에 생기는 전자(93)와 정공(92)이 반도체 장치의 동작 에러를 초래하는 것은 잘 알려져 있다. 도 10에 도시된 바와 같이 몰드 수지가 땜납 범프(11)를 노출시키면서 반도체 장치를 둘러싸지만 일반의 몰드 수지(12)에 이용되어 온 재료보다도 α선을 차단하기 어려워 예를 들면, 폴리이미드 수지로 반도체를 α선으로부터 차폐하여 보호할 필요가 있었다.
그러나, 종래의 CSP 실장에 이용되는 칩형 반도체 장치에서는 이 폴리이미드 수지에 의한 차폐·보호를 행하는 것은 곤란하였다. 예를 들면, 실리콘 질화막(104)으로 교환하거나 혹은 실리콘 질화막(104) 상에 폴리이미드를 생성한 경우에는 티탄층(105), 니켈층(106)의 박리, 요철의 발생을 초래할 수 있기 때문이다.
이것은 티탄층(105), 니켈층(106)을 스퍼터링법으로써 성막할 때, 성막 온도가 300℃를 넘어 버리는 것에 기인한다. 통상, 폴리이미드의 생성은 액상의 폴리아미드 카르복실산을 300℃ ∼ 350℃로 가열하여 탈수시키고 중합시킴으로써 행해진다. 그러나, 폴리아미드 카르복실산 중 수분을 완전히 제거하는 것은 곤란하며, 티탄층(105), 니켈층(106)의 스퍼터링이 행해진 때에 폴리이미드에 잔류하고 있던 수분이 방출되어 상기 박리, 요철의 발생이 생길 가능성이 있다.
더욱이, 반도체칩보다도 프린트 기판 쪽이 일반적으로 열 팽창이 크기 때문에, 양자간에 응력이 걸린다. CSP 실장에서는 리드 프레임 방식의 실장으로 응력을 완화하는 리드 프레임이 존재하지 않으므로, 실장 후의 응력 완화가 곤란하다고 하는 문제점이 있다. 응력의 완화가 곤란하면 반도체 기판(101)에 크랙이 발생할 가능성이 있으며, 확산층(101a, 101b)은 통상 웰이라고 불리는 불순물 확산 영역에서 형성되므로, 웰에 크랙이 생기면 트랜지스터의 특성이 크게 열화된다.
본원은 상기 문제점을 해결하기 위해서 이루어진 것으로, α선에 의한 에러를 회피하거나 혹은 응력에 대한 내성이 더욱 큰 CSP 실장용 반도체 장치를 제공하는 것을 목적으로 하고 있다.
본 발명의 제1 특징에 따른 반도체 장치는 절연층 중에 설치되며 SOI 구조를 나타내는 트랜지스터가 형성되는 반도체층과, 상기 절연층 상에 설치된 전극과, 상기 전극 상에 설치된 도전성의 범프를 구비한다.
본 발명의 제2 특징에 따른 반도체 장치의 제조방법은 (a) 반도체 기판 상에 전극을 형성하는 공정과, (b) 상기 전극에 도전성의 범프를 형성하고, 상기 전극을 제외하고 상기 반도체 기판의 상면을 덮는, α선을 저지하는 절연막을 형성하는 공정을 포함한다. 단, 상기 공정(a)은 상기 공정(b)에 선행한다.
본 발명의 제3 특징에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 전극과, 상기 전극 상에 설치된 도전성의 범프와, 상기 범프를 제외하고 상기 반도체 기판을 덮는, α선을 저지하는 막과, 상기 반도체 기판에서 상기 막을 통하지 않고서 상기 범프를 볼 수 있는 영역에 형성되는 제1 소자와, 상기 반도체 기판에서 상기 영역 이외에 형성되며 상기 제1 소자보다도 α선에 대한 내성이 낮은 제2 소자를 구비한다.
본 발명의 제4 특징에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 전극과, 상기 전극 상에 설치된 도전성의 범프와, 상기 범프를 제외하고 상기 반도체 기판을 덮는, α선을 저지하는 막과, 상기 반도체 기판에 상기 막을 통하지 않고 상기 범프를 볼 수 있는 영역에 형성되는 분리 산화막과, 상기 반도체 기판의 상기 영역 이외에 형성된 소자를 구비한다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 구조를 예시한 단면도.
도 2는 본 발명의 제1 실시 형태의 다른 구조를 예시한 단면도.
도 3은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도.
도 4는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도.
도 5는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도.
도 6은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 7은 본 발명의 제4 실시 형태에 따른 반도체 장치의 구조를 예시한 단면도.
도 8은 본 발명의 제5 실시 형태에 따른 반도체 장치의 구조를 예시한 단면도.
도 9는 종래의 CSP 실장을 모식적으로 나타낸 단면도.
도 10은 종래의 다른 CSP 실장을 모식적으로 나타낸 단면도.
도 11은 종래의 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도.
도 12는 종래의 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도.
도 13은 종래의 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도.
도 14는 종래의 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 땜납 범프
103 : 알루미늄 패드
105 : 티탄층
106 : 니켈층
107 : 매립 산화막
108 : 층간 절연막
120 : 반도체층
121 ∼ 123 : SOI 트랜지스터
201 : 막
203 : 폴리이미드층
400 : 분리 산화막
제1 실시 형태
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 구조를 예시한 단면도이다. 예를 들면, 실리콘으로 이루어진 반도체 기판(101) 상에는 매립 산화막(107)이 형성되어 있으며, 매립 산화막(107) 상에는 SOI(Semiconductor On Insulator) 구조를 나타내는 MOS 트랜지스터가 형성되어 있다. 상기 MOS 트랜지스터는 예를 들면 실리콘으로 이루어진 반도체층(120)에서 형성된 소스·드레인 영역(120a, 120b)과, 게이트 전극(110)으로 구성된다. 반도체층(120) 및 게이트 전극(110)은 매립 산화막(107) 상에 설치된, 예를 들면 BPTEOS(Boro Phospho Tetra Ethyl Ortho Silicate)나 NSG(Non-doped Silicate glass)로 이루어진 층간절연막(108)에 의해서 피복되어 있다.
층간 절연막(108) 상에는 도시되지 않은 접속 기구에 의해서 소스·드레인 영역(120a, 120b) 중 어느 하나와 접속된 알루미늄 패드(103)와, 알루미늄 패드(103)의 상부를 개구하는 실리콘 질화막(104)이 형성되어 있다. 알루미늄 패드(103)로부터 실리콘 질화막(104)에 걸쳐서 티탄층(105), 니켈층(106)이 형성되며, 더욱이 니켈층(106)에는 땜납 범프(11)가 설치된다.
이러한 구조는 층간 절연막(108)을 포함해서 이보다도 하측[반도체 기판(101)측]의 구조는 종래의 SOI 트랜지스터를 형성하는 수법으로 얻을 수 있으며, 층간 절연막(108)보다도 상측[땜납 범프(11)측]의 구조는 도 11 ∼ 도 14에서 도시된 종래의 수법을 이용하여 형성할 수 있다.
이러한 구조에서 α선(91)이 날아온 경우, 반도체층(120), 반도체 기판(101)에서 전자(93), 정공(92)이 발생한다. 그러나, 반도체층(120)은 SOI 트랜지스터의 구조로 인해, 그 두께를 채널 형성에 필요한 정도의 두께까지 얇게 할 수 있다. 따라서, 반도체층(120)에서 발생하는 전자(93), 정공(92)은 반도체 기판(101)에서 발생하는 것들에 비해서 매우 작다. 따라서, 도 14에서 도시된 바와 같은 소위 벌크 타입의 트랜지스터와 비교해서, SOI 트랜지스터는 α선(91)에 의한 악 영향을 받기 어렵다.
더구나, 이러한 구조에서 땜납 범프(11)를 가열하여 CSP 실장이 행해진 후에 냉각되면, 반도체칩보다도 열팽창 계수가 높은 프린트 기판 쪽이 크게 줄어들도록 응력이 발생한다. 그러나, 반도체층(120)은 그 두께가 얇고 또한 반도체층(120)은짧게 연장하여 설치되어 있으므로 반도체층(120)에서 크랙이 생길 확률은 반도체 기판(101)의 그것보다도 작다. 따라서, 도 14에 도시된 구성보다도 응력에 대한 내성이 높은 반도체칩을 얻을 수 있다. 더구나, CSP의 특징인 사이즈의 억제를 손상하는 일도 없다.
도 2는 제1 실시 형태에 따른 반도체 장치의 다른 구조를 예시한 단면도이다. 반도체층(120)은 도시되지 않은 채널 길이 방향으로 수직으로(따라서, 채널폭 방향으로) 형성되어 있다. FS 게이트(111)는 게이트 전극(110)을 가지며, 채널폭 방향에서의 복수 설치된 트랜지스터에 대해, 이들을 FS 분리(Filed Shield isolation)하기 위해서 설치된 것이다. 이와 같이, 길게 반도체층(120)이 연장하여 설치되는 경우에 있어서도, 반도체층(120)은 반도체 기판(101)과 비교해서 압도적으로 얇으므로, 응력이 완화되기 쉽고 크랙이 들어 가는 일은 거의 없다. 또한, 반도체 기판(101)에 크랙이 들어 갔다고 해도 반도체층(120)에 형성되는 트랜지스터의 특성에는 전혀 영향이 없다. 따라서, FS 분리를 위해 반도체층(120)을 넓게 형성한다고 해서 도 1의 구조와 비교해서 본 발명의 효과가 저하되는 것은 아니다.
제2 실시 형태
도 3 내지 도 5는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(101) 상에 층간 절연막(102)을 형성하고, 그 위에 알루미늄 패드(103), 티탄층(105), 니켈층(106)을 형성한다. 여기서, 알루미늄 패드(103)는 도시되지 않은 소스·드레인 영역과 전기적으로 접속된다. 도 3에 도시된 바와 같이, 국소적으로 3개의 금속의 적층 구조는 공지의 반도체 제조 기술에 의해서 실현할 수도 있게 된다.
이 후, 실리콘 질화막(104) 및 폴리이미드층(203)을 성막하고, 니켈층(106)의 상측을 개구한다(도 4). 여기서, 실리콘 질화막(104) 및 폴리이미드층(203)의 적층으로 이루어지는 막(201)은 α선을 저지하는 막이 된다. 또한 땜납 범프(11)를 상기 개구에 설치하여 칩형 반도체 장치가 얻어진다(도 5). 이러한 구조에서는 폴리이미드층(203)이 α선의 반도체 기판(101)으로의 진입을 막으므로, 반도체 기판(101)에서 벌크 타입의 트랜지스터를 형성한 경우에도 α선에 의한 에러를 방지할 수 있다. 또, 반도체 기판(101)의 이면(층간 절연막(102)이 설치되지 않은 측)으로부터 날아온 α선은 통상은 확산층(101a, 101b)에까지는 도달하지 않으므로 고려할 필요는 거의 없다.
이미 티탄층(105), 니켈층(106)이 형성된 후에 폴리이미드층(203)이 형성된다. 또한, 땜납 범프(11)를 설치하는 공정에서 온도 상승은 200℃ 정도이다. 따라서, 이미 형성된 폴리이미드층(203)으로부터 수분이 추가로 나온다고 하는 종래의 문제점을 피할 수 있다.
제3 실시 형태
도 6은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다. 도 14에 도시된 종래의 구성에 대해, 폴리아미드 카르복실산을 땜납 범프(11)를 피하여 도포한다. 그 후 가열 처리를 행하면, 도 6에 도시한 바와 같이 땜납 범프(11)를 피하여 폴리이미드층(203)을 형성할 수 있으며, 땜납 범프(11)와 프린트 기판과의 접속을 방해하지 않고서 α선을 방지할 수도 있다.
물론, 폴리아미드 카르복실산에 한하지 않고 α선을 방지할 수 있는 물질의 재료로서 적하 가능한 물질이면 상기 수법을 이용할 수도 있다.
제4 실시 형태
도 7은 본 발명의 제4 실시 형태에 따른 반도체 장치의 구조를 예시한 단면도이다. 반도체 기판(101)의 상면에는 영역 AR을 포함하여 분리 산화막(400)이 형성되며, 또한 소스·드레인 영역인 확산층(101a, 101b)이 형성되어 있다. 그리고, 반도체 기판(101) 상에는 게이트 전극(109)을 둘러싸는 층간 절연막(102)이 형성된다. 층간 절연막(102) 상에는 알루미늄 패드(103), 티탄층(105), 니켈층(106)으로 이루어진 적층 구조가 국소적으로 형성되며, 이러한 적층 구조 상에는 땜납 범프(11)가 설치되어 있다. 그리고 땜납 범프(11)를 피하여 막(201)이 층간 절연막(102) 상에 형성되어 있다. 이러한 막(201)의 형성은 제3 실시 형태 혹은 제4 실시 형태에 도시된 공정을 채용함으로써 실현할 수 있다.
막(201) 및 땜납 범프(11)의 존재에 의해 공중으로부터 날아오는 α선이 반도체 기판(101)에 진입하는 것은 억제할 수 있다. 그러나, 땜납은 통상 납을 성분으로서 포함하고 방사성 동위 원소를 불순물로서 적지 않게 포함하고 있기 때문에, 땜납 범프(11) 자신으로부터 α선이 반도체 기판(101)으로 진입할 가능성이 있다.
그래서, 반도체 기판(101) 상면에서 땜납 범프(11)를 막(201)을 통하지 않고서 볼 수 있는 영역 AR을 설정한다. 이 영역 AR에는 땜납 범프(11)로부터의 α선이 진입할 가능성이 있다고 해서 미소한 전하의 증대가 동작에 영향을 받는 트랜지스터나 캐패시터 등의 소자는 형성하지 않는다. 예를 들면, CSP 실장에 채용되는 반도체 장치에서 형성되는 캐패시터는 수십 fC이며 약간 전자·정공쌍의 생성도 동작에 영향이 있다.
영역 AR에는 예를 들면 분리 산화막(400)이 형성된다. 혹은 제1 실시 형태에 도시된 α선에 대한 내성이 높은 SOI 트랜지스터나 저항 소자를 형성해도 좋다. 반대로 영역 AR을 피해서 형성된 트랜지스터에는 공중으로부터 날아오는 α선은 물론, 땜납 범프(11)로부터의 α선도 막(201)에 의해서 저지되므로, α선에 의한 에러의 발생을 방지할 수 있다.
즉, 영역 AR 이외에 설치되는 소자보다도 α선에 대한 내성이 높은 소자를 영역 AR에 형성함으로써, 반도체 장치 전체의 α선 내성을 손상하는 일 없이 면적을 유효하게 이용할 수 있다.
제5 실시 형태
도 8은 본 발명의 제5 실시 형태에 따른 반도체 장치의 구조를 예시한 단면도이다. 제1 실시 형태와 마찬가지로 해서 복수의 SOI 트랜지스터(121 ∼ 123)가 형성되고 있다. SOI 트랜지스터(121)는 소스·드레인 영역(121a, 121b)과, 보디부(121c)와, 게이트 전극(121d)으로 구성되어 있다. SOI 트랜지스터(122)는 소스·드레인 영역(122a, 122b)과, 보디부(122c)와, 게이트 전극(122d)으로 구성되어 있다. SOI 트랜지스터(123)는 소스·드레인 영역(123a, 123b)과 보디부(123c)와, 게이트 전극(123d)으로 구성되어 있다. 단지, 보디부(121c, 122c)는 플로우팅 상태에 있으며 보디부(123c)는 도시되지 않은 주지의 기술로써 그 전위가 고정되어있다.
상기 영역 AR에서 MOS형의 SOI 트랜지스터를 형성하는 경우, 그 보디의 전위를 주지의 기법으로 고정해 둠으로써, α선에 의해서 발생한 전자·정공이 기생 바이폴라 효과를 초래하는 일도 없어 한층 더 α선에 대한 내성을 높이면서, 면적을 유효하게 이용할 수 있게 된다.
또한, 땜납 범프(11)로부터의 α선 발생을 회피하기 위해서 땜납 범프의 재료로서 납을 배제한 금과 주석의 합금을 채용할 수도 있다.
본 발명에 따르면, 도전성 범프를 프린트 기판에 접속한 소위, CSP 실장을 행할 수 있게 된다. 더구나 트랜지스터가 SOI 구조를 나타내고 있으며, 트랜지스터를 형성하는 반도체층에서 α선에 기인하여 발생하는 전자·정공의 량은 트랜지스터의 동작에 영향을 주는 정도가 아니다. 더구나, CSP 실장에서 문제가 되는 프린트 기판과 반도체 장치와의 열팽창율의 차에 기인한 응력에 대해서도 반도체층에 크랙 등이 들어갈 가능성이 낮다.
본 발명에 따르면, 형성 후의 가열에 약한 폴리이미드 등의 α선 저지막을 절연막으로서 채용해도 범프의 기초가 되는 전극의 형성이 절연막의 생성에 선행하므로 전극 형성에서의 온도 상승이 절연막에 영향을 주는 것이 방지된다.
본 발명에 따르면, 범프로부터 날아오는 α선이 막에 의해서 저지되지 않은 영역에는 α선에 대한 내성이 높은 제1 소자가 형성되므로 면적을 유효하게 이용하면서, α선에 기인하는 악 영향을 방지할 수 있게 된다.
본 발명에 따르면, 제1 소자인 MOS 트랜지스터의 보디의 전위가 고정되므로 기생 바이폴라 효과를 억제할 수 있으며, 한층 더 α선에 대한 내성을 높일 수 있다.

Claims (4)

  1. 삭제
  2. 반도체 기판과,
    상기 반도체 기판 상에 형성된 전극과,
    상기 전극 상에 설치된 도전성 범프 ― 상기 범프는 α선을 발생시킴 ―와,
    상기 범프를 제외하고 상기 반도체 기판을 덮는, α선을 저지하는 막과,
    상기 반도체 기판에서 상기 막을 통하지 않고서 상기 범프를 볼 수 있는 영역에 형성되는 제1 소자와,
    상기 반도체 기판에서 상기 영역 이외에 형성되며, 상기 제1 소자보다도 α선에 대한 내성이 낮은 제2 소자
    를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판과,
    상기 반도체 기판 상에 형성된 전극과,
    상기 전극 상에 설치된 도전성 범프 ― 상기 범프는 α선을 발생시킴 ―와,
    상기 범프를 제외하고 상기 반도체 기판을 덮는, α선을 저지하는 막과,
    상기 반도체 기판에서 상기 막을 통하지 않고 상기 범프를 볼 수 있는 영역에 형성되는 분리 산화막과,
    상기 반도체 기판에서 상기 영역 이외에 형성된 소자
    를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
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