JP3510576B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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Description
【０００１】
【発明の属する技術分野】本発明は、導電性の支持基板
の上に絶縁膜と一導電型第２半導体基板をこの順序で積
層し、この一導電型第２半導体基板上に所望の素子を形
成したチップを有する半導体装置に関し、特に支持基板
に接続する支持基板コンタクト部の構造及びその製造方
法に関する。
の上に絶縁膜と一導電型第２半導体基板をこの順序で積
層し、この一導電型第２半導体基板上に所望の素子を形
成したチップを有する半導体装置に関し、特に支持基板
に接続する支持基板コンタクト部の構造及びその製造方
法に関する。
【０００２】
【従来の技術】本発明の半導体装置が有するチップの基
板構造は、特に限定されないが、いわゆるＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造が最も一
般的である。このＳＯＩ構造は、酸素イオンのイオン注
入を用いたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ
Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法、シリコン基板
の貼り合わせ法等の技術を用いて形成され、例えば図３
に示すチップ１１０のように通常シリコン基板からなる
支持基板３０１上に絶縁膜３０３と、単結晶半導体層３
０２をこの順序で積層した構成となっている。
板構造は、特に限定されないが、いわゆるＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造が最も一
般的である。このＳＯＩ構造は、酸素イオンのイオン注
入を用いたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ
Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法、シリコン基板
の貼り合わせ法等の技術を用いて形成され、例えば図３
に示すチップ１１０のように通常シリコン基板からなる
支持基板３０１上に絶縁膜３０３と、単結晶半導体層３
０２をこの順序で積層した構成となっている。
【０００３】このＳＯＩ構造の基板を用いた半導体装置
（以下、ＳＯＩ半導体装置とする）は高耐圧用途に好適
である。このＳＯＩ半導体装置は、一般の半導体装置と
同様に、チップを導電性接着剤等でパッケージのアイラ
ンドに搭載し、チップ上の外部接続電極をワイヤボンデ
ィングにより所定の外部端子に個別に接続するのが通常
である。アイランドもいずれかの外部端子（通常、接地
端子の場合が多い）に接続されており、この場合には、
支持基板はアイランドを介して接地することができる。
（以下、ＳＯＩ半導体装置とする）は高耐圧用途に好適
である。このＳＯＩ半導体装置は、一般の半導体装置と
同様に、チップを導電性接着剤等でパッケージのアイラ
ンドに搭載し、チップ上の外部接続電極をワイヤボンデ
ィングにより所定の外部端子に個別に接続するのが通常
である。アイランドもいずれかの外部端子（通常、接地
端子の場合が多い）に接続されており、この場合には、
支持基板はアイランドを介して接地することができる。
【０００４】しかしながら、上記ＳＯＩ半導体装置にお
いても、実装の高密度化に対応して、フリップチップに
よるチップ・オン・ボード（以下、ＣＯＢ（Chip On Bo
ard）とする）やテープキャリアパッケージ（以下、Ｔ
ＣＰ（Tape Carrier Package）とする）といった実装方
式或いは組立方式を採用する場合、例えば図３（ａ），
（ｂ）に示すようにチップ１１０の上記単結晶半導体層
３０２上に設けられた外部接続電極（図示せず）と実装
する配線基板７０の導体配線７１或いはＴＣＰのインナ
ーリード８０とをバンプ２０１を介して接続するので、
支持基板３０１への電位付与が困難となるという問題が
生じた。
いても、実装の高密度化に対応して、フリップチップに
よるチップ・オン・ボード（以下、ＣＯＢ（Chip On Bo
ard）とする）やテープキャリアパッケージ（以下、Ｔ
ＣＰ（Tape Carrier Package）とする）といった実装方
式或いは組立方式を採用する場合、例えば図３（ａ），
（ｂ）に示すようにチップ１１０の上記単結晶半導体層
３０２上に設けられた外部接続電極（図示せず）と実装
する配線基板７０の導体配線７１或いはＴＣＰのインナ
ーリード８０とをバンプ２０１を介して接続するので、
支持基板３０１への電位付与が困難となるという問題が
生じた。
【０００５】支持基板が浮遊（フローティング）電位と
なると、例えば支持基板の電位変動が素子の動作特にし
きい値電位に影響を与え、素子の動作マージンが縮小し
てしまう。また、特許第２６５４２６８号公報、特開平
８−１５３７８１号公報或いは特開平８−２３６７５４
号公報等に開示されているように、素子耐圧が支持基板
の電位に依存して変化するので、半導体装置の動作中に
支持基板の電位が変動すると、素子耐圧が低下して誤動
作を生じる可能性もある。
なると、例えば支持基板の電位変動が素子の動作特にし
きい値電位に影響を与え、素子の動作マージンが縮小し
てしまう。また、特許第２６５４２６８号公報、特開平
８−１５３７８１号公報或いは特開平８−２３６７５４
号公報等に開示されているように、素子耐圧が支持基板
の電位に依存して変化するので、半導体装置の動作中に
支持基板の電位が変動すると、素子耐圧が低下して誤動
作を生じる可能性もある。
【０００６】支持基板がフローティングになるのを避け
る方法として、例えば特開平６−２４４２３９号公報
（以下、公知例１とする）には、素子側表面から支持基
板に電位付与が可能なＳＯＩ半導体装置の一例が開示さ
れている。図２３は、この公知例１に開示された半導体
装置の断面図である。図２３を参照すると、この公知例
１に開示された半導体装置の半導体層７０３は中間絶縁
膜７０２により半導体基板７０１から絶縁されるが、半
導体基板７０１に達する凹部７０９の側面に敷設された
短絡導体７１０は半導体基板７０１と周辺領域部７０３
ｂとを短絡しており、これにより半導体基板７０１には
周辺領域部７０３ｂと同じ電位が付与される。周辺領域
部７０３ｂは素子形成領域部と同様に例えばバンプ７０
７を通じて配線基板（図示せず）から電位を付与され
る。すなわち、素子が形成された半導体層７０３の表面
側から半導体基板７０１に電位を付与できる。
る方法として、例えば特開平６−２４４２３９号公報
（以下、公知例１とする）には、素子側表面から支持基
板に電位付与が可能なＳＯＩ半導体装置の一例が開示さ
れている。図２３は、この公知例１に開示された半導体
装置の断面図である。図２３を参照すると、この公知例
１に開示された半導体装置の半導体層７０３は中間絶縁
膜７０２により半導体基板７０１から絶縁されるが、半
導体基板７０１に達する凹部７０９の側面に敷設された
短絡導体７１０は半導体基板７０１と周辺領域部７０３
ｂとを短絡しており、これにより半導体基板７０１には
周辺領域部７０３ｂと同じ電位が付与される。周辺領域
部７０３ｂは素子形成領域部と同様に例えばバンプ７０
７を通じて配線基板（図示せず）から電位を付与され
る。すなわち、素子が形成された半導体層７０３の表面
側から半導体基板７０１に電位を付与できる。
【０００７】また、特開平２−５４５５４号公報（以
下、公知例２とする）には、本発明と目的は異なるが、
ＳＯＩ基板を使用して製造され、埋め込み絶縁膜をもっ
て素子分離された半導体装置で、ＳＯＩ基板を構成する
絶縁体膜の下層をなす導電性基板を導電材として用いた
構成が開示されている。図２４は、この公知例２に開示
された半導体装置の要部の断面図である。図２４を参照
すると、この公知例２に開示された半導体装置は、導電
性基板８０１上に絶縁体膜８０２と導電性の半導体層８
０３がこの順序で積層形成された構造を有し、この半導
体層８０３中に素子本体８０４が形成されると共に、こ
の素子本体８０４を囲んで、底部は絶縁体膜８０２と接
触する素子分離用溝８０５が設けられ、素子分離用溝８
０５は、絶縁物層或いは多結晶シリコン層からなる充填
材８１４により埋め込まれている構成を有し、充填材８
１４内には素子分離用溝８０５表面から絶縁体膜８０２
にまで達するｐ型多結晶シリコン層からなる導電性充填
材８５１が設けられ、且つ、絶縁体膜８０２には、導電
性充填材８５１と導電性基板８０１とを導通させる開口
８２１が設けられている。この構成により、公知例２の
半導体装置では、導電性充填材８５１により素子分離用
溝８０５を充填した充填材８１４表面に設けられた電極
８０７と導電性基板８０１とを導通させることができ、
導電性基板８０１を導電材として使用することを可能と
し、表面配線の錯綜を緩和している。
下、公知例２とする）には、本発明と目的は異なるが、
ＳＯＩ基板を使用して製造され、埋め込み絶縁膜をもっ
て素子分離された半導体装置で、ＳＯＩ基板を構成する
絶縁体膜の下層をなす導電性基板を導電材として用いた
構成が開示されている。図２４は、この公知例２に開示
された半導体装置の要部の断面図である。図２４を参照
すると、この公知例２に開示された半導体装置は、導電
性基板８０１上に絶縁体膜８０２と導電性の半導体層８
０３がこの順序で積層形成された構造を有し、この半導
体層８０３中に素子本体８０４が形成されると共に、こ
の素子本体８０４を囲んで、底部は絶縁体膜８０２と接
触する素子分離用溝８０５が設けられ、素子分離用溝８
０５は、絶縁物層或いは多結晶シリコン層からなる充填
材８１４により埋め込まれている構成を有し、充填材８
１４内には素子分離用溝８０５表面から絶縁体膜８０２
にまで達するｐ型多結晶シリコン層からなる導電性充填
材８５１が設けられ、且つ、絶縁体膜８０２には、導電
性充填材８５１と導電性基板８０１とを導通させる開口
８２１が設けられている。この構成により、公知例２の
半導体装置では、導電性充填材８５１により素子分離用
溝８０５を充填した充填材８１４表面に設けられた電極
８０７と導電性基板８０１とを導通させることができ、
導電性基板８０１を導電材として使用することを可能と
し、表面配線の錯綜を緩和している。
【０００８】
【発明が解決しようとする課題】上記公知例１の半導体
装置では、素子分離用領域のためのトレンチ形成と基板
コンタクトのための凹溝形成とを全く別の工程で実施し
ているので、ＳＯＩ基板の異なる位置の半導体層７０３
を２回に分けてエッチング除去する必要があり、その分
製造工程が長くなると言う問題がある。また、支持基板
７０１と支持基板に電位を付与するバンプ電極７０７を
接続する経路中に半導体層の周辺領域部７０３ｂを必ず
経由する構成となっており、経路の抵抗低減にも限界が
ある。
装置では、素子分離用領域のためのトレンチ形成と基板
コンタクトのための凹溝形成とを全く別の工程で実施し
ているので、ＳＯＩ基板の異なる位置の半導体層７０３
を２回に分けてエッチング除去する必要があり、その分
製造工程が長くなると言う問題がある。また、支持基板
７０１と支持基板に電位を付与するバンプ電極７０７を
接続する経路中に半導体層の周辺領域部７０３ｂを必ず
経由する構成となっており、経路の抵抗低減にも限界が
ある。
【０００９】また、公知例２の半導体装置の製造方法
は、素子分離用の溝として第１の溝と第１の溝よりも幅
の広い第２の溝を同時に形成しているが、第２の溝の底
部の絶縁体膜８０２をエッチングして導電性基板（支持
基板に相当）８０１に達する開口８２１を形成する際
に、表面の他の領域がエッチングされないようにするた
め、多結晶シリコン膜、窒化膜、酸化膜を積層した複合
膜が必要で製造工程が複雑になると言う問題がある。ま
た、電極８０７と導電性基板８０１とを接続する導電性
充填材８５１が、絶縁性多結晶シリコン層にボロン等の
不純物をイオン注入することで形成されているので、や
はり抵抗低減に限界がある。
は、素子分離用の溝として第１の溝と第１の溝よりも幅
の広い第２の溝を同時に形成しているが、第２の溝の底
部の絶縁体膜８０２をエッチングして導電性基板（支持
基板に相当）８０１に達する開口８２１を形成する際
に、表面の他の領域がエッチングされないようにするた
め、多結晶シリコン膜、窒化膜、酸化膜を積層した複合
膜が必要で製造工程が複雑になると言う問題がある。ま
た、電極８０７と導電性基板８０１とを接続する導電性
充填材８５１が、絶縁性多結晶シリコン層にボロン等の
不純物をイオン注入することで形成されているので、や
はり抵抗低減に限界がある。
【００１０】本発明は上記問題点に鑑みてなされたもの
であり、所望の素子が形成されたチップの表面側に形成
された所定の外部接続電極と支持基板とが低抵抗の経路
で接続されており、且つその製造方法が容易なＳＯＩ半
導体装置及びその製造方法を提供することを、その目的
としている。
であり、所望の素子が形成されたチップの表面側に形成
された所定の外部接続電極と支持基板とが低抵抗の経路
で接続されており、且つその製造方法が容易なＳＯＩ半
導体装置及びその製造方法を提供することを、その目的
としている。
【００１１】
【課題を解決するための手段】そのため、本発明による
半導体装置は、第１半導体基板を含む導電性の支持基板
の一主面上に第１の絶縁膜を介して積層された一導電型
第２半導体基板と、この第２半導体基板を所望の素子が
形成される素子形成領域に分離する分離溝と、この分離
溝を充填する絶縁材料と、前記素子形成領域から分離さ
れた前記第２半導体基板領域内に前記第２半導体基板が
除去されて形成された基板コンタクト領域と、この基板
コンタクト領域に形成された前記第１の絶縁膜を貫通し
て前記支持基板に達する第１コンタクト孔と、この第１
コンタクト孔を充填して前記支持基板に接続するととも
に前記第２半導体基板上に設けられた外部接続用電極に
も接続する支持基板接続配線を備えたチップを有してい
る。このとき支持基板接続配線は、アルミニウムを主材
料とする金属膜を含むように構成するのが好ましい。
半導体装置は、第１半導体基板を含む導電性の支持基板
の一主面上に第１の絶縁膜を介して積層された一導電型
第２半導体基板と、この第２半導体基板を所望の素子が
形成される素子形成領域に分離する分離溝と、この分離
溝を充填する絶縁材料と、前記素子形成領域から分離さ
れた前記第２半導体基板領域内に前記第２半導体基板が
除去されて形成された基板コンタクト領域と、この基板
コンタクト領域に形成された前記第１の絶縁膜を貫通し
て前記支持基板に達する第１コンタクト孔と、この第１
コンタクト孔を充填して前記支持基板に接続するととも
に前記第２半導体基板上に設けられた外部接続用電極に
も接続する支持基板接続配線を備えたチップを有してい
る。このとき支持基板接続配線は、アルミニウムを主材
料とする金属膜を含むように構成するのが好ましい。
【００１２】また、本発明の半導体装置の製造方法は、
第１半導体基板を含む導電性の支持基板の一主面上に第
１の絶縁膜を介して積層された一導電型第２半導体基板
を有するウェハ上の所定の素子形成領域に所望の素子及
びフィールド絶縁膜を形成する素子形成工程と、前記第
２半導体基板表面に第２の絶縁膜を堆積するマスク層形
成工程と、前記素子形成領域を分離する分離溝形成用開
口部及び基板コンタクト用領域形成用開口部の前記第２
半導体基板を露出させるトレンチ領域開口工程と、前記
分離溝形成用開口部及び前記基板コンタクト用領域形成
用開口部の前記第２半導体基板を除去して前記第１の絶
縁膜を露出させ、前記素子形成領域を分離する分離溝及
び基板コンタクト用領域を形成するトレンチ形成工程
と、少なくとも前記分離溝が完全に充填されるように所
定の絶縁材料を所定の厚さ堆積するトレンチ充填工程
と、前記絶縁材料を所定量だけ全面エッチバックする平
坦化工程と、前記支持基板に接続する第１コンタクト孔
及び前記第２半導体基板上に形成された前記素子に接続
する第２コンタクト孔を開口するコンタクト工程と少な
くとも全ての前記第２コンタクト孔を完全に充填するよ
うに導電性材料を堆積した後、エッチバックして前記第
２コンタクト孔部以外の平坦部の前記導電性材料を除去
するプラグ形成工程と、全面に配線用導電性材料を所定
の厚さ堆積する配線膜堆積工程と、この配線用導電性材
料上にフォトレジストを塗布してパターンを形成し、エ
ッチングして前記配線用導電性材料を除去し、前記支持
基板と所定の外部接続電極とを接続する支持基板接続配
線を含む所望の内部接続配線及び外部接続電極を形成す
る配線形成工程とを少なくとも含み、前記コンタクト工
程が、前記基板コンタクト領域に前記第１の絶縁膜を貫
通して前記支持基板に達する前記第１コンタクト孔を開
口する第１開口処理と、前記第２コンタクト孔を開口す
る第２開口処理とを含み構成されている。
第１半導体基板を含む導電性の支持基板の一主面上に第
１の絶縁膜を介して積層された一導電型第２半導体基板
を有するウェハ上の所定の素子形成領域に所望の素子及
びフィールド絶縁膜を形成する素子形成工程と、前記第
２半導体基板表面に第２の絶縁膜を堆積するマスク層形
成工程と、前記素子形成領域を分離する分離溝形成用開
口部及び基板コンタクト用領域形成用開口部の前記第２
半導体基板を露出させるトレンチ領域開口工程と、前記
分離溝形成用開口部及び前記基板コンタクト用領域形成
用開口部の前記第２半導体基板を除去して前記第１の絶
縁膜を露出させ、前記素子形成領域を分離する分離溝及
び基板コンタクト用領域を形成するトレンチ形成工程
と、少なくとも前記分離溝が完全に充填されるように所
定の絶縁材料を所定の厚さ堆積するトレンチ充填工程
と、前記絶縁材料を所定量だけ全面エッチバックする平
坦化工程と、前記支持基板に接続する第１コンタクト孔
及び前記第２半導体基板上に形成された前記素子に接続
する第２コンタクト孔を開口するコンタクト工程と少な
くとも全ての前記第２コンタクト孔を完全に充填するよ
うに導電性材料を堆積した後、エッチバックして前記第
２コンタクト孔部以外の平坦部の前記導電性材料を除去
するプラグ形成工程と、全面に配線用導電性材料を所定
の厚さ堆積する配線膜堆積工程と、この配線用導電性材
料上にフォトレジストを塗布してパターンを形成し、エ
ッチングして前記配線用導電性材料を除去し、前記支持
基板と所定の外部接続電極とを接続する支持基板接続配
線を含む所望の内部接続配線及び外部接続電極を形成す
る配線形成工程とを少なくとも含み、前記コンタクト工
程が、前記基板コンタクト領域に前記第１の絶縁膜を貫
通して前記支持基板に達する前記第１コンタクト孔を開
口する第１開口処理と、前記第２コンタクト孔を開口す
る第２開口処理とを含み構成されている。
【００１３】尚、コンタクト工程は、フォトレジスト塗
布ステップと、第１コンタクト孔パターンを露光する第
１露光ステップと、第２コンタクト孔パターンを露光す
る第２露光ステップと、前記第１コンタクト孔パターン
及び前記第２コンタクト孔パターンを同時に現像する一
括現像ステップと、前記第１コンタクト孔及び前記第２
コンタクト孔を同時に開口する一括開口ステップを含む
ように構成することもできる。或いは、フォトレジスト
塗布ステップと、第１コンタクト孔パターン及び第２コ
ンタクト孔パターンを同時に露光する一括露光ステップ
と、前記第１コンタクト孔パターン及び前記第２コンタ
クト孔パターンを同時に現像する一括現像ステップと、
前記第１コンタクト孔及び前記第２コンタクト孔を同時
に開口する一括開口ステップを含むようにしてもよい。
布ステップと、第１コンタクト孔パターンを露光する第
１露光ステップと、第２コンタクト孔パターンを露光す
る第２露光ステップと、前記第１コンタクト孔パターン
及び前記第２コンタクト孔パターンを同時に現像する一
括現像ステップと、前記第１コンタクト孔及び前記第２
コンタクト孔を同時に開口する一括開口ステップを含む
ように構成することもできる。或いは、フォトレジスト
塗布ステップと、第１コンタクト孔パターン及び第２コ
ンタクト孔パターンを同時に露光する一括露光ステップ
と、前記第１コンタクト孔パターン及び前記第２コンタ
クト孔パターンを同時に現像する一括現像ステップと、
前記第１コンタクト孔及び前記第２コンタクト孔を同時
に開口する一括開口ステップを含むようにしてもよい。
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１５】図１は、本発明の半導体装置の一実施形態
を説明するための図で、この半導体装置が有するチップ
１１０の主要部の断面を模式的に示す断面図であり、図
２は、このチップ１１０の模式的な平面図で、図１は図
２のＡ−Ａ’部断面を示す。図１を参照すると、本実施
形態のチップ１１０は、支持基板となる例えば比抵抗が
１０Ω・ｃｍで厚さが６５０μｍのＰ型第１シリコン
（Ｓｉ）基板１の一主表面上に第１の絶縁膜である膜厚
が略１μｍのシリコン酸化膜（以下、ＳｉＯ2 膜とす
る）３と比抵抗が１０Ω・ｃｍで厚さが５μｍのＰ型第
２Ｓｉ基板２がこの順序で積層され、第２Ｓｉ基板２の
中に分離溝９により絶縁分離された複数の素子形成領域
５０と、チップ１１０上の適切な空き領域に第２Ｓｉ基
板２を除去して設けられた１０×１０μｍ□の基板コン
タクト用領域１０と、複数の外部接続用電極２００、２
００Ｇを備えている。基板コンタクト用領域１０には、
テトラエトキシシラン（ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）
4 ，以下、ＴＥＯＳとする）ガスを用いて形成した絶縁
材料であるＴＥＯＳ酸化膜１１とＳｉＯ2 膜３を貫通し
て第１Ｓｉ基板１に達する第１コンタクト孔である基板
コンタクト孔１３が設けられ、この基板コンタクト孔１
３を金属、例えばタングステン（Ｗ）１５ｃで充填し、
支持基板接続配線となる金属膜配線、例えばアルミニウ
ム（Ａｌ）配線１６Ｇにより所定の外部接続用電極２０
０Ｇと接続している。本実施形態では、基板コンタクト
孔１３は、当該チップ１１０で用いられている最小寸法
コンタクト孔（通常、素子形成領域５０で用いられてい
る最小寸法コンタクト孔になる）を複数個配列したマル
チコンタクト構造となっている。外部接続用電極２０
０，２００Ｇ部は、Ａｌ配線１６、１６Ｇを被覆する保
護酸化膜１７と保護窒化膜１９を除去、開口してＡｌを
露出させ、その上にチタン（Ｔｉ）膜等の接着用金属膜
２０３を介して例えば金（Ａｕ）バンプ２０１を形成し
ている。また、半導体装置の機能実現のための所望の素
子は各素子形成領域５０の表面側（ＳｉＯ2 膜３との接
合面の対向面側）に形成されている。図１では、一例と
して電界効果トランジスタ（ＭＯＳＦＥＴ，以下、ＭＯ
Ｓとする）のソ−ス拡散層４３、ドレイン拡散層４４、
ゲート電極４１、ゲート酸化膜４１ａ、側壁酸化膜４２
を図示している。尚、素子形成領域５０に形成される素
子は本発明にとって本質的な要素ではなく、特に限定さ
れないので、以下の図では煩瑣を避けて分かり易くする
ため素子部の参照符号等は適宜省略する。
を説明するための図で、この半導体装置が有するチップ
１１０の主要部の断面を模式的に示す断面図であり、図
２は、このチップ１１０の模式的な平面図で、図１は図
２のＡ−Ａ’部断面を示す。図１を参照すると、本実施
形態のチップ１１０は、支持基板となる例えば比抵抗が
１０Ω・ｃｍで厚さが６５０μｍのＰ型第１シリコン
（Ｓｉ）基板１の一主表面上に第１の絶縁膜である膜厚
が略１μｍのシリコン酸化膜（以下、ＳｉＯ2 膜とす
る）３と比抵抗が１０Ω・ｃｍで厚さが５μｍのＰ型第
２Ｓｉ基板２がこの順序で積層され、第２Ｓｉ基板２の
中に分離溝９により絶縁分離された複数の素子形成領域
５０と、チップ１１０上の適切な空き領域に第２Ｓｉ基
板２を除去して設けられた１０×１０μｍ□の基板コン
タクト用領域１０と、複数の外部接続用電極２００、２
００Ｇを備えている。基板コンタクト用領域１０には、
テトラエトキシシラン（ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）
4 ，以下、ＴＥＯＳとする）ガスを用いて形成した絶縁
材料であるＴＥＯＳ酸化膜１１とＳｉＯ2 膜３を貫通し
て第１Ｓｉ基板１に達する第１コンタクト孔である基板
コンタクト孔１３が設けられ、この基板コンタクト孔１
３を金属、例えばタングステン（Ｗ）１５ｃで充填し、
支持基板接続配線となる金属膜配線、例えばアルミニウ
ム（Ａｌ）配線１６Ｇにより所定の外部接続用電極２０
０Ｇと接続している。本実施形態では、基板コンタクト
孔１３は、当該チップ１１０で用いられている最小寸法
コンタクト孔（通常、素子形成領域５０で用いられてい
る最小寸法コンタクト孔になる）を複数個配列したマル
チコンタクト構造となっている。外部接続用電極２０
０，２００Ｇ部は、Ａｌ配線１６、１６Ｇを被覆する保
護酸化膜１７と保護窒化膜１９を除去、開口してＡｌを
露出させ、その上にチタン（Ｔｉ）膜等の接着用金属膜
２０３を介して例えば金（Ａｕ）バンプ２０１を形成し
ている。また、半導体装置の機能実現のための所望の素
子は各素子形成領域５０の表面側（ＳｉＯ2 膜３との接
合面の対向面側）に形成されている。図１では、一例と
して電界効果トランジスタ（ＭＯＳＦＥＴ，以下、ＭＯ
Ｓとする）のソ−ス拡散層４３、ドレイン拡散層４４、
ゲート電極４１、ゲート酸化膜４１ａ、側壁酸化膜４２
を図示している。尚、素子形成領域５０に形成される素
子は本発明にとって本質的な要素ではなく、特に限定さ
れないので、以下の図では煩瑣を避けて分かり易くする
ため素子部の参照符号等は適宜省略する。
【００１６】本実施形態の半導体装置は、チップ１１０
が上述の構成を備えることにより、図３（ａ），（ｂ）
に示すように実装用配線基板７０の上に形成された配線
７１にバンプ２０１を直接接続して搭載するＣＯＢ実装
（ａ）や、インナリード８０にバンプ２０１を直接接続
して組み立てるＴＣＰ組立（ｂ）の場合のように支持基
板３０１である第１Ｓｉ基板１がアイランド等の電位供
給導体に直接接続されない場合でも、単結晶半導体層３
０２である第２Ｓｉ基板２の表面に設けられたバンプ２
０１，外部接続用電極２００Ｇを介して外部から所定の
電位を供給できる。しかも、チップ１１０表面のバンプ
２０１から第１Ｓｉ基板１に到る経路は、コンタクト孔
１３の充填材も含めて全て金属膜で形成され、且つ第１
Ｓｉ基板１のコンタクト部１４には、高濃度の所定の不
純物（基板がＰ型の場合は、略１０14〜１０15atms・ｃ
ｍ-2程度のボロン（Ｂ））を注入してコンタクト抵抗を
低下させているので、支持基板である第１Ｓｉ基板１へ
電位を供給するための経路全体の抵抗が十分小さくな
り、支持基板の電位を安定化することができる。
が上述の構成を備えることにより、図３（ａ），（ｂ）
に示すように実装用配線基板７０の上に形成された配線
７１にバンプ２０１を直接接続して搭載するＣＯＢ実装
（ａ）や、インナリード８０にバンプ２０１を直接接続
して組み立てるＴＣＰ組立（ｂ）の場合のように支持基
板３０１である第１Ｓｉ基板１がアイランド等の電位供
給導体に直接接続されない場合でも、単結晶半導体層３
０２である第２Ｓｉ基板２の表面に設けられたバンプ２
０１，外部接続用電極２００Ｇを介して外部から所定の
電位を供給できる。しかも、チップ１１０表面のバンプ
２０１から第１Ｓｉ基板１に到る経路は、コンタクト孔
１３の充填材も含めて全て金属膜で形成され、且つ第１
Ｓｉ基板１のコンタクト部１４には、高濃度の所定の不
純物（基板がＰ型の場合は、略１０14〜１０15atms・ｃ
ｍ-2程度のボロン（Ｂ））を注入してコンタクト抵抗を
低下させているので、支持基板である第１Ｓｉ基板１へ
電位を供給するための経路全体の抵抗が十分小さくな
り、支持基板の電位を安定化することができる。
【００１７】尚、上記実施形態は、第１Ｓｉ基板１に接
続するコンタクト孔１３がマルチコンタクト構造の例で
説明したが、図４のように、十分な大きさの単一のコン
タクト孔１３１で形成してもよい。この場合、微細コン
タクト孔を充填するＷ１５は、コンタクト孔１３１の側
壁部に残るＷ１５ｋだけとなるが、配線金属膜であるＡ
ｌがコンタクト孔１３１の内部に十分堆積され且つＷ１
５ｋが残っているのでコンタクト孔１３１の段差部での
断線の問題もなく、接続は確保される。
続するコンタクト孔１３がマルチコンタクト構造の例で
説明したが、図４のように、十分な大きさの単一のコン
タクト孔１３１で形成してもよい。この場合、微細コン
タクト孔を充填するＷ１５は、コンタクト孔１３１の側
壁部に残るＷ１５ｋだけとなるが、配線金属膜であるＡ
ｌがコンタクト孔１３１の内部に十分堆積され且つＷ１
５ｋが残っているのでコンタクト孔１３１の段差部での
断線の問題もなく、接続は確保される。
【００１８】また、図５（ａ），（ｂ）に示すようにＡ
ｌ配線１６の下層側に例えば窒化チタン（ＴｉＮ）等の
バリアメタル膜５６を所定の厚さ敷いてもよく、更に上
層側にもＴｉＮや多結晶シリコン等の防眩膜６６を設け
てもよい。
ｌ配線１６の下層側に例えば窒化チタン（ＴｉＮ）等の
バリアメタル膜５６を所定の厚さ敷いてもよく、更に上
層側にもＴｉＮや多結晶シリコン等の防眩膜６６を設け
てもよい。
【００１９】次に、本発明の半導体装置の製造方法につ
いて、特に上記チップの製造方法に絞って説明する。
いて、特に上記チップの製造方法に絞って説明する。
【００２０】図６は、上記チップの製造方法の第１の実
施形態の概略フローチャートで１層配線構造の場合の例
であり、図７は、図６のコンタクト工程の詳細フローチ
ャートである。また、図８乃至図１０は、本実施形態を
説明するための図で、主な工程での要部断面（図２のＡ
−Ｂ部断面に相当）を模式的に示す工程毎断面図であ
る。尚、チップ１１０を製造するに際して、図１１に模
式的に示すとおりウェハ１００上にマトリックス状に配
列して製造することは公知であり、以下は必要に応じて
図１乃至７，１１も参照しながら工程毎断面図を中心に
説明する。
施形態の概略フローチャートで１層配線構造の場合の例
であり、図７は、図６のコンタクト工程の詳細フローチ
ャートである。また、図８乃至図１０は、本実施形態を
説明するための図で、主な工程での要部断面（図２のＡ
−Ｂ部断面に相当）を模式的に示す工程毎断面図であ
る。尚、チップ１１０を製造するに際して、図１１に模
式的に示すとおりウェハ１００上にマトリックス状に配
列して製造することは公知であり、以下は必要に応じて
図１乃至７，１１も参照しながら工程毎断面図を中心に
説明する。
【００２１】図６，７を参照すると、本実施形態の製造
方法は、素子形成工程と、マスク層形成工程と、トレン
チ領域開口工程と、トレンチ形成工程と、トレンチ充填
工程と、平坦化工程と、コンタクト工程と、プラグ形成
工程と、配線膜堆積工程と、配線形成工程と、保護膜形
成工程と、外部接続電極部開口工程とを少なくとも含み
構成されている。また、コンタクト工程は、フォトレジ
スト（以下、ＰＲとする）塗布ステップと、第１露光ス
テップと第１現像ステップと、第１コンタクト孔開口ス
テップと、ＰＲ除去ステップとを有する第１開口処理
と、ＰＲ塗布ステップと、第２露光ステップと第２現像
ステップと、第２コンタクト孔開口ステップと、ＰＲ除
去ステップとを有する第２開口処理とを含んで構成され
ている。以下、各工程毎の詳細を説明する。
方法は、素子形成工程と、マスク層形成工程と、トレン
チ領域開口工程と、トレンチ形成工程と、トレンチ充填
工程と、平坦化工程と、コンタクト工程と、プラグ形成
工程と、配線膜堆積工程と、配線形成工程と、保護膜形
成工程と、外部接続電極部開口工程とを少なくとも含み
構成されている。また、コンタクト工程は、フォトレジ
スト（以下、ＰＲとする）塗布ステップと、第１露光ス
テップと第１現像ステップと、第１コンタクト孔開口ス
テップと、ＰＲ除去ステップとを有する第１開口処理
と、ＰＲ塗布ステップと、第２露光ステップと第２現像
ステップと、第２コンタクト孔開口ステップと、ＰＲ除
去ステップとを有する第２開口処理とを含んで構成され
ている。以下、各工程毎の詳細を説明する。
【００２２】まず、素子形成工程で、比抵抗が１０Ω・
ｃｍで厚さが６５０μｍのＰ型第１Ｓｉ基板１の一主表
面上に第１の絶縁膜である膜厚が略１μｍのＳｉＯ2 膜
３と比抵抗が１０Ω・ｃｍで厚さが５μｍのＰ型第２Ｓ
ｉ基板２がこの順序で積層された、例えば直径が６イン
チのウェハ１００の表面側（第２Ｓｉ基板２のＳｉＯ 2
膜３との接合面の対向面側）に公知の方法によりフィー
ルド絶縁膜４及び所望の素子を形成する（図８
（ａ））。ここでは、素子の一例としてＭＯＳ４０のみ
を図示している。
ｃｍで厚さが６５０μｍのＰ型第１Ｓｉ基板１の一主表
面上に第１の絶縁膜である膜厚が略１μｍのＳｉＯ2 膜
３と比抵抗が１０Ω・ｃｍで厚さが５μｍのＰ型第２Ｓ
ｉ基板２がこの順序で積層された、例えば直径が６イン
チのウェハ１００の表面側（第２Ｓｉ基板２のＳｉＯ 2
膜３との接合面の対向面側）に公知の方法によりフィー
ルド絶縁膜４及び所望の素子を形成する（図８
（ａ））。ここでは、素子の一例としてＭＯＳ４０のみ
を図示している。
【００２３】次に、マスク層形成工程で、ウェハ１００
の表面全面に化学的気相成長（以下、ＣＶＤとする）法
により第２の絶縁膜であるＳｉＯ2 膜５を略０．５μｍ
の厚さ堆積する（図８（ｂ））。
の表面全面に化学的気相成長（以下、ＣＶＤとする）法
により第２の絶縁膜であるＳｉＯ2 膜５を略０．５μｍ
の厚さ堆積する（図８（ｂ））。
【００２４】次に、トレンチ領域開口工程で、ウェハ１
００の表面全面にＰＲ６０１を塗布し、所定のレティク
ル（図示せず）を用いて露光，現像して素子形成領域を
分離する幅ｈ（但し、１μｍ≦ｈ≦２μｍが望ましい）
の分離溝形成用開口部７パターンと基板コンタクト用領
域形成用開口部８パターンを形成し、更にこれらの開口
部７，８のＳｉＯ2 膜５とフィールド酸化膜４を公知の
エッチング技術を用いて除去し、第２Ｓｉ基板２を露出
させる（図８（ｃ））。
００の表面全面にＰＲ６０１を塗布し、所定のレティク
ル（図示せず）を用いて露光，現像して素子形成領域を
分離する幅ｈ（但し、１μｍ≦ｈ≦２μｍが望ましい）
の分離溝形成用開口部７パターンと基板コンタクト用領
域形成用開口部８パターンを形成し、更にこれらの開口
部７，８のＳｉＯ2 膜５とフィールド酸化膜４を公知の
エッチング技術を用いて除去し、第２Ｓｉ基板２を露出
させる（図８（ｃ））。
【００２５】次に、ＰＲ６０１を除去した後、トレンチ
形成工程で、ＳｉＯ2 膜５をエッチングマスクとして、
第２Ｓｉ基板２の露出した部分を異方性エッチング技術
を用いて除去し、ＳｉＯ2 膜３を露出させて分離溝９と
基板コンタクト用領域１０を形成する。このとき、分離
溝９及び基板コンタクト用領域１０の側壁部は、若干の
傾斜を持たせて、それぞれのＳｉＯ2 膜３が露出した底
部よりも表面側の開口上端部の方が大きくなるようにす
る（図８（ｄ））。
形成工程で、ＳｉＯ2 膜５をエッチングマスクとして、
第２Ｓｉ基板２の露出した部分を異方性エッチング技術
を用いて除去し、ＳｉＯ2 膜３を露出させて分離溝９と
基板コンタクト用領域１０を形成する。このとき、分離
溝９及び基板コンタクト用領域１０の側壁部は、若干の
傾斜を持たせて、それぞれのＳｉＯ2 膜３が露出した底
部よりも表面側の開口上端部の方が大きくなるようにす
る（図８（ｄ））。
【００２６】次に、トレンチ充填工程で、ウェハ１００
の表面全面にＴＥＯＳガスを用いた減圧ＣＶＤ（ＬＰＣ
ＶＤ）法により、分離溝９を充填する絶縁材料となるＴ
ＥＯＳ酸化膜１１を堆積し、分離溝９を完全に充填する
（図８（ｅ））。
の表面全面にＴＥＯＳガスを用いた減圧ＣＶＤ（ＬＰＣ
ＶＤ）法により、分離溝９を充填する絶縁材料となるＴ
ＥＯＳ酸化膜１１を堆積し、分離溝９を完全に充填する
（図８（ｅ））。
【００２７】次に、平坦化工程で、ウェハ１００の表面
に堆積しているＴＥＯＳ酸化膜１１を全面エッチバック
して、素子形成領域５０で生じている段差３１を低減す
る（図９（ｆ））。
に堆積しているＴＥＯＳ酸化膜１１を全面エッチバック
して、素子形成領域５０で生じている段差３１を低減す
る（図９（ｆ））。
【００２８】次に、コンタクト工程を行う。まず、第１
開口処理のＰＲ塗布ステップでウェハ１００の表面全面
にＰＲ６０２を塗布し、第１露光ステップで所定の第１
コンタクト孔であるコンタクト孔１３のパターンを備え
たレティクル（図示せず）を用いて露光し、第１現像ス
テップでコンタクト孔１３のパターンを現像して基板コ
ンタクト用領域１０の所定位置に第１Ｓｉ基板１に接続
するコンタクト孔１３のパターンを形成し、第１コンタ
クト孔開口ステップでＴＥＯＳ酸化膜１１，ＳｉＯ2 膜
５及びＳｉＯ2 膜３をエッチング除去して第１Ｓｉ基板
１に達するコンタクト孔１３を開口（図９（ｇ））した
後、ＰＲ６０２を除去する。次に、第２開口処理のＰＲ
塗布ステップで、ウェハ１００の表面全面にＰＲ６０３
を塗布し、第２露光ステップで所定の第２コンタクト孔
であるコンタクト孔１２のパターンを備えたレティクル
（図示せず）を用いて露光し、第２現像ステップでコン
タクト孔１２のパターンを現像して素子形成領域５０に
形成された各素子に接続するコンタクト孔１２のパター
ンを形成し、第２コンタクト孔開口ステップでＴＥＯＳ
酸化膜１１及びＳｉＯ2 膜５をエッチング除去してコン
タクト孔１２を開口（図９（ｈ））した後、ＰＲ６０３
を除去する。尚、当該チップ１１０で使用されている最
小寸法のコンタクト孔（通常、例えば少なくとも後のプ
ラグ形成工程で所定の金属を充填可能な最小サイズ（例
えば、Ｗの場合０．５μｍ×０．５μｍ〜１．０μｍ×
１．０μｍが好ましい）に設定される）のコンタクト孔
を単位コンタクト孔としたとき、コンタクト孔１２は、
単位コンタクト孔を１個のみ用いた単一コンタクト構造
或いは複数個配列したマルチコンタクト構造が素子に応
じて選定され、コンタクト孔１３は、単位コンタクト孔
を複数個配列したマルチコンタクト構造になっている。
尚、第１開口処理と第２開口処理とは、どちらを先に実
施してもよい。
開口処理のＰＲ塗布ステップでウェハ１００の表面全面
にＰＲ６０２を塗布し、第１露光ステップで所定の第１
コンタクト孔であるコンタクト孔１３のパターンを備え
たレティクル（図示せず）を用いて露光し、第１現像ス
テップでコンタクト孔１３のパターンを現像して基板コ
ンタクト用領域１０の所定位置に第１Ｓｉ基板１に接続
するコンタクト孔１３のパターンを形成し、第１コンタ
クト孔開口ステップでＴＥＯＳ酸化膜１１，ＳｉＯ2 膜
５及びＳｉＯ2 膜３をエッチング除去して第１Ｓｉ基板
１に達するコンタクト孔１３を開口（図９（ｇ））した
後、ＰＲ６０２を除去する。次に、第２開口処理のＰＲ
塗布ステップで、ウェハ１００の表面全面にＰＲ６０３
を塗布し、第２露光ステップで所定の第２コンタクト孔
であるコンタクト孔１２のパターンを備えたレティクル
（図示せず）を用いて露光し、第２現像ステップでコン
タクト孔１２のパターンを現像して素子形成領域５０に
形成された各素子に接続するコンタクト孔１２のパター
ンを形成し、第２コンタクト孔開口ステップでＴＥＯＳ
酸化膜１１及びＳｉＯ2 膜５をエッチング除去してコン
タクト孔１２を開口（図９（ｈ））した後、ＰＲ６０３
を除去する。尚、当該チップ１１０で使用されている最
小寸法のコンタクト孔（通常、例えば少なくとも後のプ
ラグ形成工程で所定の金属を充填可能な最小サイズ（例
えば、Ｗの場合０．５μｍ×０．５μｍ〜１．０μｍ×
１．０μｍが好ましい）に設定される）のコンタクト孔
を単位コンタクト孔としたとき、コンタクト孔１２は、
単位コンタクト孔を１個のみ用いた単一コンタクト構造
或いは複数個配列したマルチコンタクト構造が素子に応
じて選定され、コンタクト孔１３は、単位コンタクト孔
を複数個配列したマルチコンタクト構造になっている。
尚、第１開口処理と第２開口処理とは、どちらを先に実
施してもよい。
【００２９】次に、各コンタクト領域１４に必要に応じ
て所定の不純物を所定量だけ注入する。Ｐ型拡散領域に
例えばボロン注入する場合、注入量Ｎは、１０14atms・
ｃｍ -2≦Ｎ≦１０15atms・ｃｍ-2程度が好ましい。
て所定の不純物を所定量だけ注入する。Ｐ型拡散領域に
例えばボロン注入する場合、注入量Ｎは、１０14atms・
ｃｍ -2≦Ｎ≦１０15atms・ｃｍ-2程度が好ましい。
【００３０】次に、プラグ形成工程で、ウェハ１００の
表面全面にＷをＣＶＤ法により堆積してコンタクト孔１
２及びコンタクト孔１３をＷで充填した後、Ｗを全面エ
ッチバックして平坦部のＴＥＯＳ酸化膜１１上のＷを除
去する。これにより、コンタクト孔１２及びコンタクト
孔１３には、Ｗ１５ｓ、１５ｄ、１５ｇ，１５ｃが充填
金属として残り、コンタクト孔１２，１３の部分が平坦
化される。尚、このとき基板コンタクト用領域１０の側
壁部にもＷ１５ｈが残る（図９（ｉ））。
表面全面にＷをＣＶＤ法により堆積してコンタクト孔１
２及びコンタクト孔１３をＷで充填した後、Ｗを全面エ
ッチバックして平坦部のＴＥＯＳ酸化膜１１上のＷを除
去する。これにより、コンタクト孔１２及びコンタクト
孔１３には、Ｗ１５ｓ、１５ｄ、１５ｇ，１５ｃが充填
金属として残り、コンタクト孔１２，１３の部分が平坦
化される。尚、このとき基板コンタクト用領域１０の側
壁部にもＷ１５ｈが残る（図９（ｉ））。
【００３１】次に、配線膜堆積工程で、ウェハ１００の
表面全面に配線用導電材料としてＡｌを所定の厚さだけ
スパッタ法により堆積する（図９（ｊ））。
表面全面に配線用導電材料としてＡｌを所定の厚さだけ
スパッタ法により堆積する（図９（ｊ））。
【００３２】次に、配線形成工程で、ウェハ１００の表
面全面にＰＲ６０４を塗布して所定の配線パターンを備
えたレティクル（図示せず）で露光，現像し、公知の例
えばドライエッチング技術により配線部以外のＡｌを除
去して、第１Ｓｉ基板１と所定の外部接続電極２００Ｇ
とを接続する支持基板接続配線となるＡｌ配線１６Ｇ、
所望の内部接続配線となるＡｌ配線１６及び外部接続電
極２００，２００Ｇを形成する（図１０（ｋ））。
面全面にＰＲ６０４を塗布して所定の配線パターンを備
えたレティクル（図示せず）で露光，現像し、公知の例
えばドライエッチング技術により配線部以外のＡｌを除
去して、第１Ｓｉ基板１と所定の外部接続電極２００Ｇ
とを接続する支持基板接続配線となるＡｌ配線１６Ｇ、
所望の内部接続配線となるＡｌ配線１６及び外部接続電
極２００，２００Ｇを形成する（図１０（ｋ））。
【００３３】次に、保護膜形成工程で、ウェハ１００の
表面全面に、Ａｌ配線１６，１６Ｇを保護するＳｉＯ2
膜を厚さｔ１（但し、０．３μｍ≦ｔ１≦１μｍが望ま
しい）だけ堆積して保護酸化膜１７を形成し（図１０
（ｌ））、続いてその上にＳＯＧ（Spin On Glass ）１
８を塗布し、加熱硬化させた後平坦部の保護酸化膜１７
が露出するまでＳＯＧ１８を全面エッチバックして表面
の凹凸を緩和（図１０（ｍ））し、更にその上にシリコ
ン窒化膜（Ｓｉ3Ｎ4膜）を厚さｔ２（但し、０．１μｍ
≦ｔ２≦０．５μｍが望ましい）だけ堆積して保護窒化
膜１９を形成する（図１０（ｎ））。尚、この保護窒化
膜１９は、シリコン酸窒化膜（ＳｉＯＮ膜）を用いるこ
ともできる。続いて、公知のフォトリソグラフィ技術と
エッチング技術を用いて外部接続電極２００，２００Ｇ
部を開口し、必要に応じて更にバンプ２０１を形成して
ウェハプロセスを終了する。
表面全面に、Ａｌ配線１６，１６Ｇを保護するＳｉＯ2
膜を厚さｔ１（但し、０．３μｍ≦ｔ１≦１μｍが望ま
しい）だけ堆積して保護酸化膜１７を形成し（図１０
（ｌ））、続いてその上にＳＯＧ（Spin On Glass ）１
８を塗布し、加熱硬化させた後平坦部の保護酸化膜１７
が露出するまでＳＯＧ１８を全面エッチバックして表面
の凹凸を緩和（図１０（ｍ））し、更にその上にシリコ
ン窒化膜（Ｓｉ3Ｎ4膜）を厚さｔ２（但し、０．１μｍ
≦ｔ２≦０．５μｍが望ましい）だけ堆積して保護窒化
膜１９を形成する（図１０（ｎ））。尚、この保護窒化
膜１９は、シリコン酸窒化膜（ＳｉＯＮ膜）を用いるこ
ともできる。続いて、公知のフォトリソグラフィ技術と
エッチング技術を用いて外部接続電極２００，２００Ｇ
部を開口し、必要に応じて更にバンプ２０１を形成して
ウェハプロセスを終了する。
【００３４】また、当該チップ１１０が多層配線構造の
場合は、図１２に概略フローチャートを示すとおり、素
子形成工程から配線形成工程までは第１の実施形態と全
く同一であり、配線形成工程の後、改めて図示はしない
が、公知の多層配線製造方法による多層配線形成工程を
施した後、保護膜形成工程と外部接続電極部開口工程を
施し、第１の実施形態と同様に最上層配線を保護する所
定の厚さの保護絶縁膜を形成した後、外部接続電極２０
０，２００Ｇ部を開口し、必要に応じて更にバンプ２０
１を形成してウェハプロセスを終了する。尚、多層配線
形成工程は、例えば図１３に示すように、層間絶縁膜形
成ステップ、層間ヴィアホール形成ステップ、ヴィアホ
ールを金属で充填するプラグ形成ステップ、上層配線膜
堆積ステップ及び上層配線形成ステップを含む工程を必
要回数（ｋ層の場合はｋ−１回）繰り返すことにより構
成することができる。
場合は、図１２に概略フローチャートを示すとおり、素
子形成工程から配線形成工程までは第１の実施形態と全
く同一であり、配線形成工程の後、改めて図示はしない
が、公知の多層配線製造方法による多層配線形成工程を
施した後、保護膜形成工程と外部接続電極部開口工程を
施し、第１の実施形態と同様に最上層配線を保護する所
定の厚さの保護絶縁膜を形成した後、外部接続電極２０
０，２００Ｇ部を開口し、必要に応じて更にバンプ２０
１を形成してウェハプロセスを終了する。尚、多層配線
形成工程は、例えば図１３に示すように、層間絶縁膜形
成ステップ、層間ヴィアホール形成ステップ、ヴィアホ
ールを金属で充填するプラグ形成ステップ、上層配線膜
堆積ステップ及び上層配線形成ステップを含む工程を必
要回数（ｋ層の場合はｋ−１回）繰り返すことにより構
成することができる。
【００３５】１層配線構造、多層配線構造に関わらず上
記ウェハプロセスを終了した後、ウェハ１００を切断し
てチップ１１０を個片化し、所望のパッケージに組み立
てて半導体装置が完成する。
記ウェハプロセスを終了した後、ウェハ１００を切断し
てチップ１１０を個片化し、所望のパッケージに組み立
てて半導体装置が完成する。
【００３６】以上説明したとおり、本実施形態の半導体
装置の製造方法によれば、素子形成領域５０を分離する
分離溝９を形成する際に、同時にチップ１１０内の適切
な空き領域に設定された基板コンタクト用領域１０も形
成するようにし、且つこの基板コンタクト用領域１０
は、分離溝９をＴＥＯＳ酸化膜１１で完全に充填したと
きに平坦部に堆積するＴＥＯＳ酸化膜１１の厚さ分が堆
積するだけで、充填されることのない十分な大きさに形
成されているので、支持基板である第１Ｓｉ基板１に接
続するための第１コンタクト孔であるコンタクト孔１３
を形成する第１開口工程を追加するだけで、所望の素子
が形成されたチップの表面側から低抵抗で支持基板に電
位付与が可能なチップ１１０を有する半導体装置が製造
できる。
装置の製造方法によれば、素子形成領域５０を分離する
分離溝９を形成する際に、同時にチップ１１０内の適切
な空き領域に設定された基板コンタクト用領域１０も形
成するようにし、且つこの基板コンタクト用領域１０
は、分離溝９をＴＥＯＳ酸化膜１１で完全に充填したと
きに平坦部に堆積するＴＥＯＳ酸化膜１１の厚さ分が堆
積するだけで、充填されることのない十分な大きさに形
成されているので、支持基板である第１Ｓｉ基板１に接
続するための第１コンタクト孔であるコンタクト孔１３
を形成する第１開口工程を追加するだけで、所望の素子
が形成されたチップの表面側から低抵抗で支持基板に電
位付与が可能なチップ１１０を有する半導体装置が製造
できる。
【００３７】尚、上記実施形態では、第１コンタクト孔
をマルチコンタクト構造のコンタクト孔１３を例として
説明したが、単一コンタクト構造であってもよい。尚、
第１コンタクト孔を単一コンタクト構造にしても、第１
開口処理で用いるレティクルのパターンが変わるのみ
で、各工程の処理内容は、第１の実施形態の製造方法と
全く同じであるので詳細な説明は省略するが、図１４
（ａ）〜（ｄ）は、第１コンタクト孔を単一コンタクト
構造としたときの、コンタクト工程の第１開口処理後〜
配線膜堆積工程後までの工程毎断面図で図９（ｇ）〜
（ｊ）に相当する。この場合、第１開口処理で設けられ
るコンタクト孔１３１は、その大きさを２μｍ×２μｍ
〜５μｍ×５μｍ程度に十分大きくしてある。従って、
プラグ形成工程でコンタクト孔１２を例えばＷで完全に
充填してもコンタクト孔１３１は充填されず、その底部
には、平坦部に堆積したＷの膜厚と同じ膜厚のＷが堆積
するだけであり、エッチバックして平坦部のＷを除去す
るとコンタクト孔１３１の底部のＷも除去されて側壁部
にＷ１５ｋが残るだけとなる（図１４（ｃ））が、この
側壁部に残ったＷ１５ｋがコンタクト孔１３１における
配線１６Ｇの段切れ防止に有効に働き、接続がより確か
なものとなる。
をマルチコンタクト構造のコンタクト孔１３を例として
説明したが、単一コンタクト構造であってもよい。尚、
第１コンタクト孔を単一コンタクト構造にしても、第１
開口処理で用いるレティクルのパターンが変わるのみ
で、各工程の処理内容は、第１の実施形態の製造方法と
全く同じであるので詳細な説明は省略するが、図１４
（ａ）〜（ｄ）は、第１コンタクト孔を単一コンタクト
構造としたときの、コンタクト工程の第１開口処理後〜
配線膜堆積工程後までの工程毎断面図で図９（ｇ）〜
（ｊ）に相当する。この場合、第１開口処理で設けられ
るコンタクト孔１３１は、その大きさを２μｍ×２μｍ
〜５μｍ×５μｍ程度に十分大きくしてある。従って、
プラグ形成工程でコンタクト孔１２を例えばＷで完全に
充填してもコンタクト孔１３１は充填されず、その底部
には、平坦部に堆積したＷの膜厚と同じ膜厚のＷが堆積
するだけであり、エッチバックして平坦部のＷを除去す
るとコンタクト孔１３１の底部のＷも除去されて側壁部
にＷ１５ｋが残るだけとなる（図１４（ｃ））が、この
側壁部に残ったＷ１５ｋがコンタクト孔１３１における
配線１６Ｇの段切れ防止に有効に働き、接続がより確か
なものとなる。
【００３８】次に、本発明の半導体装置の製造方法の第
２の実施形態について、やはり上記チップの製造方法に
絞って説明する。
２の実施形態について、やはり上記チップの製造方法に
絞って説明する。
【００３９】本実施形態の半導体装置の製造方法の概略
フローチャートは、図６に示される第１の実施形態の場
合と同様であるが、その中のコンタクト工程の詳細が異
なっている。本実施形態の製造方法に含まれるコンタク
ト工程の詳細フローチャートを図１５に示す。図１５を
参照すると、このコンタクト工程は、ＰＲ塗布ステップ
と、第１露光ステップと、第２露光ステップと、一括現
像ステップと、一括開口ステップを有している。
フローチャートは、図６に示される第１の実施形態の場
合と同様であるが、その中のコンタクト工程の詳細が異
なっている。本実施形態の製造方法に含まれるコンタク
ト工程の詳細フローチャートを図１５に示す。図１５を
参照すると、このコンタクト工程は、ＰＲ塗布ステップ
と、第１露光ステップと、第２露光ステップと、一括現
像ステップと、一括開口ステップを有している。
【００４０】図１６は、本実施形態におけるコンタクト
工程を説明するための図で、要部断面（図２のＡ−Ｂ部
断面に相当）を模式的に示す工程毎断面図である。尚、
本実施形態における他の工程は、上記のとおり第１の実
施形態と同じであるので、コンタクト工程以外について
の説明は省略する。図１５，１６を参照すると、本実施
形態におけるコンタクト工程は、ＰＲ塗布ステップで、
平坦化工程を終了したウェハ１００の表面全面にＰＲ６
０２を塗布し、第１露光ステップで、所定の第１コンタ
クト孔であるコンタクト孔１３のパターンを備えたレテ
ィクル（図示せず）を用いて露光し、続いて第２露光ス
テップで第２コンタクト孔であるコンタクト孔１２のパ
ターンを備えたレティクル（図示せず）を用いて露光し
た後、一括現像ステップでこれらのパターンを現像して
コンタクト孔１２及びコンタクト孔１３のパターンを一
括形成し、一括開口ステップで、ＴＥＯＳ酸化膜１１，
ＳｉＯ2 膜５及びＳｉＯ2 膜３をエッチング除去してコ
ンタクト孔１２、１３を開口する（図１６（ａ））。
尚、本実施形態においても、図１６（ｂ）のように、第
１の実施形態の場合と同様、第１コンタクト孔を単一コ
ンタクト構造のコンタクト孔１３１のパターンとしても
よいことは言うまでもない。また、第１露光ステップと
第２露光ステップとは、どちらを先に実施してもよい。
工程を説明するための図で、要部断面（図２のＡ−Ｂ部
断面に相当）を模式的に示す工程毎断面図である。尚、
本実施形態における他の工程は、上記のとおり第１の実
施形態と同じであるので、コンタクト工程以外について
の説明は省略する。図１５，１６を参照すると、本実施
形態におけるコンタクト工程は、ＰＲ塗布ステップで、
平坦化工程を終了したウェハ１００の表面全面にＰＲ６
０２を塗布し、第１露光ステップで、所定の第１コンタ
クト孔であるコンタクト孔１３のパターンを備えたレテ
ィクル（図示せず）を用いて露光し、続いて第２露光ス
テップで第２コンタクト孔であるコンタクト孔１２のパ
ターンを備えたレティクル（図示せず）を用いて露光し
た後、一括現像ステップでこれらのパターンを現像して
コンタクト孔１２及びコンタクト孔１３のパターンを一
括形成し、一括開口ステップで、ＴＥＯＳ酸化膜１１，
ＳｉＯ2 膜５及びＳｉＯ2 膜３をエッチング除去してコ
ンタクト孔１２、１３を開口する（図１６（ａ））。
尚、本実施形態においても、図１６（ｂ）のように、第
１の実施形態の場合と同様、第１コンタクト孔を単一コ
ンタクト構造のコンタクト孔１３１のパターンとしても
よいことは言うまでもない。また、第１露光ステップと
第２露光ステップとは、どちらを先に実施してもよい。
【００４１】本実施形態の半導体装置の製造方法によれ
ば、素子形成領域５０を分離する分離溝９を形成する際
に、同時にチップ１１０内の適切な空き領域に設定され
た基板コンタクト用領域１０も形成するようにし、且つ
この基板コンタクト用領域１０は、分離溝９をＴＥＯＳ
酸化膜１１で完全に充填したときに平坦部に堆積するＴ
ＥＯＳ酸化膜１１の厚さ分が堆積するだけで、充填され
ることのない十分な大きさに形成されているので、支持
基板である第１Ｓｉ基板１に接続するための第１コンタ
クト孔であるコンタクト孔１３またはコンタクト孔１３
１のパターンを露光する第１露光ステップを追加するだ
けの更に少ない工程追加で、所望の素子が形成されたチ
ップの表面側から低抵抗で支持基板に電位付与が可能な
チップ１１０を有する半導体装置が製造できる。
ば、素子形成領域５０を分離する分離溝９を形成する際
に、同時にチップ１１０内の適切な空き領域に設定され
た基板コンタクト用領域１０も形成するようにし、且つ
この基板コンタクト用領域１０は、分離溝９をＴＥＯＳ
酸化膜１１で完全に充填したときに平坦部に堆積するＴ
ＥＯＳ酸化膜１１の厚さ分が堆積するだけで、充填され
ることのない十分な大きさに形成されているので、支持
基板である第１Ｓｉ基板１に接続するための第１コンタ
クト孔であるコンタクト孔１３またはコンタクト孔１３
１のパターンを露光する第１露光ステップを追加するだ
けの更に少ない工程追加で、所望の素子が形成されたチ
ップの表面側から低抵抗で支持基板に電位付与が可能な
チップ１１０を有する半導体装置が製造できる。
【００４２】次に、本発明の半導体装置の製造方法の第
３の実施形態について、やはり上記チップの製造方法に
絞って説明する。
３の実施形態について、やはり上記チップの製造方法に
絞って説明する。
【００４３】本実施形態の半導体装置の製造方法の概略
フローチャートも、図６に示される第１の実施形態の場
合と同様であるが、やはりその中のコンタクト工程の詳
細が異なっている。本実施形態の製造方法に含まれるコ
ンタクト工程の詳細フローチャートを図１７に示す。図
１７を参照すると、このコンタクト工程は、ＰＲ塗布ス
テップと、一括露光ステップと、一括現像ステップと、
一括開口ステップを有している。
フローチャートも、図６に示される第１の実施形態の場
合と同様であるが、やはりその中のコンタクト工程の詳
細が異なっている。本実施形態の製造方法に含まれるコ
ンタクト工程の詳細フローチャートを図１７に示す。図
１７を参照すると、このコンタクト工程は、ＰＲ塗布ス
テップと、一括露光ステップと、一括現像ステップと、
一括開口ステップを有している。
【００４４】図１８は、本実施形態におけるコンタクト
工程を説明するための図で、要部断面（図２のＡ−Ｂ部
断面に相当）を模式的に示す工程毎断面図である。尚、
本実施形態における他の工程も、上記のとおり第１の実
施形態と同じであるので、コンタクト工程以外について
の説明は省略する。図１７，１８を参照すると、本実施
形態におけるコンタクト工程は、ＰＲ塗布ステップで、
平坦化工程を終了したウェハ１００の表面全面にＰＲ６
０２を塗布し、一括露光ステップで、コンタクト孔１３
１のパターン及びコンタクト孔１２のパターンの両方を
備えたレティクル（図示せず）を用いて露光した後、一
括現像ステップでこれらのパターンを現像してコンタク
ト孔１３１及びコンタクト孔１２のパターンを一括形成
し、一括開口ステップで、ＴＥＯＳ酸化膜１１，ＳｉＯ
2 膜５及びＳｉＯ2 膜３をエッチング除去してコンタク
ト孔１２、１３１を開口する。この場合、第１コンタク
ト孔であるコンタクト孔１３１のパターン形成面と第２
コンタクト孔であるコンタクト孔１２のパターン形成面
に大きな段差があるため一方のパターン解像度が最適条
件になると他方のパターン解像度が劣化するという問題
が生じるため、第１コンタクト孔として適切なサイズの
コンタクト孔１３１を少なくとも一つ含ませるようにす
る（図１８はコンタクト孔１３１の単一コンタクト構造
を例として示してある）ことで、パターン露光時に高解
像度が必要なコンタクト孔１２のパターンの解像度が最
適の条件で露光しても、コンタクト孔１３１のパターン
を十分解像できる。
工程を説明するための図で、要部断面（図２のＡ−Ｂ部
断面に相当）を模式的に示す工程毎断面図である。尚、
本実施形態における他の工程も、上記のとおり第１の実
施形態と同じであるので、コンタクト工程以外について
の説明は省略する。図１７，１８を参照すると、本実施
形態におけるコンタクト工程は、ＰＲ塗布ステップで、
平坦化工程を終了したウェハ１００の表面全面にＰＲ６
０２を塗布し、一括露光ステップで、コンタクト孔１３
１のパターン及びコンタクト孔１２のパターンの両方を
備えたレティクル（図示せず）を用いて露光した後、一
括現像ステップでこれらのパターンを現像してコンタク
ト孔１３１及びコンタクト孔１２のパターンを一括形成
し、一括開口ステップで、ＴＥＯＳ酸化膜１１，ＳｉＯ
2 膜５及びＳｉＯ2 膜３をエッチング除去してコンタク
ト孔１２、１３１を開口する。この場合、第１コンタク
ト孔であるコンタクト孔１３１のパターン形成面と第２
コンタクト孔であるコンタクト孔１２のパターン形成面
に大きな段差があるため一方のパターン解像度が最適条
件になると他方のパターン解像度が劣化するという問題
が生じるため、第１コンタクト孔として適切なサイズの
コンタクト孔１３１を少なくとも一つ含ませるようにす
る（図１８はコンタクト孔１３１の単一コンタクト構造
を例として示してある）ことで、パターン露光時に高解
像度が必要なコンタクト孔１２のパターンの解像度が最
適の条件で露光しても、コンタクト孔１３１のパターン
を十分解像できる。
【００４５】本実施形態の半導体装置の製造方法によれ
ば、素子形成領域５０を分離する分離溝９を形成する際
に、同時にチップ１１０内の適切な空き領域に設定され
た基板コンタクト用領域１０も形成するようにし、且つ
この基板コンタクト用領域１０は、分離溝９をＴＥＯＳ
酸化膜１１で完全に充填したときに平坦部に堆積するＴ
ＥＯＳ酸化膜１１の厚さ分が堆積するだけで、充填され
ることのない十分な大きさに形成されているので、支持
基板である第１Ｓｉ基板１に接続するための第１コンタ
クト孔として少なくとも一つの適切な大きさ（通常、２
μｍ×２μｍ〜５μｍ×５μｍ）のコンタクト孔を含む
ようにすることで、素子形成領域５０に形成された素子
に接続する第２コンタクト孔と同時に第１コンタクト孔
の露光、現像及び開口を実施することが可能となり、工
程の追加なしで、所望の素子が形成されたチップの表面
側から低抵抗で支持基板に電位付与が可能なチップ１１
０を有する半導体装置が製造できる。
ば、素子形成領域５０を分離する分離溝９を形成する際
に、同時にチップ１１０内の適切な空き領域に設定され
た基板コンタクト用領域１０も形成するようにし、且つ
この基板コンタクト用領域１０は、分離溝９をＴＥＯＳ
酸化膜１１で完全に充填したときに平坦部に堆積するＴ
ＥＯＳ酸化膜１１の厚さ分が堆積するだけで、充填され
ることのない十分な大きさに形成されているので、支持
基板である第１Ｓｉ基板１に接続するための第１コンタ
クト孔として少なくとも一つの適切な大きさ（通常、２
μｍ×２μｍ〜５μｍ×５μｍ）のコンタクト孔を含む
ようにすることで、素子形成領域５０に形成された素子
に接続する第２コンタクト孔と同時に第１コンタクト孔
の露光、現像及び開口を実施することが可能となり、工
程の追加なしで、所望の素子が形成されたチップの表面
側から低抵抗で支持基板に電位付与が可能なチップ１１
０を有する半導体装置が製造できる。
【００４６】尚、本発明の半導体装置及びその製造方法
は上記実施形態の説明に限定されるものでなく、その要
旨の範囲で種々変更が可能である。例えば、支持基板と
しては、Ｓｉ基板を用いる場合、比抵抗が１〜５０Ω・
ｃｍ、厚さが６００〜７００μｍであれば、導電型は
Ｐ，Ｎいずれでもよい。また、Ｓｉ基板でなくても、導
電性を有し、製造工程上問題のないものであれば、適切
な材料を選択して用いることができる。第２半導体基板
としては、比抵抗が１０〜２０Ω・ｃｍで厚さが２〜１
０μｍの単結晶層を備えたシリコンが望ましいが、これ
に限定されるものではない。第１の絶縁膜としては、少
なくとも支持基板としてＳｉ基板を用いる場合は、膜厚
が０．５μｍ〜２μｍのＳｉＯ2 膜が好ましい。また、
基板コンタクト用領域１０は、５μｍ×５μｍ〜１００
μｍ×１００μｍ程度の範囲でチップ１１０の空き領域
の大きさに応じて適宜定めればよい。また、プラグ形成
工程では、充填金属の例としてＷを示したが、基板温度
を５００℃程度にした高温スパッタ法を用いればＡｌを
充填金属として用いることも可能である。また、配線を
形成する金属として上記のＡｌに限らず、シリコン入り
アルミニウム（ＡｌＳｉ）、銅入りアルミニウム（Ａｌ
Ｃｕ）、銅，シリコン入りアルミニウム（ＡｌＳｉＣ
ｕ）などを用いることができる。
は上記実施形態の説明に限定されるものでなく、その要
旨の範囲で種々変更が可能である。例えば、支持基板と
しては、Ｓｉ基板を用いる場合、比抵抗が１〜５０Ω・
ｃｍ、厚さが６００〜７００μｍであれば、導電型は
Ｐ，Ｎいずれでもよい。また、Ｓｉ基板でなくても、導
電性を有し、製造工程上問題のないものであれば、適切
な材料を選択して用いることができる。第２半導体基板
としては、比抵抗が１０〜２０Ω・ｃｍで厚さが２〜１
０μｍの単結晶層を備えたシリコンが望ましいが、これ
に限定されるものではない。第１の絶縁膜としては、少
なくとも支持基板としてＳｉ基板を用いる場合は、膜厚
が０．５μｍ〜２μｍのＳｉＯ2 膜が好ましい。また、
基板コンタクト用領域１０は、５μｍ×５μｍ〜１００
μｍ×１００μｍ程度の範囲でチップ１１０の空き領域
の大きさに応じて適宜定めればよい。また、プラグ形成
工程では、充填金属の例としてＷを示したが、基板温度
を５００℃程度にした高温スパッタ法を用いればＡｌを
充填金属として用いることも可能である。また、配線を
形成する金属として上記のＡｌに限らず、シリコン入り
アルミニウム（ＡｌＳｉ）、銅入りアルミニウム（Ａｌ
Ｃｕ）、銅，シリコン入りアルミニウム（ＡｌＳｉＣ
ｕ）などを用いることができる。
【００４７】また、上記実施形態では、先に素子形成工
程を実施して所望の素子を形成した後、トレンチ領域開
口工程及びトレンチ形成工程を実施して分離溝９及び基
板コンタクト用領域１０を形成した例を説明したが、分
離溝９及び基板コンタクト用領域１０を先に形成し、分
離溝９を充填した後、素子形成領域５０に所望の素子を
形成することもできる。図１９は、分離溝９及び基板コ
ンタクト用領域１０を先に形成する場合の手順の一例を
示すフローチャートであり、図２０乃至２２は、図１９
のフローチャートに沿ったチップの製造方法を説明する
ための図で、主な工程（但し、プラグ形成工程まで）で
の要部断面（図２のＡ−Ｂ部断面に相当）を模式的に示
す工程毎断面図である。
程を実施して所望の素子を形成した後、トレンチ領域開
口工程及びトレンチ形成工程を実施して分離溝９及び基
板コンタクト用領域１０を形成した例を説明したが、分
離溝９及び基板コンタクト用領域１０を先に形成し、分
離溝９を充填した後、素子形成領域５０に所望の素子を
形成することもできる。図１９は、分離溝９及び基板コ
ンタクト用領域１０を先に形成する場合の手順の一例を
示すフローチャートであり、図２０乃至２２は、図１９
のフローチャートに沿ったチップの製造方法を説明する
ための図で、主な工程（但し、プラグ形成工程まで）で
の要部断面（図２のＡ−Ｂ部断面に相当）を模式的に示
す工程毎断面図である。
【００４８】図１９乃至２２を参照すると、分離溝を先
に形成する場合は、まずマスク層形成工程で、比抵抗が
１０Ω・ｃｍで厚さが６５０μｍのＰ型第１Ｓｉ基板１
の一主表面上に第１の絶縁膜である膜厚が略１μｍのＳ
ｉＯ2 膜３と比抵抗が１０Ω・ｃｍで厚さが５μｍのＰ
型第２Ｓｉ基板２がこの順序で積層された、直径が６イ
ンチのウェハ１００の表面全面に、ＣＶＤ法によりＳｉ
Ｏ2 膜５を略０．５μｍの厚さ堆積する（図２０
（ａ））。
に形成する場合は、まずマスク層形成工程で、比抵抗が
１０Ω・ｃｍで厚さが６５０μｍのＰ型第１Ｓｉ基板１
の一主表面上に第１の絶縁膜である膜厚が略１μｍのＳ
ｉＯ2 膜３と比抵抗が１０Ω・ｃｍで厚さが５μｍのＰ
型第２Ｓｉ基板２がこの順序で積層された、直径が６イ
ンチのウェハ１００の表面全面に、ＣＶＤ法によりＳｉ
Ｏ2 膜５を略０．５μｍの厚さ堆積する（図２０
（ａ））。
【００４９】次に、トレンチ領域開口工程で、ウェハ１
００の表面全面にＰＲ６０１を塗布し、所定のレティク
ル（図示せず）を用いて露光，現像して素子形成領域を
分離する幅ｈの分離溝形成用開口部７パターンと基板コ
ンタクト用領域形成用開口部８パターンを形成し、更に
これらの開口部７，８のＳｉＯ2 膜５を公知のエッチン
グ技術を用いて除去し、第２Ｓｉ基板２を露出させる
（図２０（ｂ））。
００の表面全面にＰＲ６０１を塗布し、所定のレティク
ル（図示せず）を用いて露光，現像して素子形成領域を
分離する幅ｈの分離溝形成用開口部７パターンと基板コ
ンタクト用領域形成用開口部８パターンを形成し、更に
これらの開口部７，８のＳｉＯ2 膜５を公知のエッチン
グ技術を用いて除去し、第２Ｓｉ基板２を露出させる
（図２０（ｂ））。
【００５０】次に、ＰＲ６０１を除去した後、トレンチ
形成工程で、ＳｉＯ2 膜５をエッチングマスクとして、
第２Ｓｉ基板２の露出した部分を異方性エッチング技術
を用いて除去し、ＳｉＯ2 膜３を露出させて分離溝９と
基板コンタクト用領域１０を形成する。このとき上記実
施形態の場合と同様、分離溝９及び基板コンタクト用領
域１０の側壁部に若干の傾斜を持たせて、それぞれのＳ
ｉＯ2 膜３が露出した底部よりも表面側の開口上端部の
方が大きくなるようにする（図２０（ｃ））。
形成工程で、ＳｉＯ2 膜５をエッチングマスクとして、
第２Ｓｉ基板２の露出した部分を異方性エッチング技術
を用いて除去し、ＳｉＯ2 膜３を露出させて分離溝９と
基板コンタクト用領域１０を形成する。このとき上記実
施形態の場合と同様、分離溝９及び基板コンタクト用領
域１０の側壁部に若干の傾斜を持たせて、それぞれのＳ
ｉＯ2 膜３が露出した底部よりも表面側の開口上端部の
方が大きくなるようにする（図２０（ｃ））。
【００５１】次に、トレンチ充填工程で、ウェハ１００
の表面全面にＴＥＯＳガスを用いたＬＰＣＶＤ法により
ＴＥＯＳ酸化膜１１を堆積して、分離溝９を完全に充填
する（図２０（ｄ））。
の表面全面にＴＥＯＳガスを用いたＬＰＣＶＤ法により
ＴＥＯＳ酸化膜１１を堆積して、分離溝９を完全に充填
する（図２０（ｄ））。
【００５２】次に、マスク層除去工程で、ウェハ１００
の表面に堆積しているＴＥＯＳ酸化膜１１及びＳｉＯ2
膜５を全面エッチバックして、素子形成領域５０の第２
Ｓｉ基板２を露出させる（図２１（ｅ））。
の表面に堆積しているＴＥＯＳ酸化膜１１及びＳｉＯ2
膜５を全面エッチバックして、素子形成領域５０の第２
Ｓｉ基板２を露出させる（図２１（ｅ））。
【００５３】次に、素子形成工程で、公知の方法により
フィールド絶縁膜４及び所望の素子を形成する（図２１
（ｆ））。
フィールド絶縁膜４及び所望の素子を形成する（図２１
（ｆ））。
【００５４】次に、平坦化工程で、ウェハ１００の表面
にＣＶＤ法により例えばＳｉＯ2 膜５２を厚さ１．５μ
ｍ程度堆積した後、このＳｉＯ2 膜５２を全面エッチバ
ックして、素子形成領域５０で生じている段差３１を低
減する（図２１（ｇ））。
にＣＶＤ法により例えばＳｉＯ2 膜５２を厚さ１．５μ
ｍ程度堆積した後、このＳｉＯ2 膜５２を全面エッチバ
ックして、素子形成領域５０で生じている段差３１を低
減する（図２１（ｇ））。
【００５５】次に、コンタクト工程を行う。このコンタ
クト工程は、第１コンタクト孔、第２コンタクト孔を開
口する際の絶縁膜が、上記実施形態のように素子形成を
先に行う場合が（ＴＥＯＳ酸化膜１１＋ＳｉＯ2 膜３）
と（ＴＥＯＳ酸化膜１１＋ＳｉＯ2 膜５）であるのに対
し、分離溝を先に形成した場合は（ＳｉＯ2 膜５２＋Ｓ
ｉＯ2 膜３）とＳｉＯ2 膜５２になる点が異なるのみ
で、その他の処理は上記実施形態の場合と同様であるの
で、詳細な説明は省略する。また、この後のプラグ形成
工程以降は、上記実施形態の場合と全く同様であるの
で、工程毎断面図及び詳細な説明は省略する。尚、念の
ためプラグ形成工程後の断面図は、図２２（ｋ）に示し
てあり、これは上記実施形態の図９（ｉ）に相当する。
クト工程は、第１コンタクト孔、第２コンタクト孔を開
口する際の絶縁膜が、上記実施形態のように素子形成を
先に行う場合が（ＴＥＯＳ酸化膜１１＋ＳｉＯ2 膜３）
と（ＴＥＯＳ酸化膜１１＋ＳｉＯ2 膜５）であるのに対
し、分離溝を先に形成した場合は（ＳｉＯ2 膜５２＋Ｓ
ｉＯ2 膜３）とＳｉＯ2 膜５２になる点が異なるのみ
で、その他の処理は上記実施形態の場合と同様であるの
で、詳細な説明は省略する。また、この後のプラグ形成
工程以降は、上記実施形態の場合と全く同様であるの
で、工程毎断面図及び詳細な説明は省略する。尚、念の
ためプラグ形成工程後の断面図は、図２２（ｋ）に示し
てあり、これは上記実施形態の図９（ｉ）に相当する。
【００５６】
【発明の効果】以上説明したように、本発明の半導体装
置は、チップ表面の外部接続電極から支持基板に到る経
路が、コンタクト孔の充填材も含めて全て金属膜で形成
されいるので、経路全体の抵抗が十分小さくなり、支持
基板の電位を安定化できるという効果が得られる。しか
も、その製造方法は、分離溝と基板コンタクト用領域を
同時に形成し、且つ分離溝を絶縁物で充填する際に基板
コンタクト用領域が充填されないようにしておくこと
で、高々支持基板に接続する第１コンタクト孔を開口す
る開口処理が追加されるだけで、ほとんど工程追加を要
せず、容易に製造することができるという効果もある。
置は、チップ表面の外部接続電極から支持基板に到る経
路が、コンタクト孔の充填材も含めて全て金属膜で形成
されいるので、経路全体の抵抗が十分小さくなり、支持
基板の電位を安定化できるという効果が得られる。しか
も、その製造方法は、分離溝と基板コンタクト用領域を
同時に形成し、且つ分離溝を絶縁物で充填する際に基板
コンタクト用領域が充填されないようにしておくこと
で、高々支持基板に接続する第１コンタクト孔を開口す
る開口処理が追加されるだけで、ほとんど工程追加を要
せず、容易に製造することができるという効果もある。
【図１】本発明の半導体装置の一実施形態を説明するた
めの図で、この半導体装置が有するチップの主要部の断
面（図２のＡ−Ａ’部）を模式的に示す断面図である。
めの図で、この半導体装置が有するチップの主要部の断
面（図２のＡ−Ａ’部）を模式的に示す断面図である。
【図２】本発明の半導体装置が有するチップの模式的な
平面図である。
平面図である。
【図３】ＳＯＩ半導体装置の実装状態及び組立状態を模
式的に示す図で、（ａ）はＣＯＢ実装の場合、（ｂ）は
ＴＣＰ組立の場合を示す。
式的に示す図で、（ａ）はＣＯＢ実装の場合、（ｂ）は
ＴＣＰ組立の場合を示す。
【図４】本発明の半導体装置が有するチップの図２のＡ
−Ａ’部断面を模式的に示す断面図である。
−Ａ’部断面を模式的に示す断面図である。
【図５】本発明の半導体装置が有するチップの図２のＡ
−Ａ’部断面を模式的に示す断面図である。
−Ａ’部断面を模式的に示す断面図である。
【図６】本発明の半導体装置の製造方法の第１の実施形
態で１層配線構造の場合の概略フローチャートである。
態で１層配線構造の場合の概略フローチャートである。
【図７】図６のコンタクト工程の詳細フローチャートで
ある。
ある。
【図８】本発明の半導体装置の製造方法を説明するため
の図で、主な工程での要部断面（図２のＡ−Ｂ部断面に
相当）を模式的に示す工程毎断面図である。
の図で、主な工程での要部断面（図２のＡ−Ｂ部断面に
相当）を模式的に示す工程毎断面図である。
【図９】本発明の半導体装置の製造方法を説明するため
の図で、主な工程での要部断面（図２のＡ−Ｂ部断面に
相当）を模式的に示す工程毎断面図である。
の図で、主な工程での要部断面（図２のＡ−Ｂ部断面に
相当）を模式的に示す工程毎断面図である。
【図１０】本発明の半導体装置の製造方法を説明するた
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
【図１１】ウェハの模式的な平面図である。
【図１２】本発明の半導体装置の製造方法の第１の実施
形態で多層配線構造の場合の概略フローチャートであ
る。
形態で多層配線構造の場合の概略フローチャートであ
る。
【図１３】多層配線形成工程の概略フローチャートであ
る。
る。
【図１４】本発明の半導体装置の製造方法を説明するた
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
【図１５】本発明の半導体装置の製造方法の第２の実施
形態で１層配線構造の場合の概略フローチャートであ
る。
形態で１層配線構造の場合の概略フローチャートであ
る。
【図１６】コンタクト工程を説明するための要部断面
（図２のＡ−Ｂ部断面に相当）を模式的に示す工程毎断
面図である。
（図２のＡ−Ｂ部断面に相当）を模式的に示す工程毎断
面図である。
【図１７】コンタクト工程の詳細フローチャートであ
る。
る。
【図１８】コンタクト工程を説明するための要部断面
（図２のＡ−Ｂ部断面に相当）を模式的に示す工程毎断
面図である。
（図２のＡ−Ｂ部断面に相当）を模式的に示す工程毎断
面図である。
【図１９】本発明の半導体装置の製造方法の概略フロー
チャートの他の例である。
チャートの他の例である。
【図２０】本発明の半導体装置の製造方法を説明するた
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
【図２１】本発明の半導体装置の製造方法を説明するた
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
【図２２】本発明の半導体装置の製造方法を説明するた
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
めの図で、主な工程での要部断面（図２のＡ−Ｂ部断面
に相当）を模式的に示す工程毎断面図である。
【図２３】特開平６−２４４２３９号公報に開示され
た、素子側表面から支持基板に電位付与が可能なＳＯＩ
半導体装置の一例の断面図である。
た、素子側表面から支持基板に電位付与が可能なＳＯＩ
半導体装置の一例の断面図である。
【図２４】特開平２−５４５５４号公報に開示された半
導体装置の要部の断面図である。
導体装置の要部の断面図である。
１ 第１Ｓｉ基板
２ 第２Ｓｉ基板
３，５，５２ ＳｉＯ2 膜
４ フィールド絶縁膜
７ 分離溝形成用開口部
８ 基板コンタクト用領域形成用開口部
９ 分離溝
１０ 基板コンタクト用領域
１１ ＴＥＯＳ酸化膜
１２，１３ コンタクト孔
１４ コンタクト領域
１５，１５ｃ，１５ｄ，１５ｇ，１５ｈ，１５ｋ，１５
ｓ Ｗ １６，１６Ｇ Ａｌ配線 １７ 保護酸化膜 １８ ＳＯＧ １９ 保護窒化膜 ４０ ＭＯＳ ４１ ゲート電極 ４１ａ ゲート酸化膜 ４２ 側壁酸化膜 ４３ ソース拡散層 ４４ ドレイン拡散層 ５０ 素子形成領域 ５６ バリアメタル膜 ６６ 防眩膜 ７０ 実装用配線基板 ７１ 配線 ８０ インナリード １００ ウェハ １１０ チップ ２００，２００Ｇ 外部接続用電極 ２０１ バンプ ２０３ 接着用金属膜 ３０１ 支持基板 ３０２ 単結晶半導体層 ３０３ 絶縁膜 ６０１，６０２，６０３，６０４ ＰＲ
ｓ Ｗ １６，１６Ｇ Ａｌ配線 １７ 保護酸化膜 １８ ＳＯＧ １９ 保護窒化膜 ４０ ＭＯＳ ４１ ゲート電極 ４１ａ ゲート酸化膜 ４２ 側壁酸化膜 ４３ ソース拡散層 ４４ ドレイン拡散層 ５０ 素子形成領域 ５６ バリアメタル膜 ６６ 防眩膜 ７０ 実装用配線基板 ７１ 配線 ８０ インナリード １００ ウェハ １１０ チップ ２００，２００Ｇ 外部接続用電極 ２０１ バンプ ２０３ 接着用金属膜 ３０１ 支持基板 ３０２ 単結晶半導体層 ３０３ 絶縁膜 ６０１，６０２，６０３，６０４ ＰＲ
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(56)参考文献 特開2000−196102（ＪＰ，Ａ)
特開2002−110990（ＪＰ，Ａ)
特開 平６−244239（ＪＰ，Ａ)
特開 平５−29603（ＪＰ，Ａ)
特開 平５−109884（ＪＰ，Ａ)
特開 平４−30471（ＪＰ，Ａ)
特開 平７−147319（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/00
H01L 27/00
Claims (7)
- 【請求項１】 第１半導体基板を含む導電性の支持基板
の一主面上に第１の絶縁膜を介して積層された一導電型
第２半導体基板と、この第２半導体基板を所望の素子が
形成される素子形成領域に分離する分離溝と、この分離
溝を充填する絶縁材料と、前記素子形成領域から分離さ
れた前記第２半導体基板領域内に前記第２半導体基板が
除去されて形成された基板コンタクト領域と、この基板
コンタクト領域に形成された前記第１の絶縁膜を貫通し
て前記支持基板に達する第１コンタクト孔と、この第１
コンタクト孔を充填して前記支持基板に接続するととも
に前記第２半導体基板上に設けられた外部接続用電極に
も接続する支持基板接続配線を備えたチップを有するこ
とを特徴とする半導体装置。 - 【請求項２】 前記外部接続用電極は、前記第２半導体
基板上に所定の絶縁体を介して形成されている請求項１
記載の半導体装置。 - 【請求項３】 支持基板接続配線は、アルミニウムを主
材料とする金属膜を含む請求項１または２記載の半導体
装置。 - 【請求項４】 第１半導体基板を含む導電性の支持基板
の一主面上に第１の絶縁膜を介して積層された一導電型
第２半導体基板を有するウェハ上の所定の素子形成領域
に所望の素子及びフィールド絶縁膜を形成する素子形成
工程と、前記第２半導体基板表面に第２の絶縁膜を堆積
するマスク層形成工程と、前記素子形成領域を分離する
分離溝形成用開口部及び基板コンタクト用領域形成用開
口部の前記第２半導体基板を露出させるトレンチ領域開
口工程と、前記分離溝形成用開口部及び前記基板コンタ
クト用領域形成用開口部の前記第２半導体基板を除去し
て前記第１の絶縁膜を露出させ、前記素子形成領域を分
離する分離溝及び基板コンタクト用領域を形成するトレ
ンチ形成工程と、少なくとも前記分離溝が完全に充填さ
れるように所定の絶縁材料を所定の厚さ堆積するトレン
チ充填工程と、前記絶縁材料を所定量だけ全面エッチバ
ックする平坦化工程と、前記支持基板に接続する第１コ
ンタクト孔及び前記第２半導体基板上に形成された前記
素子に接続する第２コンタクト孔を開口するコンタクト
工程と少なくとも全ての前記第２コンタクト孔を完全に
充填するように導電性材料を堆積した後、エッチバック
して前記第２コンタクト孔部以外の平坦部の前記導電性
材料を除去するプラグ形成工程と、全面に配線用導電性
材料を所定の厚さ堆積する配線膜堆積工程と、この配線
用導電性材料上にフォトレジストを塗布してパターンを
形成し、エッチングして前記配線用導電性材料を除去
し、前記支持基板と所定の外部接続電極とを接続する支
持基板接続配線を含む所望の内部接続配線及び外部接続
電極を形成する配線形成工程とを少なくとも含み、前記
コンタクト工程が、前記基板コンタクト領域に前記第１
の絶縁膜を貫通して前記支持基板に達する前記第１コン
タクト孔を開口する第１開口処理と、前記第２コンタク
ト孔を開口する第２開口処理とからなることを特徴とす
る半導体装置の製造方法。 - 【請求項５】 前記コンタクト工程が、フォトレジスト
塗布ステップと、第１コンタクト孔パターンを露光する
第１露光ステップと、第２コンタクト孔パターンを露光
する第２露光ステップと、前記第１コンタクト孔パター
ン及び前記第２コンタクト孔パターンを同時に現像する
一括現像ステップと、前記第１コンタクト孔及び前記第
２コンタクト孔を同時に開口する一括開口ステップを含
む請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記コンタクト工程が、フォトレジスト
塗布ステップと、第１コンタクト孔パターン及び第２コ
ンタクト孔パターンを同時に露光する一括露光ステップ
と、前記第１コンタクト孔パターン及び前記第２コンタ
クト孔パターンを同時に現像する一括現像ステップと、
前記第１コンタクト孔及び前記第２コンタクト孔を同時
に開口する一括開口ステップを含む請求項４記載の半導
体装置の製造方法。 - 【請求項７】 少なくとも前記第１コンタクト孔が、当
該チップで用いられている最小サイズのコンタクト孔を
複数個互いに離間して配列したマルチコンタクト構造で
ある請求項４または５記載の半導体装置の製造方法。
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| TW090123881A TW530369B (en) | 2000-09-28 | 2001-09-27 | Semiconductor device with SOI structure and method of manufacturing the same |
| US09/966,035 US6492683B2 (en) | 2000-09-28 | 2001-09-27 | Semiconductor device with SOI structure and method of manufacturing the same |
| KR10-2001-0060093A KR100438206B1 (ko) | 2000-09-28 | 2001-09-27 | Ｓｏｉ구조를 갖는 반도체장치 및 그 제조방법 |
| EP01123462A EP1193760B1 (en) | 2000-09-28 | 2001-09-28 | Semiconductor device with SOI structure and method of manufacturing the same |
| DE60130422T DE60130422T2 (de) | 2000-09-28 | 2001-09-28 | Halbleiter mit SOI-Struktur und seine Herstellungsmethode |
| CNB011415126A CN1207768C (zh) | 2000-09-28 | 2001-09-28 | 具有绝缘体上硅结构的半导体器件及其制造方法 |
| US10/178,429 US6541314B2 (en) | 2000-09-28 | 2002-06-24 | Semiconductor device with SOI structure and method of manufacturing the same |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000297308A JP3510576B2 (ja) | 2000-09-28 | 2000-09-28 | 半導体装置及びその製造方法 |
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|---|---|
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| CN (1) | CN1207768C (ja) |
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Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448344B1 (ko) * | 2002-10-22 | 2004-09-13 | 삼성전자주식회사 | 웨이퍼 레벨 칩 스케일 패키지 제조 방법 |
| US7190051B2 (en) * | 2003-01-17 | 2007-03-13 | Second Sight Medical Products, Inc. | Chip level hermetic and biocompatible electronics package using SOI wafers |
| DE10319497B4 (de) * | 2003-04-30 | 2010-06-02 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines SOI-Feldeffekttransistorelements mit einem ohmschen Substratkontakt |
| JP4746262B2 (ja) * | 2003-09-17 | 2011-08-10 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP2005116623A (ja) | 2003-10-03 | 2005-04-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7276398B2 (en) * | 2003-10-23 | 2007-10-02 | Hewlett-Packard Development Company, L.P. | System and method for hermetically sealing a package |
| TW200629466A (en) * | 2004-10-14 | 2006-08-16 | Koninkl Philips Electronics Nv | Semiconductor device having a frontside contact and vertical trench isolation and method of fabricating same |
| US7592645B2 (en) | 2004-12-08 | 2009-09-22 | Canon Kabushiki Kaisha | Photoelectric conversion device and method for producing photoelectric conversion device |
| JP5220988B2 (ja) * | 2005-05-23 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN1992173B (zh) * | 2005-11-30 | 2010-04-21 | 硅起源股份有限公司 | 用于注入键合衬底以便导电的方法和结构 |
| JP2009523319A (ja) * | 2006-01-12 | 2009-06-18 | エヌエックスピー ビー ヴィ | 前面基板接点を有する絶縁体上半導体デバイスの製造方法 |
| DE102006013203B3 (de) * | 2006-03-22 | 2008-01-10 | Infineon Technologies Ag | Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung |
| JP2007317954A (ja) * | 2006-05-26 | 2007-12-06 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2008227120A (ja) * | 2007-03-13 | 2008-09-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR20100018156A (ko) * | 2008-08-06 | 2010-02-17 | 삼성전자주식회사 | 적층형 반도체 소자 및 그 제조 방법 |
| JP2010287866A (ja) * | 2009-06-15 | 2010-12-24 | Renesas Electronics Corp | 半導体装置 |
| CN102456689A (zh) * | 2010-10-21 | 2012-05-16 | 中国科学院微电子研究所 | 一种衬底结构、半导体器件及其制造方法 |
| KR101721117B1 (ko) | 2011-03-15 | 2017-03-29 | 삼성전자 주식회사 | 반도체 소자의 제조 방법 |
| CN102956630B (zh) * | 2011-08-09 | 2016-06-29 | 索泰克公司 | 三维集成半导体系统和形成该三维集成半导体系统的方法 |
| JP2016115698A (ja) * | 2014-12-11 | 2016-06-23 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP6113386B1 (ja) | 2015-08-13 | 2017-04-12 | Hoya株式会社 | 評価値計算装置及び電子内視鏡システム |
| DE112016000095B4 (de) | 2015-08-13 | 2019-07-11 | Hoya Corporation | Vorrichtung zur Berechnung von Analysewerten und elektronisches Endoskopsystem |
| US11107845B2 (en) * | 2017-03-29 | 2021-08-31 | Sharp Kabushiki Kaisha | TFT substrate, TFT substrate production method, and display device |
| US20210408250A1 (en) * | 2020-06-24 | 2021-12-30 | Monolithic Power Systems, Inc. | Method of distributing metal layers in a power device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254554A (ja) | 1988-08-19 | 1990-02-23 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2654268B2 (ja) | 1991-05-13 | 1997-09-17 | 株式会社東芝 | 半導体装置の使用方法 |
| JP3269536B2 (ja) | 1993-02-19 | 2002-03-25 | 株式会社デンソー | 半導体装置 |
| US5479048A (en) * | 1994-02-04 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level |
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| US6358782B1 (en) * | 1998-10-20 | 2002-03-19 | Citizen Watch Co., Ltd. | Method of fabricating a semiconductor device having a silicon-on-insulator substrate and an independent metal electrode connected to the support substrate |
| KR20000045305A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 완전 공핍형 에스·오·아이 소자 및 그 제조방법 |
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