JPH08274265A - 半導体装置 - Google Patents
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- JPH08274265A JPH08274265A JP7076705A JP7670595A JPH08274265A JP H08274265 A JPH08274265 A JP H08274265A JP 7076705 A JP7076705 A JP 7076705A JP 7670595 A JP7670595 A JP 7670595A JP H08274265 A JPH08274265 A JP H08274265A
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- integrated circuit
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- circuit
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】半導体装置において、接合容量や、接合リーク
量を増加させることなく、また静電気等による高電圧が
ゲート絶縁膜を破壊するより低く任意の電圧で、高電圧
による電荷を逃し、ゲート絶縁膜を保護するような構造
を提供する。 【構成】半導体基板に形成された集積回路と外部の配線
との接続のためのボンディグパッドとの間を結ぶ第一の
配線の下に導電性突起物（ヒロック、ウィスカー、道電
性再デポ物等）が形成された第二の配線を配置する。静
電気などの過大電圧が印加されたときに、第１の配線と
導電性突起物との距離が第１の配線から第２の配線へ電
荷を逃がすように、導電性突起物の高さが制御され形成
されている。 【効果】高電圧印加の際の電荷を逃がす構造が、集積回
路と独立して配置されており、回路全体や、素子自身を
使って高電圧からの保護を図らないため、高電圧からの
回路、素子保護の観点からは全く独立に回路や素子を、
設計、製造できる。
量を増加させることなく、また静電気等による高電圧が
ゲート絶縁膜を破壊するより低く任意の電圧で、高電圧
による電荷を逃し、ゲート絶縁膜を保護するような構造
を提供する。 【構成】半導体基板に形成された集積回路と外部の配線
との接続のためのボンディグパッドとの間を結ぶ第一の
配線の下に導電性突起物（ヒロック、ウィスカー、道電
性再デポ物等）が形成された第二の配線を配置する。静
電気などの過大電圧が印加されたときに、第１の配線と
導電性突起物との距離が第１の配線から第２の配線へ電
荷を逃がすように、導電性突起物の高さが制御され形成
されている。 【効果】高電圧印加の際の電荷を逃がす構造が、集積回
路と独立して配置されており、回路全体や、素子自身を
使って高電圧からの保護を図らないため、高電圧からの
回路、素子保護の観点からは全く独立に回路や素子を、
設計、製造できる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】従来、ＭＩＳ形半導体を用いた集積回路
では、静電気ストレスなどの高電圧印加からのゲート絶
縁膜保護のために、次に挙げられる様な方法を採ってき
た。基本的に、ゲート絶縁膜と並列に、ゲート膜より耐
圧の低い回路を設けることにより、静電気ストレスなど
の印加の際、後者の回路を先にブレークさせ電荷を逃が
しゲート絶縁膜の保護を図っている。具体例としては、
ダイオードの逆ブレークや、回路中のトランジスタ自身
のオフブレークを利用した方法が広く用いられている。
このブレーク耐圧を制御する方法として、ダイオードの
接合を形成する２種類の導電型領域のうち低濃度の領域
の不純物濃度を変化させるなどがある。通常の場合基板
や反転阻止拡散層の不純物濃度を変化させる。従って、
ゲート絶縁膜の膜厚が２０ｎｍ程度の半導体集積回路
（ゲート絶縁膜に印加される最大電界強度は８ＭＶ／ｃ
ｍのため、保護ダイオード耐圧に換算して１５Ｖ程度以
下である必要がある）までがこの方法により静電気スト
レスに対する有効な手段であった。
では、静電気ストレスなどの高電圧印加からのゲート絶
縁膜保護のために、次に挙げられる様な方法を採ってき
た。基本的に、ゲート絶縁膜と並列に、ゲート膜より耐
圧の低い回路を設けることにより、静電気ストレスなど
の印加の際、後者の回路を先にブレークさせ電荷を逃が
しゲート絶縁膜の保護を図っている。具体例としては、
ダイオードの逆ブレークや、回路中のトランジスタ自身
のオフブレークを利用した方法が広く用いられている。
このブレーク耐圧を制御する方法として、ダイオードの
接合を形成する２種類の導電型領域のうち低濃度の領域
の不純物濃度を変化させるなどがある。通常の場合基板
や反転阻止拡散層の不純物濃度を変化させる。従って、
ゲート絶縁膜の膜厚が２０ｎｍ程度の半導体集積回路
（ゲート絶縁膜に印加される最大電界強度は８ＭＶ／ｃ
ｍのため、保護ダイオード耐圧に換算して１５Ｖ程度以
下である必要がある）までがこの方法により静電気スト
レスに対する有効な手段であった。
【０００３】
【発明が解決しようとする課題】一方、半導体集積回路
の高集積化、高密度化、高速化の要求のためゲート絶縁
膜は薄膜化の必要がある。その結果集積回路の静電気の
耐性が落ちることになる。このため、静電気保護のため
に保護回路のブレークの耐圧を下げることが必要にな
る。しかしながら、従来の方法によって耐圧を下げるこ
とを図ろうとすると、それに伴う弊害が発生する。ブレ
ーク耐圧を下げる要求にしたがって、従来の方法により
基板や反転阻止層の不純物濃度を高濃度化する場合、接
合の容量が増加し、素子の高速化を妨げる。同時に、接
合をリークする電流も増加し消費電力の増加を招いたり
するばかりでなく、熱の発生が素子への影響も懸念され
る。従って、ゲート絶縁膜の膜厚が２０ｎｍを下回るよ
うな素子を製造する場合、ブレーク耐圧を下げること
と、接合容量やリーク電流の低減などとが相反する関係
になり、実質上製造することは不可能になる。そこで、
本発明は上記の問題を解決するもので、その目的とする
ところは、接合容量や、接合リーク量を増加させること
なく、また、静電気等による高電圧がゲート絶縁膜を破
壊するより低く任意の電圧で、高電圧による電荷を逃
し、ゲート絶縁膜を保護するような構造を提供すること
にある。
の高集積化、高密度化、高速化の要求のためゲート絶縁
膜は薄膜化の必要がある。その結果集積回路の静電気の
耐性が落ちることになる。このため、静電気保護のため
に保護回路のブレークの耐圧を下げることが必要にな
る。しかしながら、従来の方法によって耐圧を下げるこ
とを図ろうとすると、それに伴う弊害が発生する。ブレ
ーク耐圧を下げる要求にしたがって、従来の方法により
基板や反転阻止層の不純物濃度を高濃度化する場合、接
合の容量が増加し、素子の高速化を妨げる。同時に、接
合をリークする電流も増加し消費電力の増加を招いたり
するばかりでなく、熱の発生が素子への影響も懸念され
る。従って、ゲート絶縁膜の膜厚が２０ｎｍを下回るよ
うな素子を製造する場合、ブレーク耐圧を下げること
と、接合容量やリーク電流の低減などとが相反する関係
になり、実質上製造することは不可能になる。そこで、
本発明は上記の問題を解決するもので、その目的とする
ところは、接合容量や、接合リーク量を増加させること
なく、また、静電気等による高電圧がゲート絶縁膜を破
壊するより低く任意の電圧で、高電圧による電荷を逃
し、ゲート絶縁膜を保護するような構造を提供すること
にある。
【０００４】
【課題を解決するための手段】半導体基板に形成された
集積回路と外部の配線との接続のために形成されたボン
ディグパッドとの間を結ぶ第１の配線の下部に第２の配
線が絶縁層を介して形成されており、その配線は集積回
路の外周に、集積回路とは絶縁されて配置され、前記の
全ての第１の配線と交差している。また、前記の第２の
配線上には導電性突起物が形成されている。その導電性
突起物の高さが、前記の第１の配線と導電性突起物との
距離が静電気などの過大電圧が印加されたときに、その
電圧により、第１の配線から第２の配線へ電荷を逃がす
ように制御されて形成されているような構造を有するこ
とを特徴とする。
集積回路と外部の配線との接続のために形成されたボン
ディグパッドとの間を結ぶ第１の配線の下部に第２の配
線が絶縁層を介して形成されており、その配線は集積回
路の外周に、集積回路とは絶縁されて配置され、前記の
全ての第１の配線と交差している。また、前記の第２の
配線上には導電性突起物が形成されている。その導電性
突起物の高さが、前記の第１の配線と導電性突起物との
距離が静電気などの過大電圧が印加されたときに、その
電圧により、第１の配線から第２の配線へ電荷を逃がす
ように制御されて形成されているような構造を有するこ
とを特徴とする。
【０００５】半導体基板に形成された集積回路と外部の
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線上にはウィス
カーが形成されている。そのウィスカーの高さが、前記
の第１の配線とウィスカーとの距離が静電気などの過大
電圧が印加されたときに、その電圧により、第１の配線
から第２の配線へ電荷を逃がすように制御されて形成さ
れているような構造を有することを特徴とする。
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線上にはウィス
カーが形成されている。そのウィスカーの高さが、前記
の第１の配線とウィスカーとの距離が静電気などの過大
電圧が印加されたときに、その電圧により、第１の配線
から第２の配線へ電荷を逃がすように制御されて形成さ
れているような構造を有することを特徴とする。
【０００６】半導体基板に形成された集積回路と外部の
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線上にはヒロッ
クが形成されている。そのヒロックの高さが、前記の第
１の配線とヒロックとの距離が静電気などの過大電圧が
印加されたときに、その電圧により、第１の配線から第
２の配線へ電荷を逃がすように制御されて形成されてい
るような構造を有することを特徴とする。
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線上にはヒロッ
クが形成されている。そのヒロックの高さが、前記の第
１の配線とヒロックとの距離が静電気などの過大電圧が
印加されたときに、その電圧により、第１の配線から第
２の配線へ電荷を逃がすように制御されて形成されてい
るような構造を有することを特徴とする。
【０００７】半導体基板に形成された集積回路と外部の
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線の側壁及びそ
の側壁上にはエッチングの際に再デポした導電物が残っ
て形成されている。その再付着による導電物の高さが、
前記の第１の配線とその導電物との距離が静電気などの
過大電圧が印加されたときに、その電圧により第１の配
線から第２の配線へ電荷を逃がすように制御されて形成
されているような構造を有することを特徴とする。
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線の側壁及びそ
の側壁上にはエッチングの際に再デポした導電物が残っ
て形成されている。その再付着による導電物の高さが、
前記の第１の配線とその導電物との距離が静電気などの
過大電圧が印加されたときに、その電圧により第１の配
線から第２の配線へ電荷を逃がすように制御されて形成
されているような構造を有することを特徴とする。
【０００８】
【実施例】以下、本発明の実施例を図に従って説明す
る。図１の（ａ）、（ｂ）、（ｃ）（ｄ）、（ｅ）は本
発明の半導体装置の上方から見た図、及び断面図であ
る。１００は集積回路が配置されている領域である。１
０１は集積回路の外周をとりかこむように配置されてい
る配線であり、集積回路とは絶縁されていて、接地され
ている。１０２は集積回路とボンディングパッドを接続
する配線であり、図１（ｂ）のように集積回路を取り囲
む配線１０１とは交差するように配置されている。尚、
配線１０１と配線１０２は絶縁膜を介して絶縁されてい
る。１０３はボンディングパッドである。１０４はウィ
スカである。１０５はヒロックである。１０６は配線１
０１をエッチングする際に、配線１０１の側壁及び配線
１０１をエッチングするためのホトレジスト側壁に形成
され、ホトレジスト剥離後は、配線１０１の側壁上に角
状に伸びる導電性再デポ物である。尚、この再デポ物は
エッチングの際の再デポ物であるため配線１０１とほぼ
同じ物質により形成されている。１０７は配線間の絶縁
層間膜である。
る。図１の（ａ）、（ｂ）、（ｃ）（ｄ）、（ｅ）は本
発明の半導体装置の上方から見た図、及び断面図であ
る。１００は集積回路が配置されている領域である。１
０１は集積回路の外周をとりかこむように配置されてい
る配線であり、集積回路とは絶縁されていて、接地され
ている。１０２は集積回路とボンディングパッドを接続
する配線であり、図１（ｂ）のように集積回路を取り囲
む配線１０１とは交差するように配置されている。尚、
配線１０１と配線１０２は絶縁膜を介して絶縁されてい
る。１０３はボンディングパッドである。１０４はウィ
スカである。１０５はヒロックである。１０６は配線１
０１をエッチングする際に、配線１０１の側壁及び配線
１０１をエッチングするためのホトレジスト側壁に形成
され、ホトレジスト剥離後は、配線１０１の側壁上に角
状に伸びる導電性再デポ物である。尚、この再デポ物は
エッチングの際の再デポ物であるため配線１０１とほぼ
同じ物質により形成されている。１０７は配線間の絶縁
層間膜である。
【０００９】図１（ｃ）は本発明の第１の実施例であ
る。集積回路の外周を取り巻き、集積回路とは絶縁され
ている配線１０１の上部にはウィスカ１０４が成長して
いる。しかし、そのウィスカの長さは製造過程に於て適
切な長さに調整されている。たとえば、細く成長したウ
ィスカ上に絶縁層間膜を形成しウィスカを完全に被覆し
たのち、化学的機械的研磨（以下ＣＭＰ）によりウィス
カの上部が露出するように研磨を行い、更に絶縁層間膜
を形成する。このような方法はほんの一例に過ぎない
が、この様にして適切な長さを実現する。また、その長
さは外部からボンディングパッド１０３を介して静電気
などの過大電圧が印加された時に、その電荷を所望の電
圧で逃がすように調整する。例えば配線１０１、配線１
０２間の層間膜にプラズマＣＶＤによる窒化膜を用いて
いれば、ウイスカ１０４の先端と配線１０２の距離は、
２５ｎｍ±２．５ｎｍ程度であれば、１０Ｖ±１Ｖで電
荷は配線１０１に流れ、集積回路領域には過大電圧が印
加されず保護される。ここで、２５ｎｍという厚さは、
現在の代表的な絶縁層間膜の形成技術である気相成長法
などの技術では容易に実現できる厚さである。もちろ
ん、絶縁層間膜の種類、膜厚をかえることにより、任意
に電荷を逃がす電圧を設定することができる。つまり、
誘電率の大きい絶縁層間膜を用いれば、膜厚を大きく設
定し、誘電率の小さいものを用いれば、層間膜の厚さを
薄く設定すればよく、一方で誘電率が一定であれば、絶
縁層間膜の厚さを厚くすれば、電荷を逃がす電圧を高く
することができるということになる。この方法によれば
回路自体、もしくは回路内の素子そのものを使って回路
保護、または素子の保護を図らないため回路や素子の特
性を全く変えずに回路保護を図ることができる。また、
ウィスカの先端という細い部分が電流の経路となるた
め、一度電流を逃した後でも、電流のリークが大きくな
ることは少なく回路に影響を与えない。
る。集積回路の外周を取り巻き、集積回路とは絶縁され
ている配線１０１の上部にはウィスカ１０４が成長して
いる。しかし、そのウィスカの長さは製造過程に於て適
切な長さに調整されている。たとえば、細く成長したウ
ィスカ上に絶縁層間膜を形成しウィスカを完全に被覆し
たのち、化学的機械的研磨（以下ＣＭＰ）によりウィス
カの上部が露出するように研磨を行い、更に絶縁層間膜
を形成する。このような方法はほんの一例に過ぎない
が、この様にして適切な長さを実現する。また、その長
さは外部からボンディングパッド１０３を介して静電気
などの過大電圧が印加された時に、その電荷を所望の電
圧で逃がすように調整する。例えば配線１０１、配線１
０２間の層間膜にプラズマＣＶＤによる窒化膜を用いて
いれば、ウイスカ１０４の先端と配線１０２の距離は、
２５ｎｍ±２．５ｎｍ程度であれば、１０Ｖ±１Ｖで電
荷は配線１０１に流れ、集積回路領域には過大電圧が印
加されず保護される。ここで、２５ｎｍという厚さは、
現在の代表的な絶縁層間膜の形成技術である気相成長法
などの技術では容易に実現できる厚さである。もちろ
ん、絶縁層間膜の種類、膜厚をかえることにより、任意
に電荷を逃がす電圧を設定することができる。つまり、
誘電率の大きい絶縁層間膜を用いれば、膜厚を大きく設
定し、誘電率の小さいものを用いれば、層間膜の厚さを
薄く設定すればよく、一方で誘電率が一定であれば、絶
縁層間膜の厚さを厚くすれば、電荷を逃がす電圧を高く
することができるということになる。この方法によれば
回路自体、もしくは回路内の素子そのものを使って回路
保護、または素子の保護を図らないため回路や素子の特
性を全く変えずに回路保護を図ることができる。また、
ウィスカの先端という細い部分が電流の経路となるた
め、一度電流を逃した後でも、電流のリークが大きくな
ることは少なく回路に影響を与えない。
【００１０】図１（ｄ）は、本発明の第２の実施例であ
る。ボンディングパッド１０３を介して配線１０２に印
加された過大電圧による電荷は、配線１０１に形成され
たヒロック１０５を介して配線１０１に逃れる。第１の
実施例と同様にヒロック１０５と配線１０２との距離は
製造過程で調整されている。このようにして、過大電圧
印加から集積回路、素子の保護を図る。
る。ボンディングパッド１０３を介して配線１０２に印
加された過大電圧による電荷は、配線１０１に形成され
たヒロック１０５を介して配線１０１に逃れる。第１の
実施例と同様にヒロック１０５と配線１０２との距離は
製造過程で調整されている。このようにして、過大電圧
印加から集積回路、素子の保護を図る。
【００１１】図１（ｅ）は、本発明の第３の実施例であ
る。ボンディングパッド１０３を介して配線１０２に印
加された過大電圧による電荷は、配線１０１に形成され
た導電性再デポ物１０６を介して配線１０１に逃れる。
第１、第２の実施例と同様に導電性再デポ物と配線１０
２との距離は製造過程で調整されている。このようにし
て、過大電圧印加から集積回路、素子の保護を図る。
る。ボンディングパッド１０３を介して配線１０２に印
加された過大電圧による電荷は、配線１０１に形成され
た導電性再デポ物１０６を介して配線１０１に逃れる。
第１、第２の実施例と同様に導電性再デポ物と配線１０
２との距離は製造過程で調整されている。このようにし
て、過大電圧印加から集積回路、素子の保護を図る。
【００１２】尚、配線１０１上に形成される突起物はウ
イスカ、ヒロックや、導電性再デポ物に限らず、導電性
突起物であれば問題ない。
イスカ、ヒロックや、導電性再デポ物に限らず、導電性
突起物であれば問題ない。
【００１３】
【発明の効果】本発明による構造をもつ半導体装置によ
れば、高電圧印加の際の電荷を逃すことができそのた
め、信頼性の高い半導体集積回路を得ることができる。
その上、高電圧印加の際の電荷を逃がす電圧も任意に設
定することができるため、従来技術に比較して、ゲート
絶縁膜や、素子能力のマージンを大きくとることが容易
になる。同時に、素子の微細化、高集積を容易にする。
さらに、高電圧印加の際の電荷を逃がす構造が、集積回
路と独立して配置されているため、従来のように、回路
全体や、素子自身を使って高電圧からの保護を図らない
ため、回路や素子を、高電圧からの回路、素子保護とい
う観点からは全く任意に設計、製造することが可能にな
る。
れば、高電圧印加の際の電荷を逃すことができそのた
め、信頼性の高い半導体集積回路を得ることができる。
その上、高電圧印加の際の電荷を逃がす電圧も任意に設
定することができるため、従来技術に比較して、ゲート
絶縁膜や、素子能力のマージンを大きくとることが容易
になる。同時に、素子の微細化、高集積を容易にする。
さらに、高電圧印加の際の電荷を逃がす構造が、集積回
路と独立して配置されているため、従来のように、回路
全体や、素子自身を使って高電圧からの保護を図らない
ため、回路や素子を、高電圧からの回路、素子保護とい
う観点からは全く任意に設計、製造することが可能にな
る。
【図１】本発明の半導体装置の断面図及び上方からの
図。
図。
１００．．．集積回路領域 １０１．．．高電圧印加の際の電荷を逃がす配線 １０２．．．集積回路、ボンディングパッド間の配線 １０３．．．ボンディングパッド １０４．．．ウイスカ １０５．．．ヒロック １０６．．．導電性再デポ物 １０７．．．配線層間膜
Claims (4)
- 【請求項１】半導体基板に形成された集積回路と外部の
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線上には導電性
突起物が形成されている。その導電性突起物の高さが、
前記の第１の配線と導電性突起物との距離が静電気など
の過大電圧が印加されたときに、その電圧により、第１
の配線から第２の配線へ電荷を逃がすように制御されて
形成されているような構造を有することを特徴とする半
導体装置。 - 【請求項２】半導体基板に形成された集積回路と外部の
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線上にはウィス
カーが形成されている。そのウィスカーの高さが、前記
の第１の配線とウィスカーとの距離が静電気などの過大
電圧が印加されたときに、その電圧により、第１の配線
から第２の配線へ電荷を逃がすように制御されて形成さ
れているような構造を有することを特徴とする半導体装
置。 - 【請求項３】半導体基板に形成された集積回路と外部の
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線上にはヒロッ
クが形成されている。そのヒロックの高さが、前記の第
１の配線とヒロックとの距離が静電気などの過大電圧が
印加されたときに、その電圧により、第１の配線から第
２の配線へ電荷を逃がすように制御されて形成されてい
るような構造を有することを特徴とする半導体装置。 - 【請求項４】半導体基板に形成された集積回路と外部の
配線との接続のために形成されたボンディグパッドとの
間を結ぶ第１の配線の下部に第２の配線が絶縁層を介し
て形成されており、その配線は集積回路の外周に、集積
回路とは絶縁されて配置され、前記の全ての第１の配線
と交差している。また、前記の第２の配線の側壁及びそ
の側壁上にはエッチングの際に再度デポされた導電物が
残って形成されている。その再デポによる導電物の高さ
が、前記の第１の配線とその導電物との距離が静電気な
どの過大電圧が印加されたときに、その電圧により第１
の配線から第２の配線へ電荷を逃がすように制御されて
形成されているような構造を有することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076705A JPH08274265A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076705A JPH08274265A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274265A true JPH08274265A (ja) | 1996-10-18 |
Family
ID=13612942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7076705A Pending JPH08274265A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014075586A (ja) * | 2008-02-15 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1995
- 1995-03-31 JP JP7076705A patent/JPH08274265A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014075586A (ja) * | 2008-02-15 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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