JPH0324056B2 - - Google Patents
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- JPH0324056B2 JPH0324056B2 JP55010359A JP1035980A JPH0324056B2 JP H0324056 B2 JPH0324056 B2 JP H0324056B2 JP 55010359 A JP55010359 A JP 55010359A JP 1035980 A JP1035980 A JP 1035980A JP H0324056 B2 JPH0324056 B2 JP H0324056B2
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置にかかり、特に
MOS型トランジスタの動作時及び取り扱い時に
おける異常電圧による破壊を防止する入・出力保
護回路を備えたMOS型半導体集積回路装置に関
する。
MOS型トランジスタの動作時及び取り扱い時に
おける異常電圧による破壊を防止する入・出力保
護回路を備えたMOS型半導体集積回路装置に関
する。
MOS型トランジスタのゲート絶縁膜はきわめ
て薄い為、ゲート電極に印加される電圧が過大に
なると破壊され易い欠点を有している。とくに装
置に組み込まれる前に人体等に帯電した静電気に
より破壊される頻度が高い。つまり酸化膜の耐圧
は50〜100Vであり、普通に誘起される静電電圧
数ｋ〜＋数kVの静電気放電により簡単に破壊さ
れるか又破壊に至らないまでも耐圧劣化を引き起
こす。
て薄い為、ゲート電極に印加される電圧が過大に
なると破壊され易い欠点を有している。とくに装
置に組み込まれる前に人体等に帯電した静電気に
より破壊される頻度が高い。つまり酸化膜の耐圧
は50〜100Vであり、普通に誘起される静電電圧
数ｋ〜＋数kVの静電気放電により簡単に破壊さ
れるか又破壊に至らないまでも耐圧劣化を引き起
こす。
このような問題を解決する為に種々の入力・出
力保護回路が報告されている。
力保護回路が報告されている。
一般に保護回路は、基板と逆導電型の不純物を
含む拡散層と放電の機能を有した回路との組合せ
により構成される。又これらの保護回路はボンデ
イングパツドと保護されるべきトランジスタ間に
設置される設計手法が採られており、ボンデイン
グパツドから延在するAlと拡散層を開口部を通
して接続しなければならない。
含む拡散層と放電の機能を有した回路との組合せ
により構成される。又これらの保護回路はボンデ
イングパツドと保護されるべきトランジスタ間に
設置される設計手法が採られており、ボンデイン
グパツドから延在するAlと拡散層を開口部を通
して接続しなければならない。
一方近年の集積回路の高密度化、高速化の進行
に伴ない拡散層は浅くなつてきている。すなわち
接合容量を小さくでき、短チヤンネルトランジス
タが可能となることから高速化が、又拡散層及び
チヤネル長が小さくなることから高集積化が可能
となる。
に伴ない拡散層は浅くなつてきている。すなわち
接合容量を小さくでき、短チヤンネルトランジス
タが可能となることから高速化が、又拡散層及び
チヤネル長が小さくなることから高集積化が可能
となる。
しかしながら、保護回路を構成している拡散層
Alの接続部においては、ボンデイングパツドに
印加された高電圧が直接拡散層にかかる為に、拡
散層がきわめて浅いと局所的な発熱がおこる。
Alが直接拡散層と接している場合、この発熱に
より合金反応がおこり接合は破壊される。すなわ
ち、境界部を介してAlがSiの中へ、又逆にSiが
Alの中へ置換する形で反応が起こるために発熱
量が大きくAlが接合位置より深く侵入すると、
拡散層は基板とシヨートしてしまう。これを避け
る為に、純粋なAlだけでなくSi入りのAlを用い
たりAl配線の下に自己整合型にポリシリコンを
設ける方法が提案されているが、上記の発熱がか
なりの温度になる為に拡散層のSiも置換されるこ
とが実際に報告されている。
Alの接続部においては、ボンデイングパツドに
印加された高電圧が直接拡散層にかかる為に、拡
散層がきわめて浅いと局所的な発熱がおこる。
Alが直接拡散層と接している場合、この発熱に
より合金反応がおこり接合は破壊される。すなわ
ち、境界部を介してAlがSiの中へ、又逆にSiが
Alの中へ置換する形で反応が起こるために発熱
量が大きくAlが接合位置より深く侵入すると、
拡散層は基板とシヨートしてしまう。これを避け
る為に、純粋なAlだけでなくSi入りのAlを用い
たりAl配線の下に自己整合型にポリシリコンを
設ける方法が提案されているが、上記の発熱がか
なりの温度になる為に拡散層のSiも置換されるこ
とが実際に報告されている。
一方最近の記憶装置には集積度を上げる為に２
層のポリシリコンが用いられている。すなわち１
トランジスタ１容量を基本メモリセルとしたダイ
ナミツク型記憶回路装置の場合は、一方のポリシ
リコンはゲート電極又は配線に他方はメモリセル
の容量部の電極に、またスタテイツク型記憶回路
装置の場合は一方がゲート電極又は配線に、他方
はメモリセルの負荷抵抗に用いられる。
層のポリシリコンが用いられている。すなわち１
トランジスタ１容量を基本メモリセルとしたダイ
ナミツク型記憶回路装置の場合は、一方のポリシ
リコンはゲート電極又は配線に他方はメモリセル
の容量部の電極に、またスタテイツク型記憶回路
装置の場合は一方がゲート電極又は配線に、他方
はメモリセルの負荷抵抗に用いられる。
従つて本発明の目的は、２層のポリシリコンを
上記の入出力部のAl配線（Si入りAl配線及びポ
リシリコン−Alの２層配線もAl配線とよぶ）と
拡散層の接続部に用いることにより、拡散層の発
熱による破壊を防止する構造を提供することにあ
る。
上記の入出力部のAl配線（Si入りAl配線及びポ
リシリコン−Alの２層配線もAl配線とよぶ）と
拡散層の接続部に用いることにより、拡散層の発
熱による破壊を防止する構造を提供することにあ
る。
次に本発明の実施例の構造及びその製造の一方
法を説明する。第１図は本発明の一実施例であ
り、Ｐ型のSi基板１０１の１表面にフイールド酸
化膜１０２、ゲート絶縁膜１０３を設けたものを
出発基体とする（第１図ａ）。所定の位置のゲー
ト絶縁膜を除去したのち、5000Åの第１層目のポ
リシリコン１０４を成長し、リンを拡散すること
により拡散層１０５が形成される（第１図ｂ）。
この拡散層は1μｍ以上の深さに設定する。一次
に第１層目のポリシリコンを選択的に除去し、
Asをイオン注入する。その後の熱処理により
0.5μｍの深さを有するAsの不純物層１０６が形
成される。さらに気相成長SiO2１０７を全面に
成長し（第１図ｃ）、開口部を設けたのち5000Å
の厚さの第２層目のポリシリコン１０８を設け
る。第２層目のポリシリコン１０８がメモリセル
の負荷抵抗に用いられる場合にはこの部分を除い
てリンを拡散する。その後リンガラス層１０９を
成長し（第１図ｄ）、第２層目のポリシリコンと
Al配線１１０の接続をとる。１１１が入力用ト
ランジスタ、１１２が入力用トランジスタ１１１
を保護するための入力回路の抵抗拡散層部であ
る。一般にはこの拡散層にフイールドトランジス
タやゲートコントロールダイオードが接続される
が、ここでは省略した。１１３はボンデイングパ
ツド部でありAlにはボンデイング細線１１４が
接続されている。また本チツプ表面は気相成長
SiO2１１５で保護されている（第１図ｅ）。図か
ら明らかなように入力保護用の拡散層はAl配線
とは２層のポリシリコンを介して接続されてお
り、かつ接続部の拡散層は深く形成されている。
法を説明する。第１図は本発明の一実施例であ
り、Ｐ型のSi基板１０１の１表面にフイールド酸
化膜１０２、ゲート絶縁膜１０３を設けたものを
出発基体とする（第１図ａ）。所定の位置のゲー
ト絶縁膜を除去したのち、5000Åの第１層目のポ
リシリコン１０４を成長し、リンを拡散すること
により拡散層１０５が形成される（第１図ｂ）。
この拡散層は1μｍ以上の深さに設定する。一次
に第１層目のポリシリコンを選択的に除去し、
Asをイオン注入する。その後の熱処理により
0.5μｍの深さを有するAsの不純物層１０６が形
成される。さらに気相成長SiO2１０７を全面に
成長し（第１図ｃ）、開口部を設けたのち5000Å
の厚さの第２層目のポリシリコン１０８を設け
る。第２層目のポリシリコン１０８がメモリセル
の負荷抵抗に用いられる場合にはこの部分を除い
てリンを拡散する。その後リンガラス層１０９を
成長し（第１図ｄ）、第２層目のポリシリコンと
Al配線１１０の接続をとる。１１１が入力用ト
ランジスタ、１１２が入力用トランジスタ１１１
を保護するための入力回路の抵抗拡散層部であ
る。一般にはこの拡散層にフイールドトランジス
タやゲートコントロールダイオードが接続される
が、ここでは省略した。１１３はボンデイングパ
ツド部でありAlにはボンデイング細線１１４が
接続されている。また本チツプ表面は気相成長
SiO2１１５で保護されている（第１図ｅ）。図か
ら明らかなように入力保護用の拡散層はAl配線
とは２層のポリシリコンを介して接続されてお
り、かつ接続部の拡散層は深く形成されている。
本実施例を用いると、入力パツドに高電圧が印
加されてもAlと拡散層の合金反応は２層のポリ
シリコンで押さえられる。さらに拡散層が深くな
つており、これにより入力耐圧は一層大きくなる
ことが見い出された。
加されてもAlと拡散層の合金反応は２層のポリ
シリコンで押さえられる。さらに拡散層が深くな
つており、これにより入力耐圧は一層大きくなる
ことが見い出された。
本実施例ではポリシリコンが２層の場合につい
て説明したが、内部素子領域に第３層目以上のポ
リシリコンが用いられている場合は、これらをさ
らに積層してもよい。
て説明したが、内部素子領域に第３層目以上のポ
リシリコンが用いられている場合は、これらをさ
らに積層してもよい。
以上説明したように、本発明によれば高速・高
密度の特徴を損うことなく、入出力耐圧の十分大
きな信頼性の高いMOS型集積回路装置が実現可
能となつた。
密度の特徴を損うことなく、入出力耐圧の十分大
きな信頼性の高いMOS型集積回路装置が実現可
能となつた。
第１図ａ乃至第１図ｅは本発明の実施例を説明
する為のMOS型集積回路装置の入力部を製造工
程順に示した断面図である。 尚、図において、１０１……Ｐ型Si基板、１０
２……フイールド絶縁膜、１０３……ゲート絶縁
膜、１０４……第１層目のポリシリコン、１０５
……リン拡散層、１０６……Asイオン注入層、
１０７……気相成長SiO2、１０８……第２層目
のポリシリコン、１０９……リンガラス層、１１
０……Al配線、１１４……ボンデイング細線、
１１５は表面保護用気相成長SiO2、１１１，１
１２，１１３……各々入力トランジスタ部、入力
保護抵抗拡散層部、ボンデイングパツド部であ
る。
する為のMOS型集積回路装置の入力部を製造工
程順に示した断面図である。 尚、図において、１０１……Ｐ型Si基板、１０
２……フイールド絶縁膜、１０３……ゲート絶縁
膜、１０４……第１層目のポリシリコン、１０５
……リン拡散層、１０６……Asイオン注入層、
１０７……気相成長SiO2、１０８……第２層目
のポリシリコン、１０９……リンガラス層、１１
０……Al配線、１１４……ボンデイング細線、
１１５は表面保護用気相成長SiO2、１１１，１
１２，１１３……各々入力トランジスタ部、入力
保護抵抗拡散層部、ボンデイングパツド部であ
る。
Claims (1)
- １ 入力又は出力保護回路と多結晶シリコンによ
る抵抗素子を有する半導体集積回路装置におい
て、前記保護回路の構成素子として使用され半導
体基板に形成された不純物層の一部にボンデイン
グパツドから延在せる金属導電層が、前記一部上
において直接重なるように順次積層された２層以
上の多結晶シリコン層を介して接続され、前記２
層の一方の層の多結晶シリコン層は前記抵抗素子
を形成する多結晶シリコン層と同一の層であり、
前記ボンデイングパツドに加わる異常電圧により
起り得る前記金属導電層と前記不純物層との合金
反応を前記２層以上の多結晶シリコン層によつて
抑制するようにしたことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035980A JPS56108243A (en) | 1980-01-31 | 1980-01-31 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035980A JPS56108243A (en) | 1980-01-31 | 1980-01-31 | Semiconductor integrated circuit device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007658A Division JPS63162A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56108243A JPS56108243A (en) | 1981-08-27 |
| JPH0324056B2 true JPH0324056B2 (ja) | 1991-04-02 |
Family
ID=11747965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1035980A Granted JPS56108243A (en) | 1980-01-31 | 1980-01-31 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56108243A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160634A (ja) * | 1984-01-31 | 1985-08-22 | Fujitsu Ltd | 半導体装置 |
| JPS61159750A (ja) * | 1984-12-31 | 1986-07-19 | Sony Corp | 半導体装置及びその製造方法 |
| JPS61273931A (ja) * | 1985-05-10 | 1986-12-04 | Mitsubishi Monsanto Chem Co | 積層２軸延伸フイルムの製造方法 |
| JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
-
1980
- 1980-01-31 JP JP1035980A patent/JPS56108243A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56108243A (en) | 1981-08-27 |
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