JPS6237547B2 - - Google Patents
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- JPS6237547B2 JPS6237547B2 JP53035803A JP3580378A JPS6237547B2 JP S6237547 B2 JPS6237547 B2 JP S6237547B2 JP 53035803 A JP53035803 A JP 53035803A JP 3580378 A JP3580378 A JP 3580378A JP S6237547 B2 JPS6237547 B2 JP S6237547B2
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Description
【発明の詳細な説明】
本発明は入力保護回路を有する絶縁ゲート型半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
絶縁ゲート電界効果（以下MOSと略す）トラ
ンジスタを構成要件に含む半導体装置において、
ゲート電極に接続した外部端子に静電気等による
過大電圧が印加されることにより、ゲート絶縁膜
が破壊される恐れがある。この破壊を防ぐ意味か
ら通常、外部端子とゲート電極間に保護回路が用
いられる。
ンジスタを構成要件に含む半導体装置において、
ゲート電極に接続した外部端子に静電気等による
過大電圧が印加されることにより、ゲート絶縁膜
が破壊される恐れがある。この破壊を防ぐ意味か
ら通常、外部端子とゲート電極間に保護回路が用
いられる。
従来、最も一般に使用されている保護回路は、
第２図の如く使用基板と反対の導電型を有する拡
散層からなる抵抗２と、この拡散層と基板間に形
成される容量１１との組合せにより入力端子９の
スパイク状の過大電圧の波形を遅延させることに
より、波形をなめらかにし、かつ、拡散層と基板
間に容量とともに形成されるダイオード１２の
順・逆方向特性を利用して、過大電圧をクランプ
する一種のクリツピング回路を構成してゲート３
に加わる過大電圧の影響を除去していた。
第２図の如く使用基板と反対の導電型を有する拡
散層からなる抵抗２と、この拡散層と基板間に形
成される容量１１との組合せにより入力端子９の
スパイク状の過大電圧の波形を遅延させることに
より、波形をなめらかにし、かつ、拡散層と基板
間に容量とともに形成されるダイオード１２の
順・逆方向特性を利用して、過大電圧をクランプ
する一種のクリツピング回路を構成してゲート３
に加わる過大電圧の影響を除去していた。
第１図ａ，ｂに上記従来の保護回路をＮチヤン
ネルアルミゲートMOS半導体装置に適用した場
合を示す。入力端子１としてのアルミからなる外
部引出し電極１は、Ｎ型拡散層２の一端に開孔４
で接続し、Ｎ型領域２の他端は開孔４′を介して
アルミからなるゲート電極３に接続している。ゲ
ート電極３の両端部の基板にはＮ型のソース５及
びドレイン５′が設けられている。この保護回路
の動作原理は第２図から明らかなように、抵抗２
と容量１１により入力端子９に加えられたスパイ
ク状の過大電圧波形を遅延によりなめらかにし、
かつダイオード１２の順・逆方向特性に依り、入
力初段のトランジスタ１３のゲート３に加わる電
圧を正電圧はダイオードの逆方向降伏電圧に、負
電圧はダイオードの順方向電圧におさえるもので
ある。しかし、MOS半導体装置の微細化・高速
度化が進むにつれ、使用するゲート絶縁膜７の厚
さは薄くなりゲート絶縁膜７の破壊電圧が低くな
る為、入力初段のトランジスタのゲート絶縁膜７
を過大電圧による破壊から守るためには従来の保
護回路の保護機能を強化する必要がある。この保
護回路の機能を強化する方法としては以下に示す
３つの方法が考えられる。(i)抵抗２の抵抗値を大
きくする。(ii)容量１１の値を大きくする。(iii)ダイ
オード１２の逆方向降伏電圧を低くする。(i)の方
法は、入力保護回路の抵抗として使用する拡散層
の長さを長くする又は拡散層の不純物濃度を低く
する等の方法により実現されるが、この方法は
MOS半導体装置の微細化を妨げ、かつ高速度化
の障害となり有利な方法ではない。その点(ii)、(iii)
の方法は拡散層周辺の基板濃度を高くし、拡散層
と基板との接合の濃度勾配を急峻とする事によ
り、両者とも実現することができる。しかし、こ
の方法も作製する半導体装置の全ての拡散層周辺
の基板の濃度を高くすると、回路のｐ−ｎ接合容
量が大きくなる為、半導体装置の高速度化を妨げ
るという欠点がある。
ネルアルミゲートMOS半導体装置に適用した場
合を示す。入力端子１としてのアルミからなる外
部引出し電極１は、Ｎ型拡散層２の一端に開孔４
で接続し、Ｎ型領域２の他端は開孔４′を介して
アルミからなるゲート電極３に接続している。ゲ
ート電極３の両端部の基板にはＮ型のソース５及
びドレイン５′が設けられている。この保護回路
の動作原理は第２図から明らかなように、抵抗２
と容量１１により入力端子９に加えられたスパイ
ク状の過大電圧波形を遅延によりなめらかにし、
かつダイオード１２の順・逆方向特性に依り、入
力初段のトランジスタ１３のゲート３に加わる電
圧を正電圧はダイオードの逆方向降伏電圧に、負
電圧はダイオードの順方向電圧におさえるもので
ある。しかし、MOS半導体装置の微細化・高速
度化が進むにつれ、使用するゲート絶縁膜７の厚
さは薄くなりゲート絶縁膜７の破壊電圧が低くな
る為、入力初段のトランジスタのゲート絶縁膜７
を過大電圧による破壊から守るためには従来の保
護回路の保護機能を強化する必要がある。この保
護回路の機能を強化する方法としては以下に示す
３つの方法が考えられる。(i)抵抗２の抵抗値を大
きくする。(ii)容量１１の値を大きくする。(iii)ダイ
オード１２の逆方向降伏電圧を低くする。(i)の方
法は、入力保護回路の抵抗として使用する拡散層
の長さを長くする又は拡散層の不純物濃度を低く
する等の方法により実現されるが、この方法は
MOS半導体装置の微細化を妨げ、かつ高速度化
の障害となり有利な方法ではない。その点(ii)、(iii)
の方法は拡散層周辺の基板濃度を高くし、拡散層
と基板との接合の濃度勾配を急峻とする事によ
り、両者とも実現することができる。しかし、こ
の方法も作製する半導体装置の全ての拡散層周辺
の基板の濃度を高くすると、回路のｐ−ｎ接合容
量が大きくなる為、半導体装置の高速度化を妨げ
るという欠点がある。
したがつて本発明の目的は、装置本来の特性を
犠性にすることなく、優れた入力保護機能を有す
る半導体装置を製造する有効な方法を提供するこ
とである。
犠性にすることなく、優れた入力保護機能を有す
る半導体装置を製造する有効な方法を提供するこ
とである。
本発明の特徴は、一導電型の半導電基板に設け
られた絶縁ゲート型電界効果トランジスタのゲー
ト電極が該半導体基板に設けられた逆導電型の領
域を介して外部引出し電極と接続する半導体装置
の製造方法において、前記半導体基板の前記逆導
電型の領域を形成する部分上および前記トランジ
スタを形成する部分上にそれぞれ第１および第２
のシリコン窒化膜を選択的に形成する工程と、前
記第１のシリコン窒化膜およびその周辺部を除く
他の個所をフオトレジストで被覆する工程と、前
記フオトレジストをマスクとして一導電型の不純
物をイオン注入することによつて前記第１のシリ
コン窒化膜下およびその周辺の半導体基板の部分
に高濃度の一導電型の領域を形成する工程と、前
記フオトレジストを除去した後、前記第１および
第２のシリコン窒化膜をマスクとして熱酸化処理
により厚いフイールド酸化膜を形成すると同時に
前記一導電型の領域を基板深く押し込む工程と、
前記第１および第２のシリコン窒化膜を除去した
後、トランジスタのゲート電極を形成する工程
と、次に前記フイールド酸化膜およびゲート電極
をマスクとしてトランジスタのソース、ドレイン
領域を形成しこれと同時に前記高濃度の一導電型
の領域の内に側面の下方部および全底面が該一導
電型領域に接しかつ側面の上方部が前記フイール
ド酸化膜に接する前記逆導電型の領域を形成する
工程とを有する半導体装置の製造方法にある。こ
のような本発明の逆導電型の領域は底面も高濃度
の領域に接しているから保護機能が一段とすぐれ
たものとなる。又、保護素子と保護されるトラン
ジスタとが並行して作られるから工程数が必要最
小限に押えることができる。又、一導電型の領域
のための不純物の導入をフイールド酸化膜の前に
行なうから、フイールド酸化膜の形成時の熱処理
の際に該領域の押し込み拡散が行なわれる。そし
てこの押し込み拡散が十分に行なわれるから一導
電型の領域は深く形成され、これにより、上記逆
導電型の領域の底面がこの一導電型の領域に接す
ることができる。
られた絶縁ゲート型電界効果トランジスタのゲー
ト電極が該半導体基板に設けられた逆導電型の領
域を介して外部引出し電極と接続する半導体装置
の製造方法において、前記半導体基板の前記逆導
電型の領域を形成する部分上および前記トランジ
スタを形成する部分上にそれぞれ第１および第２
のシリコン窒化膜を選択的に形成する工程と、前
記第１のシリコン窒化膜およびその周辺部を除く
他の個所をフオトレジストで被覆する工程と、前
記フオトレジストをマスクとして一導電型の不純
物をイオン注入することによつて前記第１のシリ
コン窒化膜下およびその周辺の半導体基板の部分
に高濃度の一導電型の領域を形成する工程と、前
記フオトレジストを除去した後、前記第１および
第２のシリコン窒化膜をマスクとして熱酸化処理
により厚いフイールド酸化膜を形成すると同時に
前記一導電型の領域を基板深く押し込む工程と、
前記第１および第２のシリコン窒化膜を除去した
後、トランジスタのゲート電極を形成する工程
と、次に前記フイールド酸化膜およびゲート電極
をマスクとしてトランジスタのソース、ドレイン
領域を形成しこれと同時に前記高濃度の一導電型
の領域の内に側面の下方部および全底面が該一導
電型領域に接しかつ側面の上方部が前記フイール
ド酸化膜に接する前記逆導電型の領域を形成する
工程とを有する半導体装置の製造方法にある。こ
のような本発明の逆導電型の領域は底面も高濃度
の領域に接しているから保護機能が一段とすぐれ
たものとなる。又、保護素子と保護されるトラン
ジスタとが並行して作られるから工程数が必要最
小限に押えることができる。又、一導電型の領域
のための不純物の導入をフイールド酸化膜の前に
行なうから、フイールド酸化膜の形成時の熱処理
の際に該領域の押し込み拡散が行なわれる。そし
てこの押し込み拡散が十分に行なわれるから一導
電型の領域は深く形成され、これにより、上記逆
導電型の領域の底面がこの一導電型の領域に接す
ることができる。
本発明と異なる方法で形成したＮチヤンネルア
ルミゲートMOS半導体装置について第３図ａ，
ｂを参照して説明する。
ルミゲートMOS半導体装置について第３図ａ，
ｂを参照して説明する。
Ｐ型基板に設けられた高濃度P+領域１７とＰ
−Ｎ接合を形成するように逆導電型領域としての
Ｎ型拡散層２が設けられている。P+領域１７は
Ｎ型拡散層２の周辺にダイオードの逆方向降伏電
圧を下げ、かつ接合容量を大きくする為に設けら
れたものである。この構造の入力保護回路の動作
原理は従来の入力保護回路と同じであるが、保護
のため設置するＮ型拡散層２の周辺の基板にP+
領域を設け、接合の濃度勾配が従来の拡散層２だ
けのものより急峻となることから、ダイオードの
逆方向降伏電圧は下がり接合容量は増大する。よ
つて入力保護部分の面積を大きくする事なく、入
力保護回路の機能を強化でき、かつ、Ｎ型拡散層
の周辺にP+領域を形成するのは入力保護に使用
されるＮ型拡散層周辺だけであり、他の拡散層周
辺にはP+領域を形成しないので、回路のｐ−ｎ
接合容量は従来と変わらない故、従来の回路機能
を損うことがない。このP+領域１７はＮ型拡散
層２の全体と接するように形成した例について示
したが、拡散層２の一端と接して設けても良い。
−Ｎ接合を形成するように逆導電型領域としての
Ｎ型拡散層２が設けられている。P+領域１７は
Ｎ型拡散層２の周辺にダイオードの逆方向降伏電
圧を下げ、かつ接合容量を大きくする為に設けら
れたものである。この構造の入力保護回路の動作
原理は従来の入力保護回路と同じであるが、保護
のため設置するＮ型拡散層２の周辺の基板にP+
領域を設け、接合の濃度勾配が従来の拡散層２だ
けのものより急峻となることから、ダイオードの
逆方向降伏電圧は下がり接合容量は増大する。よ
つて入力保護部分の面積を大きくする事なく、入
力保護回路の機能を強化でき、かつ、Ｎ型拡散層
の周辺にP+領域を形成するのは入力保護に使用
されるＮ型拡散層周辺だけであり、他の拡散層周
辺にはP+領域を形成しないので、回路のｐ−ｎ
接合容量は従来と変わらない故、従来の回路機能
を損うことがない。このP+領域１７はＮ型拡散
層２の全体と接するように形成した例について示
したが、拡散層２の一端と接して設けても良い。
次に第４図ａないしｅを参照して本発明の実施
例の製造方法に基いてＮチヤンネルフラツト構造
シリコンゲート半導体装置を例にとり説明する。
例の製造方法に基いてＮチヤンネルフラツト構造
シリコンゲート半導体装置を例にとり説明する。
まずＰ型半導体基板２３の表面に熱酸化により
薄い酸化膜２４を形成し、その上に気相成長によ
りシリコン窒化膜２５を設け、将来トランジスタ
及び拡散層からなる配線とする領域を残し、窒化
膜をエツチングにより除去する。（第４図ａ）次
に将来入力保護用のＮ型拡散層となるべき領域の
周辺部を除く領域を十分にイオン注入のマスクと
なる厚さのフオトレジスト２６で覆い、ボロンを
適度な打込エネルギーとドーズ量でイオン注入し
P+領域２８を形成する（第４図ｂ）。ボロンをイ
オン注入するためにマスクとして用いたフオトレ
ジスト２６を剥離した後、熱酸化により将来集積
回路とした場合に各トランジスタ及び拡散層で形
成した配線間に寄生MOS効果が生じないように
十分厚い酸化膜２７を将来、拡散層で形成される
配線及びトランジスタとなる領域以外（窒化膜の
残つていない領域）に形成する。この熱酸化によ
り、イオン注入形成したP+領域２８は深さ方向
に深く押し込まれP+領域２８′となる（第４図
ｃ）。次に、窒化膜２５を除去し、窒化膜の下の
酸化膜２４を除去した後、ゲート酸化膜２９を熱
酸化により形成し、その上に気相成長により一様
に多結晶シリコンを成長させ、その多結晶シリコ
ンを必要なパターン３０を残し除去した後、リン
を拡散し酸化することによりＮ型拡散層３１を形
成する（第４図ｄ）。次に、後でアルミと接合を
取るべき領域上の酸化膜にコンタクト穴３２をあ
け、その後アルミニウムを蒸着し、配線部３３外
部引出し電極部３４を残し、アルミニウムを除去
して完成する（第４図ｅ）。
薄い酸化膜２４を形成し、その上に気相成長によ
りシリコン窒化膜２５を設け、将来トランジスタ
及び拡散層からなる配線とする領域を残し、窒化
膜をエツチングにより除去する。（第４図ａ）次
に将来入力保護用のＮ型拡散層となるべき領域の
周辺部を除く領域を十分にイオン注入のマスクと
なる厚さのフオトレジスト２６で覆い、ボロンを
適度な打込エネルギーとドーズ量でイオン注入し
P+領域２８を形成する（第４図ｂ）。ボロンをイ
オン注入するためにマスクとして用いたフオトレ
ジスト２６を剥離した後、熱酸化により将来集積
回路とした場合に各トランジスタ及び拡散層で形
成した配線間に寄生MOS効果が生じないように
十分厚い酸化膜２７を将来、拡散層で形成される
配線及びトランジスタとなる領域以外（窒化膜の
残つていない領域）に形成する。この熱酸化によ
り、イオン注入形成したP+領域２８は深さ方向
に深く押し込まれP+領域２８′となる（第４図
ｃ）。次に、窒化膜２５を除去し、窒化膜の下の
酸化膜２４を除去した後、ゲート酸化膜２９を熱
酸化により形成し、その上に気相成長により一様
に多結晶シリコンを成長させ、その多結晶シリコ
ンを必要なパターン３０を残し除去した後、リン
を拡散し酸化することによりＮ型拡散層３１を形
成する（第４図ｄ）。次に、後でアルミと接合を
取るべき領域上の酸化膜にコンタクト穴３２をあ
け、その後アルミニウムを蒸着し、配線部３３外
部引出し電極部３４を残し、アルミニウムを除去
して完成する（第４図ｅ）。
第１図ａ，ｂはそれぞれ従来の入力保護構造の
半導体装置の平面図および断面図であり、第２図
は第１図に示す従来の入力保護構造の半導体装置
の等価回路を示す図である。第３図ａ，ｂは本発
明とは異なる方法で製造された入力保護構造の半
導体装置の平面図および断面図である。第４図ａ
ないしｅは本発明による入力保護構造の半導体装
置の製造方法の実施例を説明する為の主要工程の
断面図である。 １……外部引出し電極、２……Ｎ型拡散層、３
……ゲート電極、４，４′……コンタクト穴、
５，５′……ソース及びドレイン、６……厚い酸
化膜、７……ゲート酸化膜、８……Ｐ型基板、９
……入力端子、１０……抵抗、１１……コンデン
サ、１２……ダイオード、１３……入力初段のト
ランジスタ、２３……Ｐ型基板、２４……薄い酸
化膜、２５……窒化膜、２６……フオトレジス
ト、２７……厚い酸化膜、２８……P+領域、２
９……ゲート酸化膜、３０……多結晶シリコン、
３１……Ｎ型拡散層、３２……コンタクト穴、３
３……アルミ配線、３４……外部引出し電極。
半導体装置の平面図および断面図であり、第２図
は第１図に示す従来の入力保護構造の半導体装置
の等価回路を示す図である。第３図ａ，ｂは本発
明とは異なる方法で製造された入力保護構造の半
導体装置の平面図および断面図である。第４図ａ
ないしｅは本発明による入力保護構造の半導体装
置の製造方法の実施例を説明する為の主要工程の
断面図である。 １……外部引出し電極、２……Ｎ型拡散層、３
……ゲート電極、４，４′……コンタクト穴、
５，５′……ソース及びドレイン、６……厚い酸
化膜、７……ゲート酸化膜、８……Ｐ型基板、９
……入力端子、１０……抵抗、１１……コンデン
サ、１２……ダイオード、１３……入力初段のト
ランジスタ、２３……Ｐ型基板、２４……薄い酸
化膜、２５……窒化膜、２６……フオトレジス
ト、２７……厚い酸化膜、２８……P+領域、２
９……ゲート酸化膜、３０……多結晶シリコン、
３１……Ｎ型拡散層、３２……コンタクト穴、３
３……アルミ配線、３４……外部引出し電極。
Claims (1)
- １ 一導電型の半導電基板に設けられた絶縁ゲー
ト型電界効果トランジスタのゲート電極が該半導
体基板に設けられた逆導電型の領域を介して外部
引出し電極と接続する半導体装置の製造方法にお
いて、前記半導体基板の前記逆導電型の領域を形
成する部分上および前記トランジスタを形成する
部分上にそれぞれ第１および第２のシリコン窒化
膜を選択的に形成する工程と、前記第１のシリコ
ン窒化膜およびその周辺部を除く他の個所をフオ
トレジストで被覆する工程と、前記フオトレジス
トをマスクとして一導電型の不純物をイオン注入
することによつて前記第１のシリコン窒化膜下お
よびその周辺の半導体基板の部分に高濃度の一導
電型の領域を形成する工程と、前記フオトレジス
トを除去した後、前記第１および第２のシリコン
窒化膜をマスクとして熱酸化処理により厚いフイ
ールド酸化膜を形成すると同時に前記一導電型の
領域を基板深く押し込む工程と、前記第１および
第２のシリコン窒化膜を除去した後、トランジス
タのゲート電極を形成する工程と、次に前記フイ
ールド酸化膜およびゲート電極をマスクとしてト
ランジスタのソース、ドレイン領域を形成しこれ
と同時に前記高濃度の一導電型の領域の内に側面
の下方部および全底面が該一導電型の領域に接し
かつ側面の上方部が前記フイールド酸化膜に接す
る前記逆導電型の領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3580378A JPS54127684A (en) | 1978-03-27 | 1978-03-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3580378A JPS54127684A (en) | 1978-03-27 | 1978-03-27 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54127684A JPS54127684A (en) | 1979-10-03 |
| JPS6237547B2 true JPS6237547B2 (ja) | 1987-08-13 |
Family
ID=12452072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3580378A Granted JPS54127684A (en) | 1978-03-27 | 1978-03-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54127684A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577969A (en) * | 1980-06-18 | 1982-01-16 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5715459A (en) * | 1980-07-01 | 1982-01-26 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS6057659A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6144454A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置 |
| JPH0693496B2 (ja) * | 1986-02-19 | 1994-11-16 | ロ−ム株式会社 | トランジスタの保護装置 |
| JPS6361152U (ja) * | 1986-10-13 | 1988-04-22 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143779A (en) * | 1976-05-25 | 1977-11-30 | Toshiba Corp | Input protection circuit |
-
1978
- 1978-03-27 JP JP3580378A patent/JPS54127684A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143779A (en) * | 1976-05-25 | 1977-11-30 | Toshiba Corp | Input protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54127684A (en) | 1979-10-03 |
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