JPS6057659A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、静電破壊防止技術さらには入力保護回路に
適用して有効な技術に関するもので、例えば半導体集積
回路における入力保護回路に適用して有効な技術に関す
る。
適用して有効な技術に関するもので、例えば半導体集積
回路における入力保護回路に適用して有効な技術に関す
る。
ＭＯ８集積回路装置では、入力端子に静電気などの過電
圧が印加されることにより内部回路特に入力回路を構成
するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ
）のゲートが破壊され易い。
圧が印加されることにより内部回路特に入力回路を構成
するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ
）のゲートが破壊され易い。
そこで本発明者は、第１図および第２図に示すように、
入力バッドＰｉ と内部回路の入カバソファＢｉ との
間に、抵抗Ｒ１とクランプＭＯ８ＦＥＴＱｃ とからな
る入力保護回路を挿入して静電破壊を防止する技術を開
発した。この入力保護回路は、入力バッドＰｉ に高電
圧が印加されると、クランプＭＯ８ＦＥＴＱｃがそのゲ
ート電圧の電界の影響で最も耐圧の低くなるドレイン領
域表面のチャンネル部との境界からブレイクダウン（サ
ーフェスブレイクダウン）を起こし、入力パッドＰｉか
ら抵抗Ｒｉ を通り基板に向かって電流が流れる。
入力バッドＰｉ と内部回路の入カバソファＢｉ との
間に、抵抗Ｒ１とクランプＭＯ８ＦＥＴＱｃ とからな
る入力保護回路を挿入して静電破壊を防止する技術を開
発した。この入力保護回路は、入力バッドＰｉ に高電
圧が印加されると、クランプＭＯ８ＦＥＴＱｃがそのゲ
ート電圧の電界の影響で最も耐圧の低くなるドレイン領
域表面のチャンネル部との境界からブレイクダウン（サ
ーフェスブレイクダウン）を起こし、入力パッドＰｉか
ら抵抗Ｒｉ を通り基板に向かって電流が流れる。
そのとき抵抗Ｒｉ に生ずる電圧降下によって、入力バ
ッ７アＢｉ ｆ構成する入力ＭＯ８′ＦＥＴＱｉのゲー
トに印加される電圧を引き下げて、ＭＯ８ＦＥＴＱｉ
のゲート破壊等を防止するものである。
ッ７アＢｉ ｆ構成する入力ＭＯ８′ＦＥＴＱｉのゲー
トに印加される電圧を引き下げて、ＭＯ８ＦＥＴＱｉ
のゲート破壊等を防止するものである。
また、上記入力保護回路は、抵抗Ｒｉが、第２図のごと
く、ｐ７半導体基板１に形成されたＮ型拡散層２によっ
て構成されているため人力パッドＰｉから過度に注入さ
れた電荷を、拡散層２と基板１とからなるＰＮ接合の降
伏現象により基板に吸収して静電破壊を防止する作用を
なすことが分かった。
く、ｐ７半導体基板１に形成されたＮ型拡散層２によっ
て構成されているため人力パッドＰｉから過度に注入さ
れた電荷を、拡散層２と基板１とからなるＰＮ接合の降
伏現象により基板に吸収して静電破壊を防止する作用を
なすことが分かった。
ところが、上記のような入力保護回路においては、抵抗
Ｒ４を構成する拡散層２と基板１との間のＰＮ接合の降
伏電圧が比較的高いため、拡散層２（抵抗旧 ）で吸収
される電荷量が充分でない。
Ｒ４を構成する拡散層２と基板１との間のＰＮ接合の降
伏電圧が比較的高いため、拡散層２（抵抗旧 ）で吸収
される電荷量が充分でない。
しかして、拡散層２において多くの電荷が吸収されずに
残ると、クランプＭＯ８ＦＥＴＱｃ 自体がゲート破壊
を起こしたり、拡散層と基板との間のＰＮ接合が破壊さ
れて、基板との間にリークを生じたりして、次に再び入
力パッドに異常電圧が入って来たときに入力ＭＯ８ＦＥ
ＴＱｉ を有効に保護することができなくなるおそれが
あることが分かった。
残ると、クランプＭＯ８ＦＥＴＱｃ 自体がゲート破壊
を起こしたり、拡散層と基板との間のＰＮ接合が破壊さ
れて、基板との間にリークを生じたりして、次に再び入
力パッドに異常電圧が入って来たときに入力ＭＯ８ＦＥ
ＴＱｉ を有効に保護することができなくなるおそれが
あることが分かった。
この発明の目的は、従来に比べて顕著な効果を奏する静
電破壊防止技術を提供することにある。
電破壊防止技術を提供することにある。
この発明の他の目的は、静電、破壊配圧を向上させた半
導体集積回路装置を提供することにある。
導体集積回路装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう− 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
本明細書の記述および添付図面からあきらかになるであ
ろう− 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、入力保護回路を構成する拡散層抵抗の少なく
とも一部と基板との間に基板よりも濃度の高いＰ型拡散
層を介在させるととにより、拡散層抵抗のＰＮ接合の濃
度勾配を急峻にさせて降伏電圧を下げてやることによっ
て、入力パッドから注入された過電荷を拡散層抵抗から
基板へ流し易くして静電破壊耐圧を向上させるという上
記目的ｆ達成するものである。
とも一部と基板との間に基板よりも濃度の高いＰ型拡散
層を介在させるととにより、拡散層抵抗のＰＮ接合の濃
度勾配を急峻にさせて降伏電圧を下げてやることによっ
て、入力パッドから注入された過電荷を拡散層抵抗から
基板へ流し易くして静電破壊耐圧を向上させるという上
記目的ｆ達成するものである。
〔実施例１〕
第３図は本発明をＭＯ８Ｏ８目積回路力保護回路に適用
した場合の一実施例を示すものである。
した場合の一実施例を示すものである。
この実ｆｑ例では、シリコンのようなＰ型半導体基板１
上に、この半導体基板ｌよりも不純物濃度の高い例えば
１０”ｃｍ、−３程度の濃度のＰウェル領域３がイオン
打込みによって形成され、このＰウェル領域３上に抵抗
ＲｉとなるＮ型拡散層２が形成されている。しかも、抵
抗ｌい どなるＮ型拡散層２は、クランプＭＯ８ＦＥＴ
Ｑｃのドレイン領域と連続して形成されている。
上に、この半導体基板ｌよりも不純物濃度の高い例えば
１０”ｃｍ、−３程度の濃度のＰウェル領域３がイオン
打込みによって形成され、このＰウェル領域３上に抵抗
ＲｉとなるＮ型拡散層２が形成されている。しかも、抵
抗ｌい どなるＮ型拡散層２は、クランプＭＯ８ＦＥＴ
Ｑｃのドレイン領域と連続して形成されている。
つｔす、通常のＭＯ８集積回路のプロセスにおいて、基
板１の表面上に薄い酸化膜と窒化膜を形成して窒化膜を
コーノチング（２て、この窒化膜をマスクに【７て選択
的熱酸化により形成されたＬＯＣＯ８と呼ばれる比較的
厚い酸化膜４によって囲まれた領域の上のマスクとなっ
た窒化膜および酸化膜を除去してからゲート酸化膜５を
形成し５、その上にポリシリコンゲート電極６を形成す
る。そして、このポリシリコンゲート電極６をマスクに
して、ソース、ドレイン領域および拡散層抵抗となる部
分の表面のゲート酸化膜を除去してからＮ型不純物をデ
ポジションして拡散させることによって、上記Ｎ型拡散
層２とソース領域となるＮ型拡散層７とが同時に形成さ
れている。
板１の表面上に薄い酸化膜と窒化膜を形成して窒化膜を
コーノチング（２て、この窒化膜をマスクに【７て選択
的熱酸化により形成されたＬＯＣＯ８と呼ばれる比較的
厚い酸化膜４によって囲まれた領域の上のマスクとなっ
た窒化膜および酸化膜を除去してからゲート酸化膜５を
形成し５、その上にポリシリコンゲート電極６を形成す
る。そして、このポリシリコンゲート電極６をマスクに
して、ソース、ドレイン領域および拡散層抵抗となる部
分の表面のゲート酸化膜を除去してからＮ型不純物をデ
ポジションして拡散させることによって、上記Ｎ型拡散
層２とソース領域となるＮ型拡散層７とが同時に形成さ
れている。
また、上記抵抗Ｒｉ となるＮ型拡散層２のクランプＭ
Ｏ８ＦＥＴＱｃ と反対側の端部には、図示しない入力
パッド（入力端子）Ｋ接続された配線８の一端が接触さ
れている。この配線８は、上記Ｎ型拡散層２および７の
形成後に、基板１の表面全体にデポジションされたＰＳ
Ｇ膜のような層間絶縁膜９にコンタクトポール１０を形
成してからアルミニウムを蒸着し、ホトエノナングを行
なうことによって形成される。なお、図示し、ないが、
この配線８の上には５ｉ０２膜のようなパッシベーショ
ン膜が形成される。入力保護回路の回路構成は第１図の
ものと全く同じである。
Ｏ８ＦＥＴＱｃ と反対側の端部には、図示しない入力
パッド（入力端子）Ｋ接続された配線８の一端が接触さ
れている。この配線８は、上記Ｎ型拡散層２および７の
形成後に、基板１の表面全体にデポジションされたＰＳ
Ｇ膜のような層間絶縁膜９にコンタクトポール１０を形
成してからアルミニウムを蒸着し、ホトエノナングを行
なうことによって形成される。なお、図示し、ないが、
この配線８の上には５ｉ０２膜のようなパッシベーショ
ン膜が形成される。入力保護回路の回路構成は第１図の
ものと全く同じである。
上記のような入力保護回路ｒＣおいては、入力パッド（
第１図参照）に異常に高い電圧が印加されると、先ず、
クランプＭＯ８ＦＥＴＱｃが約２０Ｖ近辺でサーフェス
ブレイクダウンを起こし、Ｍ０８ＦＥＴＱｃのドレイン
領域となるＮ型拡散層２の端部から基板１に向かって電
流が流れる。そのため、Ｎ型拡散層２からなる抵抗Ｒｉ
の電圧降下によって入力ＭＯ８ＦＥＴのゲートに印加さ
れる電圧が下げられる。しかして、入力バソドに更に高
い異常電圧が印加されると、Ｎ型拡散層２とＰウェル領
域３とからなるＰＮ接合が降伏現象を起こして、Ｎ型拡
散層２からＰウェル領域３を通って基板１に電荷が吸収
される。
第１図参照）に異常に高い電圧が印加されると、先ず、
クランプＭＯ８ＦＥＴＱｃが約２０Ｖ近辺でサーフェス
ブレイクダウンを起こし、Ｍ０８ＦＥＴＱｃのドレイン
領域となるＮ型拡散層２の端部から基板１に向かって電
流が流れる。そのため、Ｎ型拡散層２からなる抵抗Ｒｉ
の電圧降下によって入力ＭＯ８ＦＥＴのゲートに印加さ
れる電圧が下げられる。しかして、入力バソドに更に高
い異常電圧が印加されると、Ｎ型拡散層２とＰウェル領
域３とからなるＰＮ接合が降伏現象を起こして、Ｎ型拡
散層２からＰウェル領域３を通って基板１に電荷が吸収
される。
しかもこの場合、Ｐウェル領域３の不純物濃度が基板１
の濃度よりも高いのでＮ型拡散層２とＰウェル領域３と
の間に形成される空乏層の幅が、Ｐウェル領域３が間に
ない第２図のものに比べて狭くされるーそのため、Ｎ型
拡散層２とＰウェル領域３との間の降伏電圧が、第２図
のものに比べて低くなり、その分Ｎ型拡散層２から基板
１へ吸収される電荷が多くなる。その結果、入力パンド
に異常に高い電圧が印加されたとき、Ｎ型拡散層２で吸
収されずに残る電荷量が少なくなり、吸収されずに残っ
た過電荷によるクランプＭＯ３ＦＥＴのゲート破壊や拡
散層２と基板１との間のＰＮ接合の破壊が防止され、静
電破壊耐圧が向上される。
の濃度よりも高いのでＮ型拡散層２とＰウェル領域３と
の間に形成される空乏層の幅が、Ｐウェル領域３が間に
ない第２図のものに比べて狭くされるーそのため、Ｎ型
拡散層２とＰウェル領域３との間の降伏電圧が、第２図
のものに比べて低くなり、その分Ｎ型拡散層２から基板
１へ吸収される電荷が多くなる。その結果、入力パンド
に異常に高い電圧が印加されたとき、Ｎ型拡散層２で吸
収されずに残る電荷量が少なくなり、吸収されずに残っ
た過電荷によるクランプＭＯ３ＦＥＴのゲート破壊や拡
散層２と基板１との間のＰＮ接合の破壊が防止され、静
電破壊耐圧が向上される。
なお、上記実施例におけるＰウェル領域３は、プロセス
を追加し、て形成してもよいが、フロセスにおける他の
Ｐ型拡散層の形成工程を利用して同時に形成することに
よりプロセスを変更しないで形成することもできる。
を追加し、て形成してもよいが、フロセスにおける他の
Ｐ型拡散層の形成工程を利用して同時に形成することに
よりプロセスを変更しないで形成することもできる。
例えば、ＭＯＳ型のダイナミックＲＡＭ（ランダム・ア
クセス・メモリ）においては、最近、メモリセルｆ構成
する情報蓄積用のキャパシタの容量を大きくするため、
第４図に示すように、スイッチＭＯ８ＦＥＴＱｓ とと
もにメモリセルラ４１構成する情報蓄積用キャパシタの
一方の電極となるポリシリコン電極層１１の下方の基板
表面に薄いＮ型拡散層１２を、またその下にはＰ＋型拡
散層１３を形成して、Ｎ型拡散層１２とＰ 型拡散層１
３との間の大きな接合容量を利用する方法が提案されて
いる。
クセス・メモリ）においては、最近、メモリセルｆ構成
する情報蓄積用のキャパシタの容量を大きくするため、
第４図に示すように、スイッチＭＯ８ＦＥＴＱｓ とと
もにメモリセルラ４１構成する情報蓄積用キャパシタの
一方の電極となるポリシリコン電極層１１の下方の基板
表面に薄いＮ型拡散層１２を、またその下にはＰ＋型拡
散層１３を形成して、Ｎ型拡散層１２とＰ 型拡散層１
３との間の大きな接合容量を利用する方法が提案されて
いる。
上記情報蓄積用キャパシタの容量を増加させるためのＰ
＋型拡散層１３はス身ツチＭ ＯＳ Ｆ Ｅ ＴＱ８の
ゲート電極１４（ポリシリコン）およヒソース、ドレイ
ン領域となるＮ＋型型数散層１５形成する前にイオン打
込みを行なって拡散させて形成されるようになっている
ので、これと同時に、前記入力保設回路における拡散層
抵抗下の基板表面に予めイオン打込みによってＰウェル
領域３を形成するようにすれば、ダイナミックＲＡＭで
はプロセスを追加することなくＰウェル領域３を形成し
て静電破壊耐圧を向上させることができる。
＋型拡散層１３はス身ツチＭ ＯＳ Ｆ Ｅ ＴＱ８の
ゲート電極１４（ポリシリコン）およヒソース、ドレイ
ン領域となるＮ＋型型数散層１５形成する前にイオン打
込みを行なって拡散させて形成されるようになっている
ので、これと同時に、前記入力保設回路における拡散層
抵抗下の基板表面に予めイオン打込みによってＰウェル
領域３を形成するようにすれば、ダイナミックＲＡＭで
はプロセスを追加することなくＰウェル領域３を形成し
て静電破壊耐圧を向上させることができる。
〔実施例２〕
次に、第５図は本発明の他の実施例を示すものである。
前記実施例では、入力保獲用の抵抗Ｒｊ となる拡散１
ｍ ２下面全体と基板１との間にＰウェル領域が形成さ
れているが、この実施例では拡散層２のクランプＭＯ３
ＦＥＴＱｃ側の一部と基板１との間にのみＰウェル領域
３′ が形成され、反対側すなわち入カバ、ドと接続さ
れたアルミ配線８との接触側の一部と基板１との間には
抵抗Ｒｉ となるＮ型拡散Ｎ２よりも濃度の低いＮウェ
ル領域２０が形成されている。そして、Ｐウェル領域３
′とＮウェル領域２０との間では、Ｎ型拡散層２と基板
１とが直接接合される構成にされでいる８このように構
成されると、Ｎ型拡散層２とＰ型基板１との間のジャン
クション耐圧は、Ｎ型拡散層２とＰウェル領域３′との
間の耐圧よりも太きく、また、Ｎ型拡散ｆＶＪ２とＮウ
ェル領域２０との間の耐圧は、Ｎ型拡散層２と基板１と
の間の耐圧よりも大きい。従って、入カバノドから入っ
て来た過電荷は主としてコンタクトホールから最も離れ
たＮ型拡散層２とＰウェル領域３′との接合部を通って
基板１に抜かれるようになる。その結果、拡散層抵抗に
おけるＰＮ接合の破壊が発生しにくくされる。
ｍ ２下面全体と基板１との間にＰウェル領域が形成さ
れているが、この実施例では拡散層２のクランプＭＯ３
ＦＥＴＱｃ側の一部と基板１との間にのみＰウェル領域
３′ が形成され、反対側すなわち入カバ、ドと接続さ
れたアルミ配線８との接触側の一部と基板１との間には
抵抗Ｒｉ となるＮ型拡散Ｎ２よりも濃度の低いＮウェ
ル領域２０が形成されている。そして、Ｐウェル領域３
′とＮウェル領域２０との間では、Ｎ型拡散層２と基板
１とが直接接合される構成にされでいる８このように構
成されると、Ｎ型拡散層２とＰ型基板１との間のジャン
クション耐圧は、Ｎ型拡散層２とＰウェル領域３′との
間の耐圧よりも太きく、また、Ｎ型拡散ｆＶＪ２とＮウ
ェル領域２０との間の耐圧は、Ｎ型拡散層２と基板１と
の間の耐圧よりも大きい。従って、入カバノドから入っ
て来た過電荷は主としてコンタクトホールから最も離れ
たＮ型拡散層２とＰウェル領域３′との接合部を通って
基板１に抜かれるようになる。その結果、拡散層抵抗に
おけるＰＮ接合の破壊が発生しにくくされる。
つまり、第３図のように抵抗としてのＮ型拡散Ｊ’ｆｚ
２と基板１との間に全体的にＰウェル領域３が設けら
れていると、入カバ、ノドにＰＮ接合の耐圧以上の高電
圧が印加されると、最初に配線８から流れ込んで来るコ
ンタクトホールｌＯの下方のＮ型拡散層２の部分でＰウ
ェル領域３との間のＰＮ接合が降伏を起こして電流が流
れるため、配線８に近い側の方がクランプＭＯ８ＦＥＴ
ＱｃＫ近い側よりも先に接合破壊を起こし易い。しかる
に、第５図のように配線８との接触側に近いコンタクト
ホール１０の下方にＮウェル領域２ｏが形成されている
と、このＮウェル領域２ｏが緩衝材となって過電荷の流
れ込みに伴なうコンタクトホール１０の下方の接合破壊
を防止し、直接Ｎ型拡散層２が基板１と接融している部
分がらＰウェル領域３′ にかけて徐々に過電荷を基板
１に逃がしてやることができる。
２と基板１との間に全体的にＰウェル領域３が設けら
れていると、入カバ、ノドにＰＮ接合の耐圧以上の高電
圧が印加されると、最初に配線８から流れ込んで来るコ
ンタクトホールｌＯの下方のＮ型拡散層２の部分でＰウ
ェル領域３との間のＰＮ接合が降伏を起こして電流が流
れるため、配線８に近い側の方がクランプＭＯ８ＦＥＴ
ＱｃＫ近い側よりも先に接合破壊を起こし易い。しかる
に、第５図のように配線８との接触側に近いコンタクト
ホール１０の下方にＮウェル領域２ｏが形成されている
と、このＮウェル領域２ｏが緩衝材となって過電荷の流
れ込みに伴なうコンタクトホール１０の下方の接合破壊
を防止し、直接Ｎ型拡散層２が基板１と接融している部
分がらＰウェル領域３′ にかけて徐々に過電荷を基板
１に逃がしてやることができる。
その結果、拡散層抵抗における接合破壊を防止しながら
過電荷を基板に引き抜いてクランプＭＯ８ＦＥＴＱｃの
ゲート破壊等を防止することができるようになる。
過電荷を基板に引き抜いてクランプＭＯ８ＦＥＴＱｃの
ゲート破壊等を防止することができるようになる。
なお、ＣＭＯ８集積回路では上記Ｐウェル領域３′およ
びＮウェル領域２ｏを、Ｎチャンネル形ＭＯ８ＦＥＴお
よびＰチャ７ネル形ＭＯ８ＦＥＴを形成するために設け
られるＰウェル領域およびＮウェル領域と同時に形成す
ることができる。
びＮウェル領域２ｏを、Ｎチャンネル形ＭＯ８ＦＥＴお
よびＰチャ７ネル形ＭＯ８ＦＥＴを形成するために設け
られるＰウェル領域およびＮウェル領域と同時に形成す
ることができる。
また、上記実施例ではクランク素子として内部素子と同
じポリシリコンゲート電極を有するＭＯＳＦＥＴが使用
されているが、アルミ配線をゲート電極と兼用されるよ
うにした構成のＭＯＳＦＥＴや、サーフェスブレイクダ
ウンにあまり関係しないソース領域（Ｎ＋型型数散層を
省略したような構成のものであってもよい。
じポリシリコンゲート電極を有するＭＯＳＦＥＴが使用
されているが、アルミ配線をゲート電極と兼用されるよ
うにした構成のＭＯＳＦＥＴや、サーフェスブレイクダ
ウンにあまり関係しないソース領域（Ｎ＋型型数散層を
省略したような構成のものであってもよい。
入力保護回路を構成する拡散層抵抗の少なくとも一部と
基板との間に基板よりも濃度の高いＰ型拡散層を介在さ
せるようにしたので、拡散層抵抗のＰＮ接合の濃度勾配
が急峻にされ、これによって降伏電圧が下げらねるとい
う作用により、入力パソドから注入された過電荷が拡散
層抵抗から基板へ流れ易くなり、その結果入力端子の静
電破壊耐圧が向上されるという効果がある。
基板との間に基板よりも濃度の高いＰ型拡散層を介在さ
せるようにしたので、拡散層抵抗のＰＮ接合の濃度勾配
が急峻にされ、これによって降伏電圧が下げらねるとい
う作用により、入力パソドから注入された過電荷が拡散
層抵抗から基板へ流れ易くなり、その結果入力端子の静
電破壊耐圧が向上されるという効果がある。
また人力バッドに接続された配線との接触部に近い側で
は、拡散層抵抗と基板りの間に耐圧の高いＮウェル領域
を形成したので、入力パッドから流れ込んで来る過電荷
に対する緩衝層が形成されるという作用により、拡散層
抵抗自体のＰＮ接合破壊を防止できる。
は、拡散層抵抗と基板りの間に耐圧の高いＮウェル領域
を形成したので、入力パッドから流れ込んで来る過電荷
に対する緩衝層が形成されるという作用により、拡散層
抵抗自体のＰＮ接合破壊を防止できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記第２の実施例におけるＮウェル領域を設け
ないで、拡散層抵抗のクランプ素子側の一部にのみ耐圧
を低くするＰウェル領域を形成するようにＬ７てもよい
− 〔利用分野］ 以上の説明で回生として本発明者によってなされた発明
をその背景とがった利用分野であるＭＯＳ型の半導体集
積回路装置について説明したが、それに限定されるもの
ではなく、たとえば、それ以外の入力保護を必要とする
半導体集積回路装置などにも適用できる。
ないで、拡散層抵抗のクランプ素子側の一部にのみ耐圧
を低くするＰウェル領域を形成するようにＬ７てもよい
− 〔利用分野］ 以上の説明で回生として本発明者によってなされた発明
をその背景とがった利用分野であるＭＯＳ型の半導体集
積回路装置について説明したが、それに限定されるもの
ではなく、たとえば、それ以外の入力保護を必要とする
半導体集積回路装置などにも適用できる。
第１図はＭＯ３半導体集積回路装診における入力保護回
路の一例を示す回路構成図、 第２図はその回路の具体的素子の構造を示す断面図、 第３図は本発明に係る半導体集積回路装置＆（ｍおける
入力保護回路部分の一実施例を示す断面図、第４図は本
発明が適用可能な半導体集積回路装置とし、てのＭＯＳ
ダイナミックＲＡＭにおけるメモリセルの構成例を示す
断面図、 第５区は本発明の入力保護回路の他の実施例を示す断面
図である。 １・・・半導体基板、２・・・拡散層抵抗（Ｎ型拡散Ｉ
＠）、３．３′−・・拡散層（Ｐウェル領域）、２０・
・・緩衝用拡散ＮＣＮウェル領域）、Ｐｉ・・・入力端
子（入力パッド）、Ｑｃ・・・クランプ素子（クランプ
ＭＯ８ＦＥＴ ）。 第 １ 図 Ｂ・へ「１− 第 ２ 図 第 ３Ｆ！？１ 第 ４ 図
路の一例を示す回路構成図、 第２図はその回路の具体的素子の構造を示す断面図、 第３図は本発明に係る半導体集積回路装置＆（ｍおける
入力保護回路部分の一実施例を示す断面図、第４図は本
発明が適用可能な半導体集積回路装置とし、てのＭＯＳ
ダイナミックＲＡＭにおけるメモリセルの構成例を示す
断面図、 第５区は本発明の入力保護回路の他の実施例を示す断面
図である。 １・・・半導体基板、２・・・拡散層抵抗（Ｎ型拡散Ｉ
＠）、３．３′−・・拡散層（Ｐウェル領域）、２０・
・・緩衝用拡散ＮＣＮウェル領域）、Ｐｉ・・・入力端
子（入力パッド）、Ｑｃ・・・クランプ素子（クランプ
ＭＯ８ＦＥＴ ）。 第 １ 図 Ｂ・へ「１− 第 ２ 図 第 ３Ｆ！？１ 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、入力端子と内部回路との間に拡散層からなる抵抗と
クランプ素子とが介挿されてなる入力保護回路であって
、上記拡散層抵抗の少なくとも一部と半導体基板との間
に基板と同一の導電型でそれよりも不純物濃度の高い拡
散層が介在されてなる入力保護回路を備えてなることを
特徴とする半導体集積回路装置。 ２、上記拡散層抵抗と基板との間には、人力端子との接
続側において拡散層抵抗と同一の導電型の緩衝用拡散層
が形成されてなることを特徴とする特許請求の節囲第１
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497883A JPS6057659A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497883A JPS6057659A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057659A true JPS6057659A (ja) | 1985-04-03 |
| JPH0478017B2 JPH0478017B2 (ja) | 1992-12-10 |
Family
ID=15803502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16497883A Granted JPS6057659A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10989579B2 (en) | 2018-02-23 | 2021-04-27 | Mitsubishi Electric Corporation | Thermal detection sensor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127684A (en) * | 1978-03-27 | 1979-10-03 | Nec Corp | Semiconductor device |
| JPS54141580A (en) * | 1978-04-25 | 1979-11-02 | Nec Corp | Semiconductor device |
| JPS56100441A (en) * | 1980-01-16 | 1981-08-12 | Hitachi Ltd | Semiconductor ic device with protection element and manufacture thereof |
| JPS5783062A (en) * | 1980-11-11 | 1982-05-24 | Nec Corp | Semiconductor device with protective element |
| JPS58138073A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 入力保護回路 |
-
1983
- 1983-09-09 JP JP16497883A patent/JPS6057659A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127684A (en) * | 1978-03-27 | 1979-10-03 | Nec Corp | Semiconductor device |
| JPS54141580A (en) * | 1978-04-25 | 1979-11-02 | Nec Corp | Semiconductor device |
| JPS56100441A (en) * | 1980-01-16 | 1981-08-12 | Hitachi Ltd | Semiconductor ic device with protection element and manufacture thereof |
| JPS5783062A (en) * | 1980-11-11 | 1982-05-24 | Nec Corp | Semiconductor device with protective element |
| JPS58138073A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 入力保護回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10989579B2 (en) | 2018-02-23 | 2021-04-27 | Mitsubishi Electric Corporation | Thermal detection sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0478017B2 (ja) | 1992-12-10 |
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