JPH0478017B2 - - Google Patents
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- JPH0478017B2 JPH0478017B2 JP58164978A JP16497883A JPH0478017B2 JP H0478017 B2 JPH0478017 B2 JP H0478017B2 JP 58164978 A JP58164978 A JP 58164978A JP 16497883 A JP16497883 A JP 16497883A JP H0478017 B2 JPH0478017 B2 JP H0478017B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、静電破壊防止技術さらには入力保
護回路に適用して有効な技術に関するもので、例
えば半導体集積回路における入力保護回路に適用
して有効な技術に関する。
護回路に適用して有効な技術に関するもので、例
えば半導体集積回路における入力保護回路に適用
して有効な技術に関する。
MOS集積回路装置では、入力端子に静電気な
どの過電圧が印加されることにより内部回路特に
入力回路を構成するMOSFET（絶縁ゲート型電
界効果トランジスタ）のゲートが破壊され易い。
どの過電圧が印加されることにより内部回路特に
入力回路を構成するMOSFET（絶縁ゲート型電
界効果トランジスタ）のゲートが破壊され易い。
そこで本発明者は、第１図および第２図に示す
ように、入力パツドPiと内部回路の入力バツフア
Biとの間に、抵抗RiとクランプMOSFETQcとか
らなる入力保護回路を挿入して静電破壊を防止す
る技術を開発した。この入力保護回路は、入力パ
ツドPiに高電圧が印加されると、クランプ
MOSFETQcがそのゲート電圧の電界の影響で最
も耐圧の低くなるドレイン領域表面のチヤンネル
部との境界からブレイクダウン（サーフエスブレ
イクダウン）を起こし、入力パツドPiから抵抗
Riを通り基板に向かつて電流が流れる。そのと
き抵抗Riに生ずる電圧降下によつて、入力バツ
フアBiを構成する入力MOSFETQiのゲートに印
加される電圧を引き下げて、MOSFETQiのゲー
ト破壊等を防止するものである。また、上記入力
保護回路は、抵抗Riが、第２図のごとく、Ｐ型
半導体基板１に形成されたＮ型拡散層２によつて
構成されているため入力パツドPiから過度に注入
された電荷を、拡散層２と基板１とからなるPN
接合の降伏現象により基板に吸収して静電破壊を
防止する作用をなすことが分かつた。
ように、入力パツドPiと内部回路の入力バツフア
Biとの間に、抵抗RiとクランプMOSFETQcとか
らなる入力保護回路を挿入して静電破壊を防止す
る技術を開発した。この入力保護回路は、入力パ
ツドPiに高電圧が印加されると、クランプ
MOSFETQcがそのゲート電圧の電界の影響で最
も耐圧の低くなるドレイン領域表面のチヤンネル
部との境界からブレイクダウン（サーフエスブレ
イクダウン）を起こし、入力パツドPiから抵抗
Riを通り基板に向かつて電流が流れる。そのと
き抵抗Riに生ずる電圧降下によつて、入力バツ
フアBiを構成する入力MOSFETQiのゲートに印
加される電圧を引き下げて、MOSFETQiのゲー
ト破壊等を防止するものである。また、上記入力
保護回路は、抵抗Riが、第２図のごとく、Ｐ型
半導体基板１に形成されたＮ型拡散層２によつて
構成されているため入力パツドPiから過度に注入
された電荷を、拡散層２と基板１とからなるPN
接合の降伏現象により基板に吸収して静電破壊を
防止する作用をなすことが分かつた。
ところが、上記のような入力保護回路において
は、抵抗Riを構成する拡散層２と基板１との間
のPN接合の降伏電圧が比較的高いため、拡散層
２（抵抗Ri）で吸収される電荷量が充分でない。
しかして、拡散層２において多くの電荷が吸収さ
れずに残ると、クランプMOSFETQc自体がゲー
ト破壊を起こしたり、拡散層と基板との間のPN
接合が破壊されて、基板との間にリークを生じた
りして、次に再び入力パツドに異常電圧が入つて
来たときに入力MOSFETQiを有効に保護するこ
とができなくなるおそれがあることが分かつた。
は、抵抗Riを構成する拡散層２と基板１との間
のPN接合の降伏電圧が比較的高いため、拡散層
２（抵抗Ri）で吸収される電荷量が充分でない。
しかして、拡散層２において多くの電荷が吸収さ
れずに残ると、クランプMOSFETQc自体がゲー
ト破壊を起こしたり、拡散層と基板との間のPN
接合が破壊されて、基板との間にリークを生じた
りして、次に再び入力パツドに異常電圧が入つて
来たときに入力MOSFETQiを有効に保護するこ
とができなくなるおそれがあることが分かつた。
この発明の目的は、従来に比べて顕著な効果を
奏する静電破壊防止技術を提供することにある。
奏する静電破壊防止技術を提供することにある。
この発明の他の目的は、静電破壊耐圧を向上さ
せた半導体集積回路装置を提供することにある。
せた半導体集積回路装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、入力保護回路を構成する拡散層抵抗
の少なくとも一部と基板との間に基板よりも濃度
の高いＰ型拡散層を介在させることにより、拡散
層抵抗のPN接合の濃度勾配を急峻にさせて降伏
電圧を下げてやることによつて、入力パツドから
注入された過電荷を拡散層抵抗から基板へ流し易
くして静電破壊耐圧を向上させるという上記目的
を達成するものである。
の少なくとも一部と基板との間に基板よりも濃度
の高いＰ型拡散層を介在させることにより、拡散
層抵抗のPN接合の濃度勾配を急峻にさせて降伏
電圧を下げてやることによつて、入力パツドから
注入された過電荷を拡散層抵抗から基板へ流し易
くして静電破壊耐圧を向上させるという上記目的
を達成するものである。
第３図はMOS集積回路の入力保護回路の参考
例を示すものである。
例を示すものである。
この参考例では、シリコンのようなＰ型半導体
基板１上に、この半導体基板１よりも不純物濃度
の高い例えば1012cm-3程度の濃度のＰウエル領域
３がイオン打込みによつて形成され、このＰウエ
ル領域３上に抵抗RiとなるＮ型拡散層２が形成
されている。しかも、抵抗RiとなるＮ型拡散層
２は、クランプMOSFETQcのドレイン領域と連
続して形成されている。
基板１上に、この半導体基板１よりも不純物濃度
の高い例えば1012cm-3程度の濃度のＰウエル領域
３がイオン打込みによつて形成され、このＰウエ
ル領域３上に抵抗RiとなるＮ型拡散層２が形成
されている。しかも、抵抗RiとなるＮ型拡散層
２は、クランプMOSFETQcのドレイン領域と連
続して形成されている。
つまり、通常のMOS集積回路のプロセスにお
いて、基板１の表面上に薄い酸化膜と窒化膜を形
成して窒化膜をエツチングして、この窒化膜をマ
スクにして選択的熱酸化により形成された
LOCOSと呼ばれる比較的厚い酸化膜４によつて
囲まれた領域の上のマスクとなつた窒化膜および
酸化膜を除去してからゲート酸化膜５を形成し、
その上にポリシリコンゲート電極６を形成する。
そして、このポリシリコンゲート電極６をマスク
にして、ソース、ドレイン領域および拡散層抵抗
となる部分の表面のゲート酸化膜を除去してから
Ｎ型不純物をデポジシヨンして拡散させることに
よつて、上記Ｎ型拡散層２とソース領域となるＮ
型拡散層７とが同時に形成されている。
いて、基板１の表面上に薄い酸化膜と窒化膜を形
成して窒化膜をエツチングして、この窒化膜をマ
スクにして選択的熱酸化により形成された
LOCOSと呼ばれる比較的厚い酸化膜４によつて
囲まれた領域の上のマスクとなつた窒化膜および
酸化膜を除去してからゲート酸化膜５を形成し、
その上にポリシリコンゲート電極６を形成する。
そして、このポリシリコンゲート電極６をマスク
にして、ソース、ドレイン領域および拡散層抵抗
となる部分の表面のゲート酸化膜を除去してから
Ｎ型不純物をデポジシヨンして拡散させることに
よつて、上記Ｎ型拡散層２とソース領域となるＮ
型拡散層７とが同時に形成されている。
また、上記抵抗RiとなるＮ型拡散層２のクラ
ンプMOSFETQcと反対側の端部には、図示しな
い入力パツド（入力端子）に接続された配線８の
一端が接触されている。この配線８は、上記Ｎ型
拡散層２および７の形成後に、基板１の表面全体
にデポジシヨンされたPSG膜のような層間絶縁
膜９にコンタクトホール１０を形成してからアル
ミニウムを蒸着し、ホトエツチングを行なうこと
によつて形成される。なお、図示しないが、この
配線８の上にはSiO2膜のようなパツシベーシヨ
ン膜が形成される。入力保護回路の回路構成は第
１図のものと全く同じである。
ンプMOSFETQcと反対側の端部には、図示しな
い入力パツド（入力端子）に接続された配線８の
一端が接触されている。この配線８は、上記Ｎ型
拡散層２および７の形成後に、基板１の表面全体
にデポジシヨンされたPSG膜のような層間絶縁
膜９にコンタクトホール１０を形成してからアル
ミニウムを蒸着し、ホトエツチングを行なうこと
によつて形成される。なお、図示しないが、この
配線８の上にはSiO2膜のようなパツシベーシヨ
ン膜が形成される。入力保護回路の回路構成は第
１図のものと全く同じである。
上記のような入力保護回路においては、入力パ
ツド（第１図参照）に異常に高い電圧が印加され
ると、先ず、クランプMOSFETQcが約20v近辺
でサーフエスブレイクダウンを起こし、
MOSFETQcのドレイン領域となるＮ型拡散層２
の端部から基板１に向かつて電流が流れる。その
ため、Ｎ型拡散層２からなる抵抗Riの電圧降下
によつて入力MOSFETのゲートに印加される電
圧が下げられる。しかして、入力パツドに更に高
い異常電圧が印加されると、Ｎ型拡散層２とＰウ
エル領域３とからなるPN接合が降伏現象を起こ
して、Ｎ型拡散層２からＰウエル領域３を通つて
基板１に電荷が吸収される。
ツド（第１図参照）に異常に高い電圧が印加され
ると、先ず、クランプMOSFETQcが約20v近辺
でサーフエスブレイクダウンを起こし、
MOSFETQcのドレイン領域となるＮ型拡散層２
の端部から基板１に向かつて電流が流れる。その
ため、Ｎ型拡散層２からなる抵抗Riの電圧降下
によつて入力MOSFETのゲートに印加される電
圧が下げられる。しかして、入力パツドに更に高
い異常電圧が印加されると、Ｎ型拡散層２とＰウ
エル領域３とからなるPN接合が降伏現象を起こ
して、Ｎ型拡散層２からＰウエル領域３を通つて
基板１に電荷が吸収される。
しかもこの場合、Ｐウエル領域３の不純物濃度
が基板１の濃度よりも高いのでＮ型拡散層２とＰ
ウエル領域３との間に形成される空乏層の幅が、
Ｐウエル領域３が間にない第２図のものに比べて
狭くされる。そのため、Ｎ型拡散層２とＰウエル
領域３との間の降伏電圧が、第２図のものに比べ
て低くなり、その分Ｎ型拡散層２から基板１へ吸
収される電荷が多くなる。その結果、入力パツド
に異常に高い電圧が印加されたとき、Ｎ型拡散層
２で吸収されずに残る電荷量が少なくなり、吸収
されずに残つた過電荷によるクランプMOSFET
のゲート破壊や拡散層２と基板１との間のPN接
合の破壊が防止され、静電破壊耐圧が向上され
る。
が基板１の濃度よりも高いのでＮ型拡散層２とＰ
ウエル領域３との間に形成される空乏層の幅が、
Ｐウエル領域３が間にない第２図のものに比べて
狭くされる。そのため、Ｎ型拡散層２とＰウエル
領域３との間の降伏電圧が、第２図のものに比べ
て低くなり、その分Ｎ型拡散層２から基板１へ吸
収される電荷が多くなる。その結果、入力パツド
に異常に高い電圧が印加されたとき、Ｎ型拡散層
２で吸収されずに残る電荷量が少なくなり、吸収
されずに残つた過電荷によるクランプMOSFET
のゲート破壊や拡散層２と基板１との間のPN接
合の破壊が防止され、静電破壊耐圧が向上され
る。
なお、上記参考例におけるＰウエル領域３は、プ
ロセスを追加して形成してもよいが、プロセスに
おける他のＰ型拡散層の形成工程を利用して同時
に形成することによりプロセスを変更しないで形
成することもできる。
ロセスを追加して形成してもよいが、プロセスに
おける他のＰ型拡散層の形成工程を利用して同時
に形成することによりプロセスを変更しないで形
成することもできる。
例えば、MOS型のダイナミツクRAM（ランダ
ム・アクセス・メモリ）においては、最近、メモ
リセルを構成する情報蓄積用のキヤパシタの容量
を大きくするため、第４図に示すように、スイツ
チMOSFETQsとともにメモリセルを構成する情
報蓄積用キヤパシタの一方の電極となるポリシリ
コン電極層１１の下方の基板表面に薄いＮ型拡散
層１２を、またその下にはP+型拡散層１３を形
成して、Ｎ型拡散層１２とP+型拡散層１３との
間の大きな接合容量を利用する方法が提案されて
いる。
ム・アクセス・メモリ）においては、最近、メモ
リセルを構成する情報蓄積用のキヤパシタの容量
を大きくするため、第４図に示すように、スイツ
チMOSFETQsとともにメモリセルを構成する情
報蓄積用キヤパシタの一方の電極となるポリシリ
コン電極層１１の下方の基板表面に薄いＮ型拡散
層１２を、またその下にはP+型拡散層１３を形
成して、Ｎ型拡散層１２とP+型拡散層１３との
間の大きな接合容量を利用する方法が提案されて
いる。
上記情報蓄積用キヤパシタの容量を増加させる
ためのP+型拡散層１３はスイツチMOSFETQsの
ゲート電極１４（ポリシリコン）およびソース、
ドレイン領域となるN+型拡散層１５を形成する
前にイオン打込みを行なつて拡散させて形成され
るようになつているので、これと同時に、前記入
力保護回路における拡散層抵抗下の基板表面に予
めイオン打込みによつてＰウエル領域３を形成す
るようにすれば、ダイナミツクRAMではプロセ
スを追加することなくＰウエル領域３を形成して
静電破壊耐圧を向上させることができる。
ためのP+型拡散層１３はスイツチMOSFETQsの
ゲート電極１４（ポリシリコン）およびソース、
ドレイン領域となるN+型拡散層１５を形成する
前にイオン打込みを行なつて拡散させて形成され
るようになつているので、これと同時に、前記入
力保護回路における拡散層抵抗下の基板表面に予
めイオン打込みによつてＰウエル領域３を形成す
るようにすれば、ダイナミツクRAMではプロセ
スを追加することなくＰウエル領域３を形成して
静電破壊耐圧を向上させることができる。
次に、第５図は本発明の一実施例を示すもので
ある。
ある。
前記参考例では、入力保護用の抵抗Riとなる
拡散層２下面全体と基板１との間にＰウエル領域
が形成されているが、この実施例では拡散層２の
クランプMOSFETQc側の一部と基板１との間に
のみＰウエル領域３′が形成され、反対側すなわ
ち入力パツドと接続されたアルミ配線８との接触
側の一部と基板１との間には抵抗RiとなるＮ型
拡散層２よりも濃度の低いＮウエル領域２０が形
成されている。そして、Ｐウエル領域３′とＮウ
エル領域２０との間では、Ｎ型拡散層２と基板１
とが直接接合される構成にされている。
拡散層２下面全体と基板１との間にＰウエル領域
が形成されているが、この実施例では拡散層２の
クランプMOSFETQc側の一部と基板１との間に
のみＰウエル領域３′が形成され、反対側すなわ
ち入力パツドと接続されたアルミ配線８との接触
側の一部と基板１との間には抵抗RiとなるＮ型
拡散層２よりも濃度の低いＮウエル領域２０が形
成されている。そして、Ｐウエル領域３′とＮウ
エル領域２０との間では、Ｎ型拡散層２と基板１
とが直接接合される構成にされている。
このように構成されると、Ｎ型拡散層２とＰ型
基板１との間のジヤンクシヨン耐圧は、Ｎ型拡散
層２とＰウエル領域３′との間の耐圧よりも大き
く、また、Ｎ型拡散層２とＮウエル領域２０との
間の耐圧は、Ｎ型拡散層２と基板１との間の耐圧
よりも大きい。従つて、入力パツドから入つて来
た過電荷は主としてコンタクトホールから最も離
れたＮ型拡散層２とＰウエル領域３′との接合部
を通つて基板１に抜かれるようになる。その結
果、拡散層抵抗におけるPN接合の破壊が発生し
にくくされる。
基板１との間のジヤンクシヨン耐圧は、Ｎ型拡散
層２とＰウエル領域３′との間の耐圧よりも大き
く、また、Ｎ型拡散層２とＮウエル領域２０との
間の耐圧は、Ｎ型拡散層２と基板１との間の耐圧
よりも大きい。従つて、入力パツドから入つて来
た過電荷は主としてコンタクトホールから最も離
れたＮ型拡散層２とＰウエル領域３′との接合部
を通つて基板１に抜かれるようになる。その結
果、拡散層抵抗におけるPN接合の破壊が発生し
にくくされる。
つまり、第３図のように抵抗としてのＮ型拡散
層２と基板１との間に全体的にＰウエル領域３が
設けられていると、入力パツドにPN接合の耐圧
以上の高電圧が印加されると、最初に配線８から
流れ込んで来るコンタクトホール１０の下方のＮ
型拡散層２の部分でＰウエル領域３との間のPN
接合が降伏を起こして電流が流れるため、配線８
に近い側の方がクランプMOSFETQcに近い側よ
りも先に接合破壊を起こし易い。しかるに、第５
図のように配線８との接触側に近いコンタクトホ
ール１０の下方にＮウエル領域２０が形成されて
いると、このＮウエル領域２０が緩衝材となつて
過電荷の流れ込みに伴なうコンタクトホール１０
の下方の接合破壊を防止し、直接Ｎ型拡散層２が
基板１と接触している部分からＰウエル領域３′
にかけて徐々に過電荷を基板１に逃がしてやるこ
とができる。
層２と基板１との間に全体的にＰウエル領域３が
設けられていると、入力パツドにPN接合の耐圧
以上の高電圧が印加されると、最初に配線８から
流れ込んで来るコンタクトホール１０の下方のＮ
型拡散層２の部分でＰウエル領域３との間のPN
接合が降伏を起こして電流が流れるため、配線８
に近い側の方がクランプMOSFETQcに近い側よ
りも先に接合破壊を起こし易い。しかるに、第５
図のように配線８との接触側に近いコンタクトホ
ール１０の下方にＮウエル領域２０が形成されて
いると、このＮウエル領域２０が緩衝材となつて
過電荷の流れ込みに伴なうコンタクトホール１０
の下方の接合破壊を防止し、直接Ｎ型拡散層２が
基板１と接触している部分からＰウエル領域３′
にかけて徐々に過電荷を基板１に逃がしてやるこ
とができる。
その結果、拡散層抵抗における接合破壊を防止
しながら過電荷を基板に引き抜いてクランプ
MOSFETQcのゲート破壊等を防止することがで
きるようになる。
しながら過電荷を基板に引き抜いてクランプ
MOSFETQcのゲート破壊等を防止することがで
きるようになる。
なお、CMOS集積回路では上記Ｐウエル領域
３′およびＮウエル領域２０を、Ｎチヤンネル形
MOSFETおよびＰチヤンネル形MOSFETを形
成するために設けられるＰウエル領域およびＮウ
エル領域と同時に形成することができる。
３′およびＮウエル領域２０を、Ｎチヤンネル形
MOSFETおよびＰチヤンネル形MOSFETを形
成するために設けられるＰウエル領域およびＮウ
エル領域と同時に形成することができる。
また、上記実施例ではクランプ素子として内部
素子と同じポリシリコンゲート電極を有する
MOSFETが使用されているが、アルミ配線をゲ
ート電極と兼用されるようにした構成の
MOSFETや、サーフエスブレイクダウンにあま
り関係しないソース領域（N+型拡散層）を省略
したような構成のものであつてもよい。
素子と同じポリシリコンゲート電極を有する
MOSFETが使用されているが、アルミ配線をゲ
ート電極と兼用されるようにした構成の
MOSFETや、サーフエスブレイクダウンにあま
り関係しないソース領域（N+型拡散層）を省略
したような構成のものであつてもよい。
入力保護回路を構成する拡散層抵抗の入力端子
から遠い側の一部と基板との間に基板よりも濃度
の高いＰ型拡散層を介在させるようにしたので、
拡散層抵抗のPN接合の濃度勾配が急峻にされ、
これによつて降伏電圧が下げられるという作用に
より、入力パツドから注入された過電荷が拡散層
抵抗の入力端子から遠い側からＰ型拡散層を通し
て基板へ流れ易くなり、その結果入力端子の静電
破壊耐圧が向上されるという効果がある。
から遠い側の一部と基板との間に基板よりも濃度
の高いＰ型拡散層を介在させるようにしたので、
拡散層抵抗のPN接合の濃度勾配が急峻にされ、
これによつて降伏電圧が下げられるという作用に
より、入力パツドから注入された過電荷が拡散層
抵抗の入力端子から遠い側からＰ型拡散層を通し
て基板へ流れ易くなり、その結果入力端子の静電
破壊耐圧が向上されるという効果がある。
また入力パツドに接続された配線との接触部に
近い側では、拡散層抵抗と基板との間に耐圧の高
いＮウエル領域を形成したので、入力パツドから
流れ込んで来る過電荷に対する緩衝層が形成され
るという作用により、拡散層抵抗自体のPN接合
破壊を防止できる。
近い側では、拡散層抵抗と基板との間に耐圧の高
いＮウエル領域を形成したので、入力パツドから
流れ込んで来る過電荷に対する緩衝層が形成され
るという作用により、拡散層抵抗自体のPN接合
破壊を防止できる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である
MOS型の半導体集積回路装置について説明した
が、それに限定されるものではなく、たとえば、
それ以外の入力保護を必要とする半導体集積回路
装置などにも適用できる。
れた発明をその背景となつた利用分野である
MOS型の半導体集積回路装置について説明した
が、それに限定されるものではなく、たとえば、
それ以外の入力保護を必要とする半導体集積回路
装置などにも適用できる。
第１図はMOS半導体集積回路装置における入
力保護回路の一例を示す回路構成図、第２図はそ
の回路の具体的素子の構造を示す断面図、第３図
は半導体集積回路装置における入力保護回路部分
の参考例を示す断面図、第４図は本発明が適用可
能な半導体集積回路装置としてのMOSダイナミ
ツクRAMにおけるメモリセルの構成例を示す断
面図、第５図は本発明の入力保護回路の一実施例
を示す断面図である。 １……半導体基板、２……拡散層抵抗（Ｎ型拡
散層）、３，３′……拡散層（Ｐウエル領域）、２
０……緩衝用拡散層（Ｎウエル領域）、Pi……入
力端子（入力パツド）、Qc……クランプ素子（ク
ランプMOSFET）。
力保護回路の一例を示す回路構成図、第２図はそ
の回路の具体的素子の構造を示す断面図、第３図
は半導体集積回路装置における入力保護回路部分
の参考例を示す断面図、第４図は本発明が適用可
能な半導体集積回路装置としてのMOSダイナミ
ツクRAMにおけるメモリセルの構成例を示す断
面図、第５図は本発明の入力保護回路の一実施例
を示す断面図である。 １……半導体基板、２……拡散層抵抗（Ｎ型拡
散層）、３，３′……拡散層（Ｐウエル領域）、２
０……緩衝用拡散層（Ｎウエル領域）、Pi……入
力端子（入力パツド）、Qc……クランプ素子（ク
ランプMOSFET）。
Claims (1)
- 【特許請求の範囲】 １ 入力端子と内部回路との間に拡散層からなる
抵抗とクランプ素子が介挿されてなる入力保護回
路であつて、上記拡散層抵抗の入力端子から遠い
側の一部と半導体基板との間に基板と同一の導電
型でそれよりも不純物濃度の高い拡散層が、また
上記拡散層抵抗の入力端子に近い側の一部と半導
体基板との間に上記拡散層抵抗と同一の導電型で
それよりも不純物濃度の低い拡散層がそれぞれ介
在されている入力保護回路を備えてなることを特
徴とする半導体集積回路装置。 ２ 上記基板と同一の導電型でそれよりも不純物
濃度の高い拡散層と、上記拡散層抵抗と同一の導
電型でそれよりも不純物濃度の低い拡散層との間
では、入力保護抵抗となる拡散層と半導体基板と
が直接接合されていることを特徴とする特許請求
の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497883A JPS6057659A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497883A JPS6057659A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057659A JPS6057659A (ja) | 1985-04-03 |
| JPH0478017B2 true JPH0478017B2 (ja) | 1992-12-10 |
Family
ID=15803502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16497883A Granted JPS6057659A (ja) | 1983-09-09 | 1983-09-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057659A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6661678B2 (ja) | 2018-02-23 | 2020-03-11 | 三菱電機株式会社 | 熱式検出センサ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127684A (en) * | 1978-03-27 | 1979-10-03 | Nec Corp | Semiconductor device |
| JPS54141580A (en) * | 1978-04-25 | 1979-11-02 | Nec Corp | Semiconductor device |
| JPS56100441A (en) * | 1980-01-16 | 1981-08-12 | Hitachi Ltd | Semiconductor ic device with protection element and manufacture thereof |
| JPS5783062A (en) * | 1980-11-11 | 1982-05-24 | Nec Corp | Semiconductor device with protective element |
| JPS58138073A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 入力保護回路 |
-
1983
- 1983-09-09 JP JP16497883A patent/JPS6057659A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127684A (en) * | 1978-03-27 | 1979-10-03 | Nec Corp | Semiconductor device |
| JPS54141580A (en) * | 1978-04-25 | 1979-11-02 | Nec Corp | Semiconductor device |
| JPS56100441A (en) * | 1980-01-16 | 1981-08-12 | Hitachi Ltd | Semiconductor ic device with protection element and manufacture thereof |
| JPS5783062A (en) * | 1980-11-11 | 1982-05-24 | Nec Corp | Semiconductor device with protective element |
| JPS58138073A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 入力保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057659A (ja) | 1985-04-03 |
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