JP2949769B2 - 半導体入力保護装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の入力端子に印加される静電気等
の外部サージ電圧から半導体装置の内部回路を保護する
ために使用される半導体入力保護装置に関する。

［従来の技術］ 例えば、入力端子がその内部回路のMOSトランジスタ
のゲート電極に直接接続された半導体装置において、入
力端子に静電気等による外部サージ電圧が印加される
と、MOSトランジスタのゲート電極と半導体基板との間
の電界強度が極めて高くなり、半導体基板上に形成され
たゲート酸化膜が破壊されてしまうことがある。これを
防止するために、入力端子と内部回路との間に、入力保
護装置が設けられることがある。

第３図は従来の半導体入力保護装置の一例を示す等価
回路図である。

入力端子５は、入力抵抗１を介して、内部回路のMOS
トランジスタTRのゲートに接続されている。この入力抵
抗１とトランジスタTRとの接続点と接地６との間にはMO
SトランジスタTR₁が介装されており、このトランジスタ
TR₁のゲートは接地６に接続されている。なお、入力抵
抗１とトランジスタTR₁との間の接続点に存在する寄生
容量CstはトランジスタTR₁に並列に接続される。

入力端子５に外部サージ電圧が印加されると、トラン
ジスタTRのゲート電圧は入力抵抗１の抵抗値Ｒと寄生容
量Cstとにより決定される時定数τ＝Cst・Ｒで上昇す
る。即ち、入力抵抗１及び寄生容量Cstにより外部サー
ジ電圧のピーク電圧値が低減される。また、MOSトラン
ジスタTR₁にパンチスルー現象が発生して、サージ電荷
が接地６に流れる。これにより、トランジスタTRのゲー
トと接地６との間の電界強度が低減され、ゲート酸化膜
の破壊が防止される。

第４図はこの回路を半導体基板上に具体化した半導体
入力保護装置を示す平面図である。但し、この第４図に
おいては、基板上に形成された絶縁膜等の図示を省略し
た。

基板９の表面には、トランジスタTR₁のソース及びド
レインであるソース領域7a及びドレイン領域8aが選択的
に形成されており、このソース領域7a及びドレイン領域
8a間の基板９上には、多結晶シリコンからなるゲート電
極2aが所定の形状で形成されている。

また、基板９上には入力ボンディングパッド5aが略矩
形の形状に形成されている。このボンディングパッド5a
は第３図の入力端子５に対応している。このボンディン
グパッド5aはコンタクトホール3aを介して抵抗体1aの一
方の端部に接続されている。この抵抗体1aは第３図の入
力抵抗１に対応している。この抵抗体1aの他方の端部
は、ドレイン領域8aに接続されていると共に、金属配線
6bを介して、内部回路に電気的に接続されている。ま
た、この金属配線6bは、コンタクトホール3dを介して、
ドレイン領域8aに接続されている。

ゲート電極2aはコンタクトホール3bを介して金属配線
6aに接続されている。また、ソース領域7aも、コンタク
トホール3eを介して、金属配線6aに接続されている。こ
の金属配線6aは接地電位に保持される。

このようにして、第１図に示す入力保護回路が半導体
基板９に形成されている。

抵抗体1aは、例えばＰ型半導体基板９の表面にＮ型不
純物を選択的に導入して形成することができる。また、
半導体基板９上に絶縁膜を介して多結晶シリコン層を選
択的に形成し、この多結晶シリコン層を抵抗体1aとして
もよい。

第５図は基板９の表面に抵抗体1aが形成された入力保
護装置を第４図のＶ−Ｖ線の位置で示す断面図である。

Ｐ型半導体基板９の表面の所定の領域にはＮ型不純物
が導入されて形成された抵抗体1aが設けられている。ま
た、基板９の表面には、この抵抗体1aを挾むようにし
て、フィールド酸化膜10が形成されており、このフィー
ルド酸化膜10上には層間絶縁膜12が形成されている。ボ
ンディングパッド5aは層間絶縁膜12上に形成されてお
り、層間絶縁膜12に選択的に形成されたコンタクトホー
ル3aを介して、抵抗体1aに電気的に接続されている。そ
して、基板９上の全面にはパッシベーション膜11が形成
されており、ボンディングパッド5a上の領域はこのパッ
シベーション膜11が選択的に開口されている。

この場合に、Ｎ型不純物領域である抵抗体1aとＰ型半
導体基板９との接触により、両者の界面に空乏層14が形
成される。即ち、コンタクトホール3aの下方の領域にNP
ダイオードが形成される。このため、この入力保護装置
には入力端子に外部サージ電圧が印加されるた場合に、
このNPダイオードがブレイクダウンして導通状態にな
り、逆方向電流が基板９に流れて抵抗体1aに印加される
電圧が低減されるという効果もある。

第６図は基板９上に絶縁膜を介して抵抗体1aが形成さ
れた入力保護装置を第４図のＶ−Ｖ線の位置で示す断面
図である。

基板９上にはフィールド酸化膜10aが形成されてお
り、このフィールド酸化膜10a上には多結晶シリコンか
らなる抵抗体1aが所定のパターンで形成されている。そ
して、この抵抗体1aの上には層間絶縁膜12aが形成され
ており、この層間絶縁膜12a上にボンディングパッド5a
が形成されている。層間絶縁膜12aにはコンタクトホー
ル3aが選択的に形成されており、抵抗体1a及びボンディ
ングパッド5aは、このコンタクトホール3aを介して相互
に電気的に接続されている。そして、基板９上の全面に
はパッシベーション膜11が形成されており、ボンディン
グパッド5a上の領域はこのパッシベーション膜11が選択
的に開口されている。

［発明が解決しようとする課題］ しかしながら、従来の半導体入力保護装置には以下に
示す欠点がある。

即ち、第５図に示すように抵抗体1aが基板９の表面に
不純物を拡散して形成されている場合は、外部サージ電
圧によりコンタクトホール3aの下方のNPダイオードがブ
レイクダウンした場合に高エネルギーを有するホットエ
レクトロンが発生し、このホットエレクトロンの一部が
フィールド酸化膜10に注入されてしまう。このため、抵
抗体1aとフィールド酸化膜10との境界部における空乏層
14が狭められて、コンタクトホール3a部分の接合耐圧が
低下する。従って、通常動作のバイアス電圧が印加され
たときにリーク電流が発生する。

また、第６図に示すように抵抗体1aが基板９上に形成
されている場合は、外部サージの印加によってコンタク
トホール3a部で抵抗体1aの直下のフィールド酸化膜10a
に高電界が印加され、このためフィールド酸化膜10aが
破壊されることがある。

本発明はかかる問題点に鑑みてなされたものであっ
て、入力端子に印加された異常電圧から内部回路を確実
に保護することができると共に、通常の動作に影響を与
えず、また外部サージ等により破壊されることがない半
導体入力保護装置を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る半導体入力保護装置は、第１導電型半導
体基板と、この半導体基板の表面に選択的に形成された
第２導電型の第１のウェル層と、この第１のウェル層の
表面に選択的に形成され入力端子に電気的に接続された
第１導電型の第１の不純物拡散層及び第２導電型の第２
の不純物拡散層と、前記第１のウェル層の一方の側に近
接して形成された第２導電型の第２のウェル層と、この
第２のウェル層の表面に選択的に形成され接地に接続さ
れた第２導電型の第３の不純物拡散層と、前記第１のウ
ェル層の他方の側に近接して形成された第２導電型の第
３のウェル層と、この第３のウェル層の表面に選択的に
形成され接地に接続された第２導電型の第４の不純物拡
散層とを有することを特徴とする。

［作用］ 本発明においては、第１導電型半導体基板の表面に第
２導電型の第１のウェル層が形成されており、この第１
のウェル層の表面にいずれも入力端子に接続された第１
導電型の第１の不純物拡散層及び第２導電型の第２の不
純物拡散層が形成されている。また、この第１のウェル
層の近傍に第２導電型の第２のウェル層及び第３のウェ
ル層が形成されており、この第２のウェル層及び第３の
ウェル層の表面には夫々第２導電型の第３の不純物拡散
層及び第４の不純物拡散層が形成されている。従って、
例えば第１導電型がＰ型であり、第２導電型がＮ型であ
るとすると、第２の不純物拡散層、第１のウェル層、半
導体基板、第２のウェル層及び第３の不純物拡散層によ
りサイリスタが構成され、入力端子に正の異常電圧が印
加された場合にこのサイリスタがオン状態になって、電
荷を半導体基板に放出する。これにより、異常電圧のピ
ーク値が低減できる。この場合に、各ウェル層を比較的
深く形成することにより、ホットエレクトロンが基板表
面に形成されたフィールド酸化膜に注入されることを容
易に抑制することができる。

一方、入力端子に負の異常電圧が印加された場合は、
高エネルギーの電子が第２の不純物拡散層から第１のウ
ェル層を介して、第１のウェル層の近傍の第２のウェル
層の表面に形成された第３の不純物拡散層又は第３のウ
ェル層の表面に形成された第４の不純物拡散層に吸収さ
れる。これにより、負の異常電圧のピーク値を低減する
ことができる。

このようにして、本発明においては、第１導電型半導
体基板に３つの第２導電型ウェル層並びにこれらのウェ
ル層の表面に選択的に形成された３つの第２導電型不純
物拡散層及び１つの第１導電型不純物拡散層からなるク
ランプ素子を構成するため、半導体装置の内部回路を異
常電圧から確実に保護することができると共に、ホット
エレクトロンがフィールド酸化膜に注入されてしまうこ
とを抑制することができる。

なお、第１のウェル層及び第２のウェル層の対向する
辺を相互に平行に配置することにより、入力端子に異常
電圧が印加された場合に、両者の間に印加される電界が
前記辺の長さ方向に平均化されて分布するため、入力保
護装置の耐圧特性が向上する。このため、第１のウェル
層及び第２のウェル層の対向する辺は相互に平行である
ことが好ましい。また、これと同様に、第１のウェル層
及び第３のウェル層の対向する辺は相互に平行であるこ
とが好ましい。

［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。

第１図は本発明の実施例に係る半導体入力保護装置を
示す平面図、第２図は第１図のII−II線による断面図で
ある。但し、第１図は基板上に形成された絶縁膜を省略
して示した。

半導体基板21の表面の略矩形の領域にＮ型ウェル層23
が基板21の厚さ方向に対して深く形成されている。ま
た、このＮ型ウェル層23を両側から挾むようにして、Ｎ
型ウェル層22及びＮ型ウェル層24が形成されている。こ
のＮ型ウェル層22及びＮ型ウェル層24も、Ｎ型ウェル層
23と同様に深く形成されている。Ｎ型ウェル層23及びＮ
型ウェル層22の相互に対向する辺は距離ｌだけ離隔して
おり、長さＷに亘って平行に配置されている。これと同
様に、Ｎ型ウェル層23及びＮ型ウェル層24の相互に対向
する辺も距離ｌだけ離隔しており、長さＷに亘って平行
に配置されている。

Ｎ型ウェル層23の表面にはＰ型不純物拡散層26及びＮ
型不純物拡散層27が相互に平行に配置されて形成されて
いる。また、Ｎ型ウェル層22の表面にはＮ型不純物拡散
層25が形成されており、Ｎ型ウェル層24の表面にはＮ型
不純物拡散層28が形成されている。このＮ型不純物拡散
層25,28もＰ型不純物拡散層26及びＮ型不純物拡散層27
に対して平行に配置されている。そして、これらの不純
物拡散層25,26,27,28間にはフィールド酸化膜29が形成
されている。

フィールド酸化膜29上には層間絶縁膜30が形成されて
おり、この層間絶縁膜30上に入力ボンディングパッド31
及びアルミニウム配線31a,33が夫々所定のパターンで形
成されている。アルミニウム配線31aはボンディングパ
ッド31に接続されていると共に、層間絶縁膜30に選択的
に形成されたコンタクトホール32c,32bを介してＰ型不
純物拡散層26及びＮ型不純物拡散層27にも接続されてい
る。また、アルミニウム配線33は層間絶縁膜30に選択的
に形成されたコンタクトホール32d,32aを介してＮ型不
純物拡散層25,28に接続されており、接地電位に保持さ
れる。

基板21上の全面にはパッシベーション膜34が形成され
ている。そして、このパッシベーション膜34はボンディ
ングパッド31上の領域が選択的に開口されている。

上述の如く構成された本実施例の入力保護装置におい
て、入力ボンディングパッド31に正の異常電圧が印加さ
れた場合、入力ボンディングパッド31に接続されたＰ型
不純物拡散層26及びＮ型ウェル層23と接地電位に接続さ
れたＮ型不純物拡散層25及びＮ型ウェル層22とが間隔ｌ
（例えば、５μｍ）で近接して配置されており、Ｐ型不
純物拡散層26、Ｎ型ウェル層23、Ｐ型半導体基板21及び
Ｎ型不純物拡散層25により、P⁺NPN⁺サイリスタが構成さ
れ、このサイリスタが導通状態になるため、異常電圧の
ピーク値が低減される。これにより、内部回路が保護さ
れる。この場合に、Ｎ型ウェル層22,23は接合の深さが
深いために、異常電圧によって発生するホットエレクト
ロンのフィールド酸化膜29への注入が抑制される。従っ
て、正常動作時のリークの発生を抑制することができ
る。

一方、入力ボンディングパッド31に負の異常電圧が印
加された場合は、ボンディングパッド31に接続されたＮ
型不純物拡散層27及びＮ型ウェル層23と、接地電位に接
続されたＮ型不純物拡散層28及びＮ型ウェル層24とが間
隔ｌで近接して配置されているため、負の異常電圧の印
加でＰ型半導体基板21へ放出された高エネルギーのエレ
クトロン（ホットエレクトロン）は隣接されたＮ型ウェ
ル層23及びＮ型不純物拡散層28に吸収される。これによ
り、負の異常電圧のピーク値が低減され、内部回路が保
護される。

次に、本実施例に係る半導体入力保護装置の製造方法
について説明する。

先ず、公知のCMOS製造工程により、Ｐ型半導体基板21
の表面に接合が浅いＮ型不純物拡散層を選択的に形成す
る。その後、熱処理を施して、このＮ型不純物拡散層か
らＮ型不純物を基板21の厚さ方向に深く導入してＮ型ウ
ェル層22,23,24を形成する。

次に、選択酸化法によりフィールド酸化膜29を形成す
る。その後、Ｎ型ウェル層22,23,24の表面にＮ型不純物
及びＰ型不純物を選択的にイオン注入して、Ｎ型不純物
拡散層25,27,28及びＰ型不純物拡散層26を形成する。

次に、全面に層間絶縁膜30を形成した後、Ｎ型不純物
拡散層25,27,28及びＰ型不純物拡散層26上の層間絶縁膜
30を選択的に開口することにより、コンタクトホール32
d,32b,32a,32cを形成する。

次に、層間絶縁膜30上に所定のパターンでアルミニウ
ム配線31a,33及びボンディングパッド31を形成する。

次いで、基板21の全面にパッシベーション膜34を形成
する。その後、ボンディングパッド31上のパッシベーシ
ョン膜34を選択的に除去する。これにより、本実施例の
半導体入力保護装置が完成する。

［発明の効果］ 以上説明したように本発明によれば、入力端子と接地
との間に３個のウェル層及び各ウェル層の表面に選択的
に形成された不純物拡散層からなるクランプ素子が形成
されており、このクランプ素子が外部サージ等の異常電
圧のピーク値を低減するから、正及び負の異常電圧に対
して内部回路を保護することができると共に、フィール
ド酸化膜中にホットエレクトロンが注入されることを抑
制できる。従って、本発明に係る半導体入力保護回路に
より、外部サージ等による半導体装置の破損が防止でき
ると共に、半導体装置の信頼性が著しく向上する。

【図面の簡単な説明】

第１図は本発明の実施例に係る半導体入力保護装置を示
す平面図、第２図は第１図のII−II線による断面図、第
３図は従来の半導体入力保護装置の一例を示す等価回路
図、第４図は半導体基板上に具体化した従来の半導体入
力保護装置を示す平面図、第５図は抵抗体が半導体基板
表面に形成された従来の半導体入力保護装置を第４図の
Ｖ−Ｖ線の位置で示す断面図、第６図は抵抗体が半導体
基板上に絶縁膜を介して形成された半導体入力保護装置
を第４図のＶ−Ｖ線の位置で示す断面図である。 1;入力抵抗、1a;抵抗体、2a;ゲート電極、3a,3b,3d,3e,
32a,32b,32c,32d;コンタクトホール、5;入力端子、5a,3
1;ボンディングパッド、6;接地、6a,6b;金属配線、7a;
ソース領域、8a;ドレイン領域、9,21;半導体基板、10,1
0a,29;フィールド酸化膜、11,11a,34;パッシベーション
膜、12,12a,30;層間絶縁膜、22,23,24;N型ウェル層、2
5,27,28;N型不純物拡散層、26;P型不純物拡散層、31a,3
3;アルミニウム配線

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/78 H01L 21/8238 H01L 27/092

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型半導体基板と、この半導体基板
   の表面に選択的に形成された第２導電型の第１のウェル
   層と、この第１のウェル層の表面に選択的に形成され入
   力端子に電気的に接続された第１導電型の第１の不純物
   拡散層及び第２導電型の第２の不純物拡散層と、前記第
   １のウェル層の一方の側に近接して形成された第２導電
   型の第２のウェル層と、この第２のウェル層の表面に選
   択的に形成され接地に接続された第２導電型の第３の不
   純物拡散層と、前記第１のウェル層の他方の側に近接し
   て形成された第２導電型の第３のウェル層と、この第３
   のウェル層の表面に選択的に形成され接地に接続された
   第２導電型の第４の不純物拡散層とを有することを特徴
   とする半導体入力保護装置。
2. 【請求項２】前記第１のウェル層及び前記第２のウェル
   層の対向する辺は相互に平行に配置されており、前記第
   １のウェル層及び前記第３のウェル層の対向する辺は相
   互に平行に配置されていることを特徴とする請求項１に
   記載の半導体入力保護装置。