JPH06283687A - 静電保護機能付半導体装置およびその製造方法 - Google Patents
静電保護機能付半導体装置およびその製造方法Info
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- JPH06283687A JPH06283687A JP5069562A JP6956293A JPH06283687A JP H06283687 A JPH06283687 A JP H06283687A JP 5069562 A JP5069562 A JP 5069562A JP 6956293 A JP6956293 A JP 6956293A JP H06283687 A JPH06283687 A JP H06283687A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 レイアウト面積の増大を招くことなく静電保
護用トランジスタのサージ耐圧を向上することができる
静電保護機能付半導体装置を提供する。 【構成】 内部主回路と外部接続用パッドとを結ぶ配線
とグラウンド配線との間に静電保護用トランジスタを接
続している。静電保護用トランジスタのみマスクを用い
た不純物注入により形成されるソース・ドレイン拡散層
９をゲート２の下に入り込んだ状態に位置させてゲート
長をゲート２の長さより短くしている。この結果、トラ
ンジスタに流れる電流がゲート幅に対して均一になる。
護用トランジスタのサージ耐圧を向上することができる
静電保護機能付半導体装置を提供する。 【構成】 内部主回路と外部接続用パッドとを結ぶ配線
とグラウンド配線との間に静電保護用トランジスタを接
続している。静電保護用トランジスタのみマスクを用い
た不純物注入により形成されるソース・ドレイン拡散層
９をゲート２の下に入り込んだ状態に位置させてゲート
長をゲート２の長さより短くしている。この結果、トラ
ンジスタに流れる電流がゲート幅に対して均一になる。
Description
【０００１】
【産業上の利用分野】この発明は、内部主回路と外部接
続用パッドとを結ぶ配線とグラウンド配線との間に接続
して内部主回路のサージ保護を行う静電保護用トランジ
スタを有し、静電保護用トランジスタのサージ耐圧を向
上させることが可能な静電保護機能付半導体装置および
その製造方法に関するものである。
続用パッドとを結ぶ配線とグラウンド配線との間に接続
して内部主回路のサージ保護を行う静電保護用トランジ
スタを有し、静電保護用トランジスタのサージ耐圧を向
上させることが可能な静電保護機能付半導体装置および
その製造方法に関するものである。
【０００２】
【従来の技術】従来より、静電保護機能付半導体装置
は、人体や機械などの外部から入ってくる過大な静電気
（以下、サージと称す）から内部主回路を保護するため
に静電保護回路を構成する静電保護用トランジスタを用
いてサージに対する耐圧を向上させている。
は、人体や機械などの外部から入ってくる過大な静電気
（以下、サージと称す）から内部主回路を保護するため
に静電保護回路を構成する静電保護用トランジスタを用
いてサージに対する耐圧を向上させている。
【０００３】以下、従来の静電保護機能付半導体装置に
ついて説明する。図５は従来の静電保護機能付半導体装
置の静電保護用トランジスタの周辺部分の断面図であ
る。図６は従来の静電保護機能付半導体装置の静電保護
用トランジスタの周辺部分の接続回路図である。この静
電保護機能付半導体装置は、図５に示すように、Ｐ型半
導体基板１の上部にＬＯＣＯＳ分離により熱酸化膜１１
を形成する。ＬＯＣＯＳ分離形成の前後で拡散層ノード
の空乏層の広がりを抑制するために低濃度のＰ型不純物
をＬＯＣＯＳ分離の下部あるいは全面に注入し、チャン
ネルストッパ１０を形成する。
ついて説明する。図５は従来の静電保護機能付半導体装
置の静電保護用トランジスタの周辺部分の断面図であ
る。図６は従来の静電保護機能付半導体装置の静電保護
用トランジスタの周辺部分の接続回路図である。この静
電保護機能付半導体装置は、図５に示すように、Ｐ型半
導体基板１の上部にＬＯＣＯＳ分離により熱酸化膜１１
を形成する。ＬＯＣＯＳ分離形成の前後で拡散層ノード
の空乏層の広がりを抑制するために低濃度のＰ型不純物
をＬＯＣＯＳ分離の下部あるいは全面に注入し、チャン
ネルストッパ１０を形成する。
【０００４】つぎに、薄い（約１００ｎｍから２５０ｎ
ｍ）ゲート酸化膜用の熱酸化膜１２を形成し、そしてポ
リシリコン膜を成長しフォトリソグラフィおよびドライ
エッチングにより静電保護用トランジスタのゲート２を
形成する。そして、砒素などの拡散係数の低いＮ型不純
物をイオン注入することにより深さ約０．１μｍ〜０．
３μｍの薄いＮ型拡散層３を形成する。そして、酸化膜
をＣＶＤ法などにより成長させ、ドライエッチングによ
り静電保護用トランジスタのゲート側壁にのみ酸化膜を
ゲートサイドウォール４として残す。この後、砒素より
も拡散係数の高い燐などのＮ型不純物をイオン注入する
ことにより深さ約０．２〜０．５μｍの濃いＮ型拡散層
５を形成する（ＬＤＤ構造トランジスタ）。
ｍ）ゲート酸化膜用の熱酸化膜１２を形成し、そしてポ
リシリコン膜を成長しフォトリソグラフィおよびドライ
エッチングにより静電保護用トランジスタのゲート２を
形成する。そして、砒素などの拡散係数の低いＮ型不純
物をイオン注入することにより深さ約０．１μｍ〜０．
３μｍの薄いＮ型拡散層３を形成する。そして、酸化膜
をＣＶＤ法などにより成長させ、ドライエッチングによ
り静電保護用トランジスタのゲート側壁にのみ酸化膜を
ゲートサイドウォール４として残す。この後、砒素より
も拡散係数の高い燐などのＮ型不純物をイオン注入する
ことにより深さ約０．２〜０．５μｍの濃いＮ型拡散層
５を形成する（ＬＤＤ構造トランジスタ）。
【０００５】この場合、ポリシリコンのゲート２を薄い
Ｎ型拡散層３の形成のためのマスクとして用いることに
より、静電保護用トランジスタのゲート長はポリシリコ
ンのゲート２の形状により決定される。Ｎ型拡散層３，
５の上部には、化学的気相相成長法により、酸化シリコ
ンを主成分として燐あるいはボロンを約１％添加した層
間絶縁膜６を約０．２μｍから１μｍの膜厚で形成す
る。コンタクト窓７は、フォトリソグラフィ技術により
パターニングしたフォトレジストをマスクとして、ドラ
イエッチングにより層間絶縁膜６に形成する。
Ｎ型拡散層３の形成のためのマスクとして用いることに
より、静電保護用トランジスタのゲート長はポリシリコ
ンのゲート２の形状により決定される。Ｎ型拡散層３，
５の上部には、化学的気相相成長法により、酸化シリコ
ンを主成分として燐あるいはボロンを約１％添加した層
間絶縁膜６を約０．２μｍから１μｍの膜厚で形成す
る。コンタクト窓７は、フォトリソグラフィ技術により
パターニングしたフォトレジストをマスクとして、ドラ
イエッチングにより層間絶縁膜６に形成する。
【０００６】そして、スパッタリング法やＣＶＤ法によ
り金属配線膜を成長し、フォトリソグラフィ技術により
パターニングしたフォトレジストをマスクとして、金属
配線８を形成する。この結果、Ｎ型拡散層３，５やゲー
ト２はコンタクト窓７を介して、金属配線８に接続され
る。このとき、図５の静電保護用トランジスタは、図６
に示すように、Ｎ型の静電保護用トランジスタ（Ｑ）の
ゲート（Ｇ）２とＮ型拡散層３，５のうちのソース
（Ｓ）となるＮ型拡散層には接地電位（グラウンドレベ
ル）が接続し、ドレイン（Ｄ）となるＮ型拡散層には静
電保護機能付半導体装置の外部接続用パッドである入力
パッドＴと内部主回路Ｃとを結ぶ配線Ｘに接続される。
つまり、ドレインとなるＮ型拡散層には入力パッドＴと
内部回路Ｃが接続されることになる。Ｐ型半導体基板１
の電位は０ボルト、あるいは、それ以下の電位が与えら
れる。
り金属配線膜を成長し、フォトリソグラフィ技術により
パターニングしたフォトレジストをマスクとして、金属
配線８を形成する。この結果、Ｎ型拡散層３，５やゲー
ト２はコンタクト窓７を介して、金属配線８に接続され
る。このとき、図５の静電保護用トランジスタは、図６
に示すように、Ｎ型の静電保護用トランジスタ（Ｑ）の
ゲート（Ｇ）２とＮ型拡散層３，５のうちのソース
（Ｓ）となるＮ型拡散層には接地電位（グラウンドレベ
ル）が接続し、ドレイン（Ｄ）となるＮ型拡散層には静
電保護機能付半導体装置の外部接続用パッドである入力
パッドＴと内部主回路Ｃとを結ぶ配線Ｘに接続される。
つまり、ドレインとなるＮ型拡散層には入力パッドＴと
内部回路Ｃが接続されることになる。Ｐ型半導体基板１
の電位は０ボルト、あるいは、それ以下の電位が与えら
れる。
【０００７】このように作成された従来の静電保護機能
付半導体装置において、入力パッドＴに正のサージが印
加した場合、Ｎ型拡散層（ドレイン）とＰ型半導体基板
とのＰＮ接合部がブレークダウンを引き起こし、正のサ
ージの電流がＰ型半導体基板１に流れる。そして、正の
サージによりＰ型半導体基板１中に流れ込んだ電流によ
り、基板電位が持ち上げられ、正の電位となる。
付半導体装置において、入力パッドＴに正のサージが印
加した場合、Ｎ型拡散層（ドレイン）とＰ型半導体基板
とのＰＮ接合部がブレークダウンを引き起こし、正のサ
ージの電流がＰ型半導体基板１に流れる。そして、正の
サージによりＰ型半導体基板１中に流れ込んだ電流によ
り、基板電位が持ち上げられ、正の電位となる。
【０００８】基板電位が正となると、静電保護機能付半
導体装置の静電保護用トランジスタ（Ｑ）はエンハンス
メント型からデプレッシェント型に変わり導通状態とな
り、電流をドレインからソースに流し、正のサージを吸
収する。負のサージが印加した場合、ＰＮ接合部は、順
方向となり半導体基板より電流が流れ込むことにより、
負のサージを吸収する。以上のようにして、静電保護用
トランジスタ（Ｑ）は、サージから静電保護機能付半導
体装置の内部主回路Ｃを保護する。
導体装置の静電保護用トランジスタ（Ｑ）はエンハンス
メント型からデプレッシェント型に変わり導通状態とな
り、電流をドレインからソースに流し、正のサージを吸
収する。負のサージが印加した場合、ＰＮ接合部は、順
方向となり半導体基板より電流が流れ込むことにより、
負のサージを吸収する。以上のようにして、静電保護用
トランジスタ（Ｑ）は、サージから静電保護機能付半導
体装置の内部主回路Ｃを保護する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来構造の静電保護用トランジスタは、ゲート２に対して
自己整合的にＮ型拡散層３を形成するために、ゲート２
を形成するポリシリコンのグレイン形状に応じてＮ型拡
散層３の端面に凹凸が生じ、つまり、ポリシリコンのグ
レイン形状によってゲート長が決定されるために、ポリ
シリコンのゲート２が局所的に細くなる箇所すなわち実
効的なゲート長が短くなる箇所が発生する。
来構造の静電保護用トランジスタは、ゲート２に対して
自己整合的にＮ型拡散層３を形成するために、ゲート２
を形成するポリシリコンのグレイン形状に応じてＮ型拡
散層３の端面に凹凸が生じ、つまり、ポリシリコンのグ
レイン形状によってゲート長が決定されるために、ポリ
シリコンのゲート２が局所的に細くなる箇所すなわち実
効的なゲート長が短くなる箇所が発生する。
【００１０】そのため、正のサージが静電保護用トラン
ジスタに印加され、基板電位が正となると静電保護機能
付半導体装置の静電保護用トランジスタはエンハンスメ
ント型からデプレッシェント型に変わって導通状態とな
り、電流がドレインからソースへ流れるが、この場合、
局所的に短くなったゲート長のところに電流が集中し、
ゲート２の下部においてゲート幅に対して局所的に過剰
な電流が流れ、その電流によりホットキャリアが生成
し、ゲート酸化膜（１２）やゲートサイドウォール４等
の酸化膜中に正孔がトラップされる。正孔がトラップさ
れると、その部分で静電保護用トランジスタのしきい値
電圧が局所的に低下し、この結果よりゲート２の下方の
局所的にしきい値電圧が低くなった箇所を一層電流が流
れ、静電保護用トランジスタのしきい値電圧をより低下
させる。ひいては、静電保護用トランジスタにおいて入
力リークを引き起こす不都合が生じる。
ジスタに印加され、基板電位が正となると静電保護機能
付半導体装置の静電保護用トランジスタはエンハンスメ
ント型からデプレッシェント型に変わって導通状態とな
り、電流がドレインからソースへ流れるが、この場合、
局所的に短くなったゲート長のところに電流が集中し、
ゲート２の下部においてゲート幅に対して局所的に過剰
な電流が流れ、その電流によりホットキャリアが生成
し、ゲート酸化膜（１２）やゲートサイドウォール４等
の酸化膜中に正孔がトラップされる。正孔がトラップさ
れると、その部分で静電保護用トランジスタのしきい値
電圧が局所的に低下し、この結果よりゲート２の下方の
局所的にしきい値電圧が低くなった箇所を一層電流が流
れ、静電保護用トランジスタのしきい値電圧をより低下
させる。ひいては、静電保護用トランジスタにおいて入
力リークを引き起こす不都合が生じる。
【００１１】この発明は、上記従来の問題点を解決する
もので、静電保護用トランジスタのサージ耐圧を向上さ
せることができる静電保護機能付半導体装置およびその
製造方法を提供することを目的とする。
もので、静電保護用トランジスタのサージ耐圧を向上さ
せることができる静電保護機能付半導体装置およびその
製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】この目的を達成するため
に、この発明の静電保護機能付半導体装置は、内部主回
路と外部接続用パッドとを結ぶ配線とグラウンド配線と
の間に静電保護用トランジスタを接続したもので、静電
保護用トランジスタのみマスクを用いた不純物注入によ
り形成されるソース・ドレイン拡散層をゲートの下に入
り込んだ状態に位置させてゲート長をゲートの長さより
短くしている。この場合、外部接続用パッドからサージ
が印加されるノードの中で静電保護用トランジスタのノ
ードを一番低い接合耐圧としている。また、マスクを用
いた不純物注入によるソース・ドレイン拡散層の濃度ピ
ークをソース・ドレイン拡散層表面よりも下に設けてい
る。また、ＬＯＣＯＳエッジ部での接合耐圧の向上のた
めに、静電保護用トランジスタの高濃度のソース・ドレ
イン拡散層を静電保護用トランジスタのＬＯＣＯＳエッ
ジ部から離隔させ、または、静電保護用トランジスタの
ＬＯＣＯＳエッジ部の下に設ける静電保護用トランジス
タのチャンネルストッパのエッジ部をＬＯＣＯＳエッジ
部より後退させ、あるいはそれらの両方の構造を採用す
る。
に、この発明の静電保護機能付半導体装置は、内部主回
路と外部接続用パッドとを結ぶ配線とグラウンド配線と
の間に静電保護用トランジスタを接続したもので、静電
保護用トランジスタのみマスクを用いた不純物注入によ
り形成されるソース・ドレイン拡散層をゲートの下に入
り込んだ状態に位置させてゲート長をゲートの長さより
短くしている。この場合、外部接続用パッドからサージ
が印加されるノードの中で静電保護用トランジスタのノ
ードを一番低い接合耐圧としている。また、マスクを用
いた不純物注入によるソース・ドレイン拡散層の濃度ピ
ークをソース・ドレイン拡散層表面よりも下に設けてい
る。また、ＬＯＣＯＳエッジ部での接合耐圧の向上のた
めに、静電保護用トランジスタの高濃度のソース・ドレ
イン拡散層を静電保護用トランジスタのＬＯＣＯＳエッ
ジ部から離隔させ、または、静電保護用トランジスタの
ＬＯＣＯＳエッジ部の下に設ける静電保護用トランジス
タのチャンネルストッパのエッジ部をＬＯＣＯＳエッジ
部より後退させ、あるいはそれらの両方の構造を採用す
る。
【００１３】この発明の静電保護機能付半導体装置の製
造方法は、内部主回路と外部接続用パッドとを結ぶ配線
とグラウンド配線との間に静電保護用トランジスタを接
続した静電保護機能付半導体装置を製造する方法であ
り、静電保護用トランジスタのみゲートの下側に入り込
んだ状態にソース・ドレイン拡散層を位置させてゲート
長をゲートの長さより短くするように、マスクを用いた
不純物注入によりソース・ドレイン拡散層を形成する。
この場合、マスクレイアウト上の不純物注入用マスクと
ゲート形成用マスクとの重なりを、半導体装置製造時の
合わせマージンの値から、不純物を注入することにより
形成されるソース・ドレイン拡散層の横方向への広がり
を引いた値以上に設定する。また、不純物注入用マスク
とキャパシタ反転層形成用注入マスクとを一体とする。
また、ＬＯＣＯＳエッジ部での接合耐圧の向上のため
に、静電保護用トランジスタのＬＯＣＯＳエッジ部には
静電保護用トランジスタの高濃度のソース・ドレイン拡
散層の形成のための不純物注入を行なわないか、または
静電保護用トランジスタのＬＯＣＯＳエッジ部には静電
保護用トランジスタのチャンネルストッパの形成のため
の不純物注入を行なわないか、あるいは、それらの両方
を行わない。
造方法は、内部主回路と外部接続用パッドとを結ぶ配線
とグラウンド配線との間に静電保護用トランジスタを接
続した静電保護機能付半導体装置を製造する方法であ
り、静電保護用トランジスタのみゲートの下側に入り込
んだ状態にソース・ドレイン拡散層を位置させてゲート
長をゲートの長さより短くするように、マスクを用いた
不純物注入によりソース・ドレイン拡散層を形成する。
この場合、マスクレイアウト上の不純物注入用マスクと
ゲート形成用マスクとの重なりを、半導体装置製造時の
合わせマージンの値から、不純物を注入することにより
形成されるソース・ドレイン拡散層の横方向への広がり
を引いた値以上に設定する。また、不純物注入用マスク
とキャパシタ反転層形成用注入マスクとを一体とする。
また、ＬＯＣＯＳエッジ部での接合耐圧の向上のため
に、静電保護用トランジスタのＬＯＣＯＳエッジ部には
静電保護用トランジスタの高濃度のソース・ドレイン拡
散層の形成のための不純物注入を行なわないか、または
静電保護用トランジスタのＬＯＣＯＳエッジ部には静電
保護用トランジスタのチャンネルストッパの形成のため
の不純物注入を行なわないか、あるいは、それらの両方
を行わない。
【００１４】
【作用】この発明の静電保護機能付半導体装置によれ
ば、静電保護用トランジスタの静電保護用トランジスタ
のみマスクを用いた不純物注入により形成されるソース
・ドレイン拡散層をゲートの下に入り込んだ状態に位置
させて実効的なゲート長をゲートの長さより短くした構
造により、つまり実効的なゲート長をマスクを用いて決
定するトランジスタ構造により、従来構造に比べ、ゲー
ト幅に対して局所的に短くなったなったゲート長はなく
なり、サージによる電流がゲート幅全体で流れるように
なる。そのため、局所的な電流経路がなくなり静電保護
用トランジスタのサージ耐圧を向上することができる。
ば、静電保護用トランジスタの静電保護用トランジスタ
のみマスクを用いた不純物注入により形成されるソース
・ドレイン拡散層をゲートの下に入り込んだ状態に位置
させて実効的なゲート長をゲートの長さより短くした構
造により、つまり実効的なゲート長をマスクを用いて決
定するトランジスタ構造により、従来構造に比べ、ゲー
ト幅に対して局所的に短くなったなったゲート長はなく
なり、サージによる電流がゲート幅全体で流れるように
なる。そのため、局所的な電流経路がなくなり静電保護
用トランジスタのサージ耐圧を向上することができる。
【００１５】また、ＬＯＣＯＳエッジ部からソース・ド
レイン拡散層を離隔させるか、またはチャネルストッパ
をＬＯＣＯＳエッジ部より後退させることにより、ＬＯ
ＣＯＳエッジ部でのブレークダウン耐圧を向上すること
により、ゲート近傍でのブレークダウンを引き起こし易
くし、ＬＯＣＯＳエッジ部でのサージによる破壊を防ぐ
ことができる。
レイン拡散層を離隔させるか、またはチャネルストッパ
をＬＯＣＯＳエッジ部より後退させることにより、ＬＯ
ＣＯＳエッジ部でのブレークダウン耐圧を向上すること
により、ゲート近傍でのブレークダウンを引き起こし易
くし、ＬＯＣＯＳエッジ部でのサージによる破壊を防ぐ
ことができる。
【００１６】また、この発明の静電保護機能付半導体装
置の製造方法によれば、静電保護用トランジスタのみゲ
ートの下側に入り込んだ状態にソース・ドレイン拡散層
を位置させてゲート長をゲートの長さより短くするよう
に、マスクを用いた不純物注入によりソース・ドレイン
拡散層を形成するので、静電保護用トランジスタにおい
て、ゲート幅に対して局所的に短くなったなったゲート
長はなくなり、サージによる電流がゲート幅全体で流れ
るようになる。そのため、局所的な電流経路がなくなり
静電保護用トランジスタのサージ耐圧を向上することが
できる。
置の製造方法によれば、静電保護用トランジスタのみゲ
ートの下側に入り込んだ状態にソース・ドレイン拡散層
を位置させてゲート長をゲートの長さより短くするよう
に、マスクを用いた不純物注入によりソース・ドレイン
拡散層を形成するので、静電保護用トランジスタにおい
て、ゲート幅に対して局所的に短くなったなったゲート
長はなくなり、サージによる電流がゲート幅全体で流れ
るようになる。そのため、局所的な電流経路がなくなり
静電保護用トランジスタのサージ耐圧を向上することが
できる。
【００１７】また、静電保護用トランジスタのＬＯＣＯ
Ｓエッジ部には静電保護用トランジスタの高濃度のソー
ス・ドレイン拡散層の形成のための不純物注入を行なわ
ないか、または静電保護用トランジスタのＬＯＣＯＳエ
ッジ部には静電保護用トランジスタのチャンネルストッ
パの形成のための不純物注入を行なわないか、あるい
は、それらの両方を行わないので、ＬＯＣＯＳエッジ部
からソース・ドレイン拡散層を離隔した状態か、または
チャネルストッパをＬＯＣＯＳエッジ部より後退した状
態か、あるいはそれらの両方の状態となり、ＬＯＣＯＳ
エッジ部でのブレークダウン耐圧を向上することによ
り、ゲート近傍でのブレークダウンを引き起こし易く
し、ＬＯＣＯＳエッジ部でのサージによる破壊を防ぐこ
とができる。
Ｓエッジ部には静電保護用トランジスタの高濃度のソー
ス・ドレイン拡散層の形成のための不純物注入を行なわ
ないか、または静電保護用トランジスタのＬＯＣＯＳエ
ッジ部には静電保護用トランジスタのチャンネルストッ
パの形成のための不純物注入を行なわないか、あるい
は、それらの両方を行わないので、ＬＯＣＯＳエッジ部
からソース・ドレイン拡散層を離隔した状態か、または
チャネルストッパをＬＯＣＯＳエッジ部より後退した状
態か、あるいはそれらの両方の状態となり、ＬＯＣＯＳ
エッジ部でのブレークダウン耐圧を向上することによ
り、ゲート近傍でのブレークダウンを引き起こし易く
し、ＬＯＣＯＳエッジ部でのサージによる破壊を防ぐこ
とができる。
【００１８】
【実施例】以下、この発明の静電保護機能付半導体装置
およびその製造方法の実施例について、図面を参照しな
がら説明する。 〔第１の実施例〕図１はこの発明の第１の実施例の静電
保護機能付半導体装置の静電保護用トランジスタの周辺
部分の断面図である。この静電保護機能付半導体装置
は、図１に示すように、Ｐ型半導体基板１の上部にＬＯ
ＣＯＳ分離により熱酸化膜１２を形成する。ＬＯＣＯＳ
分離形成の前後で拡散層ノードの空乏層の広がりを抑制
するために低濃度のＰ型不純物をＬＯＣＯＳ分離の下部
あるいは全面に注入し、チャンネルストッパ１０を形成
する。
およびその製造方法の実施例について、図面を参照しな
がら説明する。 〔第１の実施例〕図１はこの発明の第１の実施例の静電
保護機能付半導体装置の静電保護用トランジスタの周辺
部分の断面図である。この静電保護機能付半導体装置
は、図１に示すように、Ｐ型半導体基板１の上部にＬＯ
ＣＯＳ分離により熱酸化膜１２を形成する。ＬＯＣＯＳ
分離形成の前後で拡散層ノードの空乏層の広がりを抑制
するために低濃度のＰ型不純物をＬＯＣＯＳ分離の下部
あるいは全面に注入し、チャンネルストッパ１０を形成
する。
【００１９】つぎに、Ｎ型拡散層９を不純物拡散によっ
て形成してから、薄い（約１００ｎｍから２５０ｎｍ）
ゲート酸化膜用の熱酸化膜１２を形成し、そしてポリシ
リコン膜を成長しフォトリソグラフィおよびドライエッ
チングにより静電保護用トランジスタのゲート２を形成
する。砒素などのＮ型不純物をイオン注入することによ
り深さ約０．１μｍ〜０．３μｍの薄いＮ型拡散層３を
形成する。また、Ｎ型拡散層９はＮ型拡散層３よりもゲ
ート２に対して内側に形成するようにマスクにより決定
し、ゲート長を決定する（オーバーラップゲート構造ト
ランジスタ）。そして、酸化膜をＣＶＤ法などにより成
長させ、ドライエッチングにより静電保護用トランジス
タのゲート側壁にのみ酸化膜を、ゲートサイドウォール
４として残す。
て形成してから、薄い（約１００ｎｍから２５０ｎｍ）
ゲート酸化膜用の熱酸化膜１２を形成し、そしてポリシ
リコン膜を成長しフォトリソグラフィおよびドライエッ
チングにより静電保護用トランジスタのゲート２を形成
する。砒素などのＮ型不純物をイオン注入することによ
り深さ約０．１μｍ〜０．３μｍの薄いＮ型拡散層３を
形成する。また、Ｎ型拡散層９はＮ型拡散層３よりもゲ
ート２に対して内側に形成するようにマスクにより決定
し、ゲート長を決定する（オーバーラップゲート構造ト
ランジスタ）。そして、酸化膜をＣＶＤ法などにより成
長させ、ドライエッチングにより静電保護用トランジス
タのゲート側壁にのみ酸化膜を、ゲートサイドウォール
４として残す。
【００２０】そして、砒素よりも拡散係数の高い燐など
のＮ型不純物をイオン注入することにより深さ約０．２
μｍ〜０．５μｍの濃いＮ型拡散層５を形成する（ＬＤ
Ｄ構造トランジスタ）。Ｎ型拡散層３の上部には化学的
気相成長法により、酸化シリコンを主成分として燐ある
いはボロンを約１％添加した層間絶縁膜６を約０．２μ
ｍから１μｍの膜厚で形成する。
のＮ型不純物をイオン注入することにより深さ約０．２
μｍ〜０．５μｍの濃いＮ型拡散層５を形成する（ＬＤ
Ｄ構造トランジスタ）。Ｎ型拡散層３の上部には化学的
気相成長法により、酸化シリコンを主成分として燐ある
いはボロンを約１％添加した層間絶縁膜６を約０．２μ
ｍから１μｍの膜厚で形成する。
【００２１】コンタクト窓７は、フォトリソグラフィ技
術によりパターニングしたフォトレジストをマスクとし
て、ドライエッチングにより層間絶縁膜６に形成する。
そして、スパッタリング法やＣＶＤ法により金属配線膜
を成長し、フォトリソグラフィ技術によりパターニング
したフォトレジストをマスクとして、金属配線８を形成
し、Ｎ型拡散層３，５やゲート２を金属配線８に接続す
る。このとき、図６に示すようにＮ型の静電保護用トラ
ンジスタのゲート２とＮ型拡散層３，５のソースには接
地電位（グランドレベル、０ボルト）が接続され、ドレ
インにはＮ型の静電保護用トランジスタ（Ｑ）のゲート
（Ｇ）２とＮ型拡散層３，５のうちのソース（Ｓ）とな
るＮ型拡散層には接地電位（グラウンドレベル）が接続
し、ドレイン（Ｄ）となるＮ型拡散層には静電保護機能
付半導体装置の外部接続用パッドである入力パッドＴと
内部主回路Ｃとを結ぶ配線Ｘに接続される。つまり、ド
レインとなるＮ型拡散層には入力パッドＴと内部回路Ｃ
が接続されることになる。Ｐ型半導体基板１の電位は０
ボルト、あるいは、それ以下の電位が与えられる。
術によりパターニングしたフォトレジストをマスクとし
て、ドライエッチングにより層間絶縁膜６に形成する。
そして、スパッタリング法やＣＶＤ法により金属配線膜
を成長し、フォトリソグラフィ技術によりパターニング
したフォトレジストをマスクとして、金属配線８を形成
し、Ｎ型拡散層３，５やゲート２を金属配線８に接続す
る。このとき、図６に示すようにＮ型の静電保護用トラ
ンジスタのゲート２とＮ型拡散層３，５のソースには接
地電位（グランドレベル、０ボルト）が接続され、ドレ
インにはＮ型の静電保護用トランジスタ（Ｑ）のゲート
（Ｇ）２とＮ型拡散層３，５のうちのソース（Ｓ）とな
るＮ型拡散層には接地電位（グラウンドレベル）が接続
し、ドレイン（Ｄ）となるＮ型拡散層には静電保護機能
付半導体装置の外部接続用パッドである入力パッドＴと
内部主回路Ｃとを結ぶ配線Ｘに接続される。つまり、ド
レインとなるＮ型拡散層には入力パッドＴと内部回路Ｃ
が接続されることになる。Ｐ型半導体基板１の電位は０
ボルト、あるいは、それ以下の電位が与えられる。
【００２２】このように作成された静電保護機能付半導
体装置において、静電保護用トランジスタ（Ｑ）では、
外部接続用パッドである入力パッドＴに正のサージが印
加した場合、ＰＮ接合部（ドレイン）がブレークダウン
を引き起こし、正のサージによる電流がＰ型半導体基板
１に流れる。この結果、Ｐ型半導体基板１中に流れ込ん
だ電流により基板電位が持ち上げられ、基板電位が正と
なる。基板電位が正となると、静電保護機能付半導体装
置の静電保護用トランジスタはエンハンスメント型から
デプレッシェント型に変わって導通状態となり、電流を
ドレインからソースへ流す。
体装置において、静電保護用トランジスタ（Ｑ）では、
外部接続用パッドである入力パッドＴに正のサージが印
加した場合、ＰＮ接合部（ドレイン）がブレークダウン
を引き起こし、正のサージによる電流がＰ型半導体基板
１に流れる。この結果、Ｐ型半導体基板１中に流れ込ん
だ電流により基板電位が持ち上げられ、基板電位が正と
なる。基板電位が正となると、静電保護機能付半導体装
置の静電保護用トランジスタはエンハンスメント型から
デプレッシェント型に変わって導通状態となり、電流を
ドレインからソースへ流す。
【００２３】この際、マスクにより形成されたＮ型拡散
層９により実効的なゲート長がゲート幅方向で一定とな
り、静電保護用トランジスタに流れる電流がゲート幅全
体に流れる。そのため、局所的な電流が流れることによ
る局所的な破壊が起こりにくくなり、静電保護機能付半
導体装置の静電保護用トランジスタ破壊やリークが発生
しにくくなる。
層９により実効的なゲート長がゲート幅方向で一定とな
り、静電保護用トランジスタに流れる電流がゲート幅全
体に流れる。そのため、局所的な電流が流れることによ
る局所的な破壊が起こりにくくなり、静電保護機能付半
導体装置の静電保護用トランジスタ破壊やリークが発生
しにくくなる。
【００２４】また、オーバーラップゲート構造にするこ
とにより最終的な仕上がりゲート長を一定にすれば、静
電保護機能付半導体装置の静電保護用トランジスタのゲ
ート２のポリシリコンはＮ型拡散層９とのマージンの幅
だけ太くなる。しかしながら、通常、静電保護用トラン
ジスタＱは内部主回路Ｃに較べレイアウトに関するマー
ジンを大きく取っている。そのため、オーバーラップゲ
ート構造を半導体装置の静電保護用トランジスタにのみ
使用することにより、レイアウト面積が大きくなること
はない。
とにより最終的な仕上がりゲート長を一定にすれば、静
電保護機能付半導体装置の静電保護用トランジスタのゲ
ート２のポリシリコンはＮ型拡散層９とのマージンの幅
だけ太くなる。しかしながら、通常、静電保護用トラン
ジスタＱは内部主回路Ｃに較べレイアウトに関するマー
ジンを大きく取っている。そのため、オーバーラップゲ
ート構造を半導体装置の静電保護用トランジスタにのみ
使用することにより、レイアウト面積が大きくなること
はない。
【００２５】図７に静電保護機能付半導体装置の静電保
護用トランジスタの入力端子耐圧（入力ＤＣ耐圧）と静
電破壊電圧の関係を示す。図７から静電保護機能付半導
体装置の静電保護用トランジスタの入力端子耐圧が低下
すると静電破壊電圧が改善し、破壊しにくいことがわか
る。上記のことは、先述したように、マスクにより形成
されたＮ型拡散層９が静電保護機能付半導体装置の静電
保護用トランジスタのみ打ち込み形成されるために、内
部主回路を構成するトランジスタのソース・ドレイン拡
散層濃度に比べて、静電保護用トランジスタのソース・
ドレイン拡散層濃度が濃くなり、ソース・ドレイン接合
耐圧が低下することによる。
護用トランジスタの入力端子耐圧（入力ＤＣ耐圧）と静
電破壊電圧の関係を示す。図７から静電保護機能付半導
体装置の静電保護用トランジスタの入力端子耐圧が低下
すると静電破壊電圧が改善し、破壊しにくいことがわか
る。上記のことは、先述したように、マスクにより形成
されたＮ型拡散層９が静電保護機能付半導体装置の静電
保護用トランジスタのみ打ち込み形成されるために、内
部主回路を構成するトランジスタのソース・ドレイン拡
散層濃度に比べて、静電保護用トランジスタのソース・
ドレイン拡散層濃度が濃くなり、ソース・ドレイン接合
耐圧が低下することによる。
【００２６】すなわち、入力パッドＴに接続されてサー
ジが印加される各ノード（Ｎ型拡散層）の中で、静電保
護用トランジスタのドレインのＮ型拡散層とＰ型半導体
基板１とで形成されるＰＮ接合部のブレークダウン電圧
が一番低下する。そのため、サージにより静電保護用ト
ランジスタのソース・ドレイン間に電流が流れても、ホ
ットキャリアを加速する電圧が低下することになるた
め、より一層静電保護機能付半導体装置の静電保護用ト
ランジスタのサージに対する耐性が向上する。
ジが印加される各ノード（Ｎ型拡散層）の中で、静電保
護用トランジスタのドレインのＮ型拡散層とＰ型半導体
基板１とで形成されるＰＮ接合部のブレークダウン電圧
が一番低下する。そのため、サージにより静電保護用ト
ランジスタのソース・ドレイン間に電流が流れても、ホ
ットキャリアを加速する電圧が低下することになるた
め、より一層静電保護機能付半導体装置の静電保護用ト
ランジスタのサージに対する耐性が向上する。
【００２７】同様にして、Ｐ型不純物を静電保護機能付
半導体装置の静電保護回路トランジスタの拡散層下部に
形成することにより、基板濃度に較べ、より濃い拡散層
ができ、接合耐圧が低下し、入力ＤＣ耐圧が低下し、静
電破壊電圧を改善することもできる。図８に半導体装置
の静電保護回路の静電破壊メカニズムの要所概略図を示
す。
半導体装置の静電保護回路トランジスタの拡散層下部に
形成することにより、基板濃度に較べ、より濃い拡散層
ができ、接合耐圧が低下し、入力ＤＣ耐圧が低下し、静
電破壊電圧を改善することもできる。図８に半導体装置
の静電保護回路の静電破壊メカニズムの要所概略図を示
す。
【００２８】以下に、半導体装置の静電保護回路の静電
破壊メカニズムについて説明する。静電保護機能付半導
体装置の静電保護用トランジスタでは、入力パッドＴに
正のサージが印加した場合、ＰＮ接合部（ドレイン側）
がブレークダウンを引き起こし、正のサージによる電流
がＰ型半導体基板１に流れる（）。Ｐ型半導体基板１
中に流れ込んだ電流により基板電位が持ち上げられ、基
板電位が正となる（）。基板電位が正となると、静電
保護機能付半導体装置の静電保護用トランジスタはエン
ハンスメント型からデプレッシェント型に変わって導通
状態となり、電流をドレインからソースへ流す（）。
サージの高電界により加速された電流は、ホットキャリ
ア（正孔）を発生する（）。正孔がゲート酸化膜や、
ゲートサイドウォールの酸化膜中にトラップされるとト
ランジスタのしきい値電圧が低下し（）、より一層電
流が局所的にしきい値電圧が低くなった箇所のゲート下
を流れ（）、静電保護用トランジスタのしきい値電圧
をより低下させる。ひいては静電保護用トランジスタに
おいて入力リークを引き起こす不都合が生じる。
破壊メカニズムについて説明する。静電保護機能付半導
体装置の静電保護用トランジスタでは、入力パッドＴに
正のサージが印加した場合、ＰＮ接合部（ドレイン側）
がブレークダウンを引き起こし、正のサージによる電流
がＰ型半導体基板１に流れる（）。Ｐ型半導体基板１
中に流れ込んだ電流により基板電位が持ち上げられ、基
板電位が正となる（）。基板電位が正となると、静電
保護機能付半導体装置の静電保護用トランジスタはエン
ハンスメント型からデプレッシェント型に変わって導通
状態となり、電流をドレインからソースへ流す（）。
サージの高電界により加速された電流は、ホットキャリ
ア（正孔）を発生する（）。正孔がゲート酸化膜や、
ゲートサイドウォールの酸化膜中にトラップされるとト
ランジスタのしきい値電圧が低下し（）、より一層電
流が局所的にしきい値電圧が低くなった箇所のゲート下
を流れ（）、静電保護用トランジスタのしきい値電圧
をより低下させる。ひいては静電保護用トランジスタに
おいて入力リークを引き起こす不都合が生じる。
【００２９】そこで、マスクを使用した注入の濃度ピー
ク、つまりＮ型拡散層９の濃度ピークを拡散層表面より
も下に設けることにより、基板表面近傍を流れていた電
流は、より基板の内部を流れる。そのため、ホットキャ
リアが発生してもゲート酸化膜やゲートサイドウォール
の酸化膜までの距離が増加し、ホットキャリア（正孔）
がゲート酸化膜やゲートサイドウォールの酸化膜にトラ
ップされる確率が減少する。よって、静電保護用トラン
ジスタにおいて正孔がトラップされ静電保護用トランジ
スタのしきい値電圧を低下し、ひいては静電保護用トラ
ンジスタにおいて入力リークを引き起こすという不都合
を防ぐことができる。
ク、つまりＮ型拡散層９の濃度ピークを拡散層表面より
も下に設けることにより、基板表面近傍を流れていた電
流は、より基板の内部を流れる。そのため、ホットキャ
リアが発生してもゲート酸化膜やゲートサイドウォール
の酸化膜までの距離が増加し、ホットキャリア（正孔）
がゲート酸化膜やゲートサイドウォールの酸化膜にトラ
ップされる確率が減少する。よって、静電保護用トラン
ジスタにおいて正孔がトラップされ静電保護用トランジ
スタのしきい値電圧を低下し、ひいては静電保護用トラ
ンジスタにおいて入力リークを引き起こすという不都合
を防ぐことができる。
【００３０】また、この静電保護機能付半導体装置装置
に設けられた静電保護用トランジスタは、マスクにより
形成されたＮ型拡散層９によって、幅方向に均一なゲー
ト長となり、静電保護用トランジスタに流れる電流がゲ
ート幅に対して均一に流れる。そのため、局所的な電流
が流れることによる局所的な破壊が起こりにくくなり、
静電保護機能付半導体装置の静電保護用トランジスタに
おける破壊やリークが発生しにくくなる。
に設けられた静電保護用トランジスタは、マスクにより
形成されたＮ型拡散層９によって、幅方向に均一なゲー
ト長となり、静電保護用トランジスタに流れる電流がゲ
ート幅に対して均一に流れる。そのため、局所的な電流
が流れることによる局所的な破壊が起こりにくくなり、
静電保護機能付半導体装置の静電保護用トランジスタに
おける破壊やリークが発生しにくくなる。
【００３１】この際、ゲート長が、マスクによるＮ型拡
散層９で決定されるためには、下記の条件が必要とな
る。すなわち、静電保護用トランジスタの製造する際の
マスクレイアウト上の注入マスク（Ｎ型拡散層９の形成
用）とゲートマスクとの重なりの設計値を、半導体装置
製造時の合わせマージンの値から注入することにより形
成される拡散層の横方向への広がりを引いた値以上の重
なりとすることである。
散層９で決定されるためには、下記の条件が必要とな
る。すなわち、静電保護用トランジスタの製造する際の
マスクレイアウト上の注入マスク（Ｎ型拡散層９の形成
用）とゲートマスクとの重なりの設計値を、半導体装置
製造時の合わせマージンの値から注入することにより形
成される拡散層の横方向への広がりを引いた値以上の重
なりとすることである。
【００３２】通常、半導体装置製造時の合わせマージン
の値は約０．２μｍ、拡散層の横方向への広がりは約
０．１μｍから０．２μｍ程度である。よって注入マス
クとゲートマスクとの重なりの設計値は、０μｍから
０．１μｍ程度以上必要である。上記の条件以上の値の
場合、ゲート長がポリシリコンの形状を反映せず、マス
クにより形成されたＮ型拡散層９によって、均一なゲー
ト長となり、局所的な電流が流れることによる局所的な
破壊が起こりにくくなり、静電保護機能付半導体装置の
静電保護用トランジスタにおける破壊やリークが発生し
にくくなる。
の値は約０．２μｍ、拡散層の横方向への広がりは約
０．１μｍから０．２μｍ程度である。よって注入マス
クとゲートマスクとの重なりの設計値は、０μｍから
０．１μｍ程度以上必要である。上記の条件以上の値の
場合、ゲート長がポリシリコンの形状を反映せず、マス
クにより形成されたＮ型拡散層９によって、均一なゲー
ト長となり、局所的な電流が流れることによる局所的な
破壊が起こりにくくなり、静電保護機能付半導体装置の
静電保護用トランジスタにおける破壊やリークが発生し
にくくなる。
【００３３】半導体装置の基本論理回路は、ＭＯＳトラ
ンジスタや容量などより構成する。容量は、通常デプレ
ッシェント型トランジスタを用いて構成しており、ゲー
ト電極配線形成の前工程においてゲート電極下部のチャ
ネルにソース・ドレインと同型の拡散層（キャパシタ反
転層）を注入することにより形成する。そこで、デプレ
ッシェント型トランジスタ形成用の拡散層を静電保護用
トランジスタのゲート長を決定するための拡散層として
用いることにより、半導体装置製作時の工程数を増やす
ことなく、静電破壊耐圧を改善することができる。
ンジスタや容量などより構成する。容量は、通常デプレ
ッシェント型トランジスタを用いて構成しており、ゲー
ト電極配線形成の前工程においてゲート電極下部のチャ
ネルにソース・ドレインと同型の拡散層（キャパシタ反
転層）を注入することにより形成する。そこで、デプレ
ッシェント型トランジスタ形成用の拡散層を静電保護用
トランジスタのゲート長を決定するための拡散層として
用いることにより、半導体装置製作時の工程数を増やす
ことなく、静電破壊耐圧を改善することができる。
【００３４】〔第２の実施例〕図２にこの発明の第２の
実施例の静電保護機能付半導体装置の静電保護用トラン
ジスタの周辺部の要所断面図を示す。この静電保護機能
付半導体装置では、ＬＯＣＯＳエッジ部には静電保護用
トランジスタの高濃度のソース・ドレイン拡散層の形成
のための不純物注入を行なわないようにして、高濃度の
Ｎ型拡散層５，９をＬＯＣＯＳエッジ部から離隔させた
ことを特徴とする。なお、低濃度のＮ型拡散層３につい
ては基板の不純物濃度と同程度であるので、特にＬＯＣ
ＯＳエッジ部から離隔させる必要はない。その他の構成
は図２の静電保護機能付半導体装置と同様である。
実施例の静電保護機能付半導体装置の静電保護用トラン
ジスタの周辺部の要所断面図を示す。この静電保護機能
付半導体装置では、ＬＯＣＯＳエッジ部には静電保護用
トランジスタの高濃度のソース・ドレイン拡散層の形成
のための不純物注入を行なわないようにして、高濃度の
Ｎ型拡散層５，９をＬＯＣＯＳエッジ部から離隔させた
ことを特徴とする。なお、低濃度のＮ型拡散層３につい
ては基板の不純物濃度と同程度であるので、特にＬＯＣ
ＯＳエッジ部から離隔させる必要はない。その他の構成
は図２の静電保護機能付半導体装置と同様である。
【００３５】このように構成すると、静電保護機能付半
導体装置の入力パッドに正のサージが印加した場合、Ｌ
ＯＣＯＳエッジ部でのブレークダウンを引き起こし難く
し、静電保護用トランジスタのゲートエッジ部でのブレ
ークダウンを引き起こしやすくすることが可能となる。
以下、この点について詳しく説明する。
導体装置の入力パッドに正のサージが印加した場合、Ｌ
ＯＣＯＳエッジ部でのブレークダウンを引き起こし難く
し、静電保護用トランジスタのゲートエッジ部でのブレ
ークダウンを引き起こしやすくすることが可能となる。
以下、この点について詳しく説明する。
【００３６】この静電保護機能付半導体装置の静電保護
用トランジスタでは、入力パッドに正のサージが印加し
た場合、ＰＮ接合部（ドレイン側）がブレークダウンを
引き起こす。特に、拡散層間の分離に用いているＬＯＣ
ＯＳエッジ部では、ＬＯＣＯＳ形成時のストレスや、チ
ャネルストッパ（Ｐ型拡散層）の存在によりＬＯＣＯＳ
エッジ部でＰＮ接合部の濃い注入濃度界面が接すること
に起因して、ＬＯＣＯＳエッジ部でブレークダウンを引
き起こしやすい。
用トランジスタでは、入力パッドに正のサージが印加し
た場合、ＰＮ接合部（ドレイン側）がブレークダウンを
引き起こす。特に、拡散層間の分離に用いているＬＯＣ
ＯＳエッジ部では、ＬＯＣＯＳ形成時のストレスや、チ
ャネルストッパ（Ｐ型拡散層）の存在によりＬＯＣＯＳ
エッジ部でＰＮ接合部の濃い注入濃度界面が接すること
に起因して、ＬＯＣＯＳエッジ部でブレークダウンを引
き起こしやすい。
【００３７】入力パッドとＮ型拡散層を接続するコンタ
クト部とＬＯＣＯＳエッジ部との距離を十分に取ってい
ない場合、すなわちＬＯＣＯＳエッジ部とコンタクト部
との間の拡散抵抗成分が小さいために、サージによる電
流がＬＯＣＯＳエッジ部とコンタクト部との間に流れ拡
散抵抗による電圧降下があまり無い場合、ＬＯＣＯＳエ
ッジ接合部での破壊を引き起こす。
クト部とＬＯＣＯＳエッジ部との距離を十分に取ってい
ない場合、すなわちＬＯＣＯＳエッジ部とコンタクト部
との間の拡散抵抗成分が小さいために、サージによる電
流がＬＯＣＯＳエッジ部とコンタクト部との間に流れ拡
散抵抗による電圧降下があまり無い場合、ＬＯＣＯＳエ
ッジ接合部での破壊を引き起こす。
【００３８】通常、静電保護機能付半導体装置の静電保
護用トランジスタでは、入力パッドとＮ型拡散層とを接
続するコンタクト部とＬＯＣＯＳエッジ部との距離を十
分に取り、拡散抵抗を増加させることにより、サージに
対する破壊耐圧向上を図っている。しかしながら、入力
パッドとＮ型拡散素子を接続するコンタクト部とＬＯＣ
ＯＳエッジ部との距離を十分に取るとレイアウト面積を
増加させる欠点を有する。
護用トランジスタでは、入力パッドとＮ型拡散層とを接
続するコンタクト部とＬＯＣＯＳエッジ部との距離を十
分に取り、拡散抵抗を増加させることにより、サージに
対する破壊耐圧向上を図っている。しかしながら、入力
パッドとＮ型拡散素子を接続するコンタクト部とＬＯＣ
ＯＳエッジ部との距離を十分に取るとレイアウト面積を
増加させる欠点を有する。
【００３９】そこで、図１の実施例の静電保護機用トラ
ンジスタの構造を静電保護機能付半導体装置の入力パッ
ドに正のサージが印加した場合、ＬＯＣＯＳエッジ部で
のブレークダウンを引き起こし難くし、静電保護用トラ
ンジスタのゲートエッジ部でのブレークダウンを引き起
こしやすくする構造に変更して、レイアウト面積の縮小
を図っている。
ンジスタの構造を静電保護機能付半導体装置の入力パッ
ドに正のサージが印加した場合、ＬＯＣＯＳエッジ部で
のブレークダウンを引き起こし難くし、静電保護用トラ
ンジスタのゲートエッジ部でのブレークダウンを引き起
こしやすくする構造に変更して、レイアウト面積の縮小
を図っている。
【００４０】ＬＯＣＯＳエッジ部でのブレークダウンを
引き起こし難くくするためにはＬＯＣＯＳエッジ部での
ＰＮ接合部の濃度を薄くすることが必要である。そのた
めに、静電保護用トランジスタのソース・ドレイン形成
用に用いているＮ型拡散層５をＬＯＣＯＳエッジ部には
接しないように配置している。このようにすれば、レイ
アウト面積の縮小を図りながら静電破壊耐圧の向上する
ことができる。また、濃いＮ型拡散層９もＬＯＣＯＳエ
ッジ部に接しないように注入形成することにより、より
一層のＬＯＣＯＳエッジ部での耐圧向上を図ることがで
きる。
引き起こし難くくするためにはＬＯＣＯＳエッジ部での
ＰＮ接合部の濃度を薄くすることが必要である。そのた
めに、静電保護用トランジスタのソース・ドレイン形成
用に用いているＮ型拡散層５をＬＯＣＯＳエッジ部には
接しないように配置している。このようにすれば、レイ
アウト面積の縮小を図りながら静電破壊耐圧の向上する
ことができる。また、濃いＮ型拡散層９もＬＯＣＯＳエ
ッジ部に接しないように注入形成することにより、より
一層のＬＯＣＯＳエッジ部での耐圧向上を図ることがで
きる。
【００４１】〔第３の実施例〕図３にこの発明の第３の
実施例の静電保護機能付半導体装置の静電保護用トラン
ジスタの周辺部の要所断面図を示す。この静電保護機能
付半導体装置は、図２の実施例と同様に、トランジスタ
ゲート近傍でのブレークダウンを引き起こしやすくし、
ＬＯＣＯＳエッジ部でのブレークダウンを引き起こし難
くくするためには、図１の静電保護用トランジスタの構
造をＬＯＣＯＳエッジ部でのＰＮ接合部の濃度を薄くす
るように変更したものである。
実施例の静電保護機能付半導体装置の静電保護用トラン
ジスタの周辺部の要所断面図を示す。この静電保護機能
付半導体装置は、図２の実施例と同様に、トランジスタ
ゲート近傍でのブレークダウンを引き起こしやすくし、
ＬＯＣＯＳエッジ部でのブレークダウンを引き起こし難
くくするためには、図１の静電保護用トランジスタの構
造をＬＯＣＯＳエッジ部でのＰＮ接合部の濃度を薄くす
るように変更したものである。
【００４２】具体的には、拡散層分離耐圧を向上させる
ために用いているチャネルストッパ形成用の注入をＬＯ
ＣＯＳエッジ部には行わないようにしてチャネルストッ
パ１０をＬＯＣＯＳエッジ部より後退させてＬＯＣＯＳ
エッジ部には接しないように配置している。このように
すると、濃いＮ型拡散層５とチャネルストッパ（Ｐ型拡
散層）１０との界面はなくなり、Ｐ型半導体基板１に用
いている濃度程度の薄い濃度のＮ型拡散層３のみが接す
るだけとなり、レイアウト面積の縮小を図りながら静電
破壊耐圧の向上することができる。
ために用いているチャネルストッパ形成用の注入をＬＯ
ＣＯＳエッジ部には行わないようにしてチャネルストッ
パ１０をＬＯＣＯＳエッジ部より後退させてＬＯＣＯＳ
エッジ部には接しないように配置している。このように
すると、濃いＮ型拡散層５とチャネルストッパ（Ｐ型拡
散層）１０との界面はなくなり、Ｐ型半導体基板１に用
いている濃度程度の薄い濃度のＮ型拡散層３のみが接す
るだけとなり、レイアウト面積の縮小を図りながら静電
破壊耐圧の向上することができる。
【００４３】なお、上記のように、チャネルストッパ形
成用の注入をＬＯＣＯＳエッジ部には行わないようにし
ても、静電保護用トタンジスタでは、拡散層間の距離が
十分にあるため、拡散層間でのパンチスルー電流が通常
使用時の電圧から流れることはない。 〔第４の実施例〕図４に発明の第４の実施例の静電保護
機能付半導体装置の静電保護用トランジスタの周辺部の
要所断面図を示す。この静電保護機能付半導体装置は、
前記第２および第３の実施例と同様に、トランジスタゲ
ート近傍でのブレークダウンを引き起こしやすくし、Ｌ
ＯＣＯＳエッジ部でのブレークダウンを引き起こし難く
くするためには、図１の静電保護用トランジスタの構造
をＬＯＣＯＳエッジ部でのＰＮ接合部の濃度を薄くする
ように変更したものである。具体的には、拡散層分離耐
圧を向上させるために用いているチャネルストッパ形成
用の注入をＬＯＣＯＳエッジ部には行わないようにして
チャネルストッパ１０をＬＯＣＯＳエッジ部より後退さ
せてＬＯＣＯＳエッジ部には接しないように配置し、か
つ静電保護用トランジスタのソース・ドレイン形成用に
用いているＮ型拡散層５をＬＯＣＯＳエッジ部には接し
ないように配置している。
成用の注入をＬＯＣＯＳエッジ部には行わないようにし
ても、静電保護用トタンジスタでは、拡散層間の距離が
十分にあるため、拡散層間でのパンチスルー電流が通常
使用時の電圧から流れることはない。 〔第４の実施例〕図４に発明の第４の実施例の静電保護
機能付半導体装置の静電保護用トランジスタの周辺部の
要所断面図を示す。この静電保護機能付半導体装置は、
前記第２および第３の実施例と同様に、トランジスタゲ
ート近傍でのブレークダウンを引き起こしやすくし、Ｌ
ＯＣＯＳエッジ部でのブレークダウンを引き起こし難く
くするためには、図１の静電保護用トランジスタの構造
をＬＯＣＯＳエッジ部でのＰＮ接合部の濃度を薄くする
ように変更したものである。具体的には、拡散層分離耐
圧を向上させるために用いているチャネルストッパ形成
用の注入をＬＯＣＯＳエッジ部には行わないようにして
チャネルストッパ１０をＬＯＣＯＳエッジ部より後退さ
せてＬＯＣＯＳエッジ部には接しないように配置し、か
つ静電保護用トランジスタのソース・ドレイン形成用に
用いているＮ型拡散層５をＬＯＣＯＳエッジ部には接し
ないように配置している。
【００４４】このようにすると、濃いＮ型拡散層５とチ
ャネルストッパ（Ｐ型拡散層）１０との界面はなくな
り、Ｐ型半導体基板１に用いている濃度程度の薄い濃度
のＮ型拡散層３のみが接するだけとなり、レイアウト面
積の縮小を図りながら静電破壊耐圧の向上することがで
きる。また、チャネルストッパ１０をＬＯＣＯＳエッジ
部には接しないように配置しても、静電保護用トタンジ
スタでは、拡散層間の距離が十分にあるため、拡散層間
でのパンチスルー電流が低い電圧から流れることはな
い。
ャネルストッパ（Ｐ型拡散層）１０との界面はなくな
り、Ｐ型半導体基板１に用いている濃度程度の薄い濃度
のＮ型拡散層３のみが接するだけとなり、レイアウト面
積の縮小を図りながら静電破壊耐圧の向上することがで
きる。また、チャネルストッパ１０をＬＯＣＯＳエッジ
部には接しないように配置しても、静電保護用トタンジ
スタでは、拡散層間の距離が十分にあるため、拡散層間
でのパンチスルー電流が低い電圧から流れることはな
い。
【００４５】
【発明の効果】この発明によれば、マスクにより形成さ
れるソース・ドレイン拡散層を設け、このソース・ドレ
イン拡散層をゲートの下に入り込ませるようにしてゲー
ト長を決めるようにしたので、外部からのサージに対す
る耐性を著しく高めることができる。また、ＬＯＣＯＳ
エッジ部にはソース・ドレイン拡散層またはチャネルス
トッパの形成のための注入を行わず、ＬＯＣＯＳエッジ
部からソース・ドレイン拡散層を離隔させるかまたはチ
ャネルストッパを後退させたので、ＬＯＣＯＳエッジ部
においてソース・ドレイン拡散層とチャネルストッパと
を離隔させることができ、ＬＯＣＯＳエッジ部でのブレ
ークダウン耐圧を向上させることにより、ゲート部での
ブレークダウンを引き起こし易くし、ＬＯＣＯＳエッジ
部でのサージによる破壊を防ぐことができる。また、従
来と同等のサージ耐圧ならば、レイアウト面積を縮小さ
せることができる。
れるソース・ドレイン拡散層を設け、このソース・ドレ
イン拡散層をゲートの下に入り込ませるようにしてゲー
ト長を決めるようにしたので、外部からのサージに対す
る耐性を著しく高めることができる。また、ＬＯＣＯＳ
エッジ部にはソース・ドレイン拡散層またはチャネルス
トッパの形成のための注入を行わず、ＬＯＣＯＳエッジ
部からソース・ドレイン拡散層を離隔させるかまたはチ
ャネルストッパを後退させたので、ＬＯＣＯＳエッジ部
においてソース・ドレイン拡散層とチャネルストッパと
を離隔させることができ、ＬＯＣＯＳエッジ部でのブレ
ークダウン耐圧を向上させることにより、ゲート部での
ブレークダウンを引き起こし易くし、ＬＯＣＯＳエッジ
部でのサージによる破壊を防ぐことができる。また、従
来と同等のサージ耐圧ならば、レイアウト面積を縮小さ
せることができる。
【図１】この発明の第１の実施例における静電保護機能
付半導体装置の静電保護用トランジスタの周辺部の断面
図である。
付半導体装置の静電保護用トランジスタの周辺部の断面
図である。
【図２】この発明の第２の実施例における静電保護機能
付半導体装置の静電保護用トランジスタの周辺部の断面
図である。
付半導体装置の静電保護用トランジスタの周辺部の断面
図である。
【図３】この発明の第３の実施例における静電保護機能
付半導体装置の静電保護用トランジスタの周辺部の断面
図である。
付半導体装置の静電保護用トランジスタの周辺部の断面
図である。
【図４】この発明の第４の実施例における静電保護機能
付半導体装置の静電保護用トランジスタの周辺部の断面
図である。
付半導体装置の静電保護用トランジスタの周辺部の断面
図である。
【図５】従来の静電保護機能付半導体装置の静電保護用
トランジスタの周辺部の断面図である。
トランジスタの周辺部の断面図である。
【図６】従来の静電保護機能付半導体装置の静電保護用
トランジスタの周辺部の接続回路図である。
トランジスタの周辺部の接続回路図である。
【図７】静電保護機能付半導体装置の静電保護用トラン
ジスタの入力端子ＤＣ耐圧と静電破壊電圧の関係を示す
特性図である。
ジスタの入力端子ＤＣ耐圧と静電破壊電圧の関係を示す
特性図である。
【図８】半導体装置の静電保護回路の静電破壊メカニズ
ムを示す概略図である。
ムを示す概略図である。
１ Ｐ型半導体基板 ２ ゲート ３ Ｎ型拡散層 ４ ゲートサイドウォール ５ Ｎ型拡散層 ６ 層間絶縁膜 ７ コンタクト窓 ８ 金属配線 ９ Ｎ型拡散層 １０ チャンネルストッパ
Claims (12)
- 【請求項１】 内部主回路と外部接続用パッドとを結ぶ
配線とグラウンド配線との間に静電保護用トランジスタ
を接続した静電保護機能付半導体装置であって、前記静
電保護用トランジスタのみマスクを用いた不純物注入に
より形成されるソース・ドレイン拡散層をゲートの下に
入り込んだ状態に位置させてゲート長を前記ゲートの長
さより短くしたことを特徴とする静電保護機能付半導体
装置。 - 【請求項２】 外部接続用パッドからサージが印加され
るノードの中で静電保護用トランジスタのノードを一番
低い接合耐圧としたことを特徴とする請求項１記載の静
電保護機能付半導体装置。 - 【請求項３】 マスクを用いた不純物注入によるソース
・ドレイン拡散層の濃度ピークを前記ソース・ドレイン
拡散層表面よりも下に設けたことを特徴とする請求項１
記載の静電保護機能付半導体装置。 - 【請求項４】 静電保護用トランジスタの高濃度のソー
ス・ドレイン拡散層を前記静電保護用トランジスタのＬ
ＯＣＯＳエッジ部から離隔させたことを特徴とする請求
項１記載の静電保護機能付半導体装置。 - 【請求項５】 静電保護用トランジスタのＬＯＣＯＳエ
ッジ部の下に設ける前記静電保護用トランジスタのチャ
ンネルストッパのエッジ部を前記ＬＯＣＯＳエッジ部よ
り後退させたことを特徴とする請求項１記載の静電保護
機能付半導体装置。 - 【請求項６】 静電保護用トランジスタの高濃度のソー
ス・ドレイン拡散層を前記静電保護用トランジスタのＬ
ＯＣＯＳエッジ部から離隔させるとともに、前記静電保
護用トランジスタのＬＯＣＯＳエッジ部の下に設ける前
記静電保護用トランジスタのチャンネルストッパのエッ
ジ部を前記ＬＯＣＯＳエッジ部より後退させたことを特
徴とする請求項１記載の静電保護機能付半導体装置。 - 【請求項７】 内部主回路と外部接続用パッドとを結ぶ
配線とグラウンド配線との間に静電保護用トランジスタ
を接続した静電保護機能付半導体装置を製造する静電保
護機能付半導体装置の製造方法であって、前記静電保護
用トランジスタのみゲートの下側に入り込んだ状態にソ
ース・ドレイン拡散層を位置させてゲート長を前記ゲー
トの長さより短くするように、マスクを用いた不純物注
入により前記ソース・ドレイン拡散層を形成することを
特徴とする静電保護機能付半導体装置の製造方法。 - 【請求項８】 マスクレイアウト上の不純物注入用マス
クとゲート形成用マスクとの重なりを、半導体装置製造
時の合わせマージンの値から、不純物を注入することに
より形成されるソース・ドレイン拡散層の横方向への広
がりを引いた値以上に設定することを特徴とする請求項
７記載の静電保護機能付半導体装置の製造方法。 - 【請求項９】 不純物注入用マスクとキャパシタ反転層
形成用注入マスクとを一体とすることを特徴とする請求
項７記載の静電保護機能付半導体装置の製造方法。 - 【請求項１０】 静電保護用トランジスタのＬＯＣＯＳ
エッジ部には前記静電保護用トランジスタの高濃度のソ
ース・ドレイン拡散層の形成のための不純物注入を行な
わないことを特徴とする請求項７記載の静電保護機能付
半導体装置の製造方法。 - 【請求項１１】 静電保護用トランジスタのＬＯＣＯＳ
エッジ部には前記静電保護用トランジスタのチャンネル
ストッパの形成のための不純物注入を行なわないことを
特徴とする請求項７記載の静電保護機能付半導体装置の
製造方法。 - 【請求項１２】 静電保護用トランジスタのＬＯＣＯＳ
エッジ部には前記静電保護用トランジスタのチャンネル
ストッパの形成のための不純物注入および高濃度のソー
ス・ドレイン拡散層の形成のための不純物注入をともに
行なわないことを特徴とする請求項７記載の静電保護機
能付半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06956293A JP3175870B2 (ja) | 1993-03-29 | 1993-03-29 | 静電保護機能付半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06956293A JP3175870B2 (ja) | 1993-03-29 | 1993-03-29 | 静電保護機能付半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283687A true JPH06283687A (ja) | 1994-10-07 |
| JP3175870B2 JP3175870B2 (ja) | 2001-06-11 |
Family
ID=13406329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06956293A Expired - Fee Related JP3175870B2 (ja) | 1993-03-29 | 1993-03-29 | 静電保護機能付半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175870B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203128A (ja) * | 2005-01-24 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7280213B2 (ja) | 2020-03-04 | 2023-05-23 | 株式会社東芝 | 半導体装置 |
-
1993
- 1993-03-29 JP JP06956293A patent/JP3175870B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203128A (ja) * | 2005-01-24 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3175870B2 (ja) | 2001-06-11 |
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