JPH06350081A - 入出力保護回路 - Google Patents
入出力保護回路Info
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- JPH06350081A JPH06350081A JP14192893A JP14192893A JPH06350081A JP H06350081 A JPH06350081 A JP H06350081A JP 14192893 A JP14192893 A JP 14192893A JP 14192893 A JP14192893 A JP 14192893A JP H06350081 A JPH06350081 A JP H06350081A
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- mos transistor
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Abstract
(57)【要約】
【目的】 ＥＳＤ耐量が高い寄生ＭＯＳトランジスタを
含む入出力保護回路を提供する。 【構成】 入出力保護回路は、入出力端子３１と電源３
３との間、及び、入出力端子３１とグランド３４との間
に夫々ソース・ドレイン路が接続されると共にゲートが
夫々入出力端子３１に接続される２つの寄生Ｎチャネル
ＭＯＳトランジスタＭ３、Ｍ４を含む。双方の寄生ＭＯ
ＳトランジスタＭ３、Ｍ４では、そのスナップバック電
圧がソース・ドレイン拡散層の耐電圧よりも低い。この
ため、特に正極性の過電圧が侵入した場合にも、寄生Ｍ
ＯＳトランジスタＭ３、Ｍ４の拡散層４、５が破壊され
ることはなく、侵入する正極性及び負極性の過電圧から
内部回路を有効に保護することが出来る。寄生Ｎチャネ
ルＭＯＳトランジスタＭ３、Ｍ４は、Ｐ型基板領域１に
Ｐ+チャネルストッパ３を有するものとして、或いは、
Ｐウエル２内にＰ+チャネルストッパを有しないものと
して夫々形成される。
含む入出力保護回路を提供する。 【構成】 入出力保護回路は、入出力端子３１と電源３
３との間、及び、入出力端子３１とグランド３４との間
に夫々ソース・ドレイン路が接続されると共にゲートが
夫々入出力端子３１に接続される２つの寄生Ｎチャネル
ＭＯＳトランジスタＭ３、Ｍ４を含む。双方の寄生ＭＯ
ＳトランジスタＭ３、Ｍ４では、そのスナップバック電
圧がソース・ドレイン拡散層の耐電圧よりも低い。この
ため、特に正極性の過電圧が侵入した場合にも、寄生Ｍ
ＯＳトランジスタＭ３、Ｍ４の拡散層４、５が破壊され
ることはなく、侵入する正極性及び負極性の過電圧から
内部回路を有効に保護することが出来る。寄生Ｎチャネ
ルＭＯＳトランジスタＭ３、Ｍ４は、Ｐ型基板領域１に
Ｐ+チャネルストッパ３を有するものとして、或いは、
Ｐウエル２内にＰ+チャネルストッパを有しないものと
して夫々形成される。
Description
【０００１】
【産業上の利用分野】本発明は、入出力保護回路に関
し、特に、半導体集積回路装置において寄生ＭＯＳトラ
ンジスタを保護素子として利用する入出力保護回路に関
する。
し、特に、半導体集積回路装置において寄生ＭＯＳトラ
ンジスタを保護素子として利用する入出力保護回路に関
する。
【０００２】
【従来の技術】半導体集積回路装置では、回路素子の微
細化が進んだことから、内部回路を静電気等の過電圧か
ら保護することが特に重要となっている。この目的のた
めに、一般的に入出力保護回路が採用される。図４は、
従来の入出力保護回路の構成を例示する回路図である。
同図において、入出力端子３１から侵入した正極性又は
負極性の過電圧は夫々、通常のＰチャネル及びＮチャネ
ルＭＯＳトランジスタＭ１及びＭ２の導通により、電源
ライン３３又はグランドライン３４から逃がされる。
細化が進んだことから、内部回路を静電気等の過電圧か
ら保護することが特に重要となっている。この目的のた
めに、一般的に入出力保護回路が採用される。図４は、
従来の入出力保護回路の構成を例示する回路図である。
同図において、入出力端子３１から侵入した正極性又は
負極性の過電圧は夫々、通常のＰチャネル及びＮチャネ
ルＭＯＳトランジスタＭ１及びＭ２の導通により、電源
ライン３３又はグランドライン３４から逃がされる。
【０００３】ところが、半導体集積回路装置の入出力端
子３１に、該半導体集積回路装置の電源電圧よりも高い
入出力信号が印加される場合には、図３に示した通常の
ＭＯＳトランジスタを含む保護回路を使用することは出
来ない。これは、電源電圧ＶDDよりも高い入力電圧に対
しては、ＰチャネルＭＯＳトランジスタＭ１が順方向と
なって導通するためである。従って、図４に示された２
つのＭＯＳトランジスタＭ１及びＭ２のうち、負極性の
過電圧をグランドライン３４に逃がすＮチャネルＭＯＳ
トランジスタＭ２のみが使用可能である。
子３１に、該半導体集積回路装置の電源電圧よりも高い
入出力信号が印加される場合には、図３に示した通常の
ＭＯＳトランジスタを含む保護回路を使用することは出
来ない。これは、電源電圧ＶDDよりも高い入力電圧に対
しては、ＰチャネルＭＯＳトランジスタＭ１が順方向と
なって導通するためである。従って、図４に示された２
つのＭＯＳトランジスタＭ１及びＭ２のうち、負極性の
過電圧をグランドライン３４に逃がすＮチャネルＭＯＳ
トランジスタＭ２のみが使用可能である。
【０００４】
【発明が解決しようとする課題】正極性及び負極性の双
方の過電圧から内部回路を保護する入出力保護回路を必
要とする場合には、前記通常のＭＯＳトランジスタの使
用に代えて、２つのＮチャネル寄生ＭＯＳトランジスタ
を保護素子として使用することが考えられ、例えば図３
に示した回路が挙げられる。入出力端子３１とＶDD電源
ライン３３及び入出力端子３１とグランドライン３４と
の間に夫々、Ｎチャネル寄生ＭＯＳトランジスタＭ３及
びＭ４のソース・ドレイン路を接続し、夫々のゲートを
入出力端子３１に接続する。
方の過電圧から内部回路を保護する入出力保護回路を必
要とする場合には、前記通常のＭＯＳトランジスタの使
用に代えて、２つのＮチャネル寄生ＭＯＳトランジスタ
を保護素子として使用することが考えられ、例えば図３
に示した回路が挙げられる。入出力端子３１とＶDD電源
ライン３３及び入出力端子３１とグランドライン３４と
の間に夫々、Ｎチャネル寄生ＭＯＳトランジスタＭ３及
びＭ４のソース・ドレイン路を接続し、夫々のゲートを
入出力端子３１に接続する。
【０００５】図３に示した入出力保護回路では、入出力
端子３１に負極性の過電圧が印加された場合には、双方
のＮチャネル寄生ＭＯＳトランジスタＭ３、Ｍ４のソー
ス又はドレイン拡散層の接合部が順方向となって、グラ
ンドライン３４に接続されているＰ型領域に負極性のサ
ージ電荷を放電する。また、入出力端子３１に正極性の
過電圧が印加された場合には、いずれか又は双方の寄生
ＭＯＳトランジスタにおけるＳＤブレイクダウン（いわ
ゆるスナップバック現象）を利用し、電源ライン３３又
はグランドライン３４或いはその双方に正極性のサージ
電荷を放電する。
端子３１に負極性の過電圧が印加された場合には、双方
のＮチャネル寄生ＭＯＳトランジスタＭ３、Ｍ４のソー
ス又はドレイン拡散層の接合部が順方向となって、グラ
ンドライン３４に接続されているＰ型領域に負極性のサ
ージ電荷を放電する。また、入出力端子３１に正極性の
過電圧が印加された場合には、いずれか又は双方の寄生
ＭＯＳトランジスタにおけるＳＤブレイクダウン（いわ
ゆるスナップバック現象）を利用し、電源ライン３３又
はグランドライン３４或いはその双方に正極性のサージ
電荷を放電する。
【０００６】図５に、ＳＤブレイクダウン現象が発生す
る際の寄生ＭＯＳトランジスタの電圧−電流特性を示
す。この特性は、一般にスナップバック特性と呼ばれ、
高いドレイン電圧の入力によりソース及びドレイン間で
放電が開始した後、ソース・ドレイン電流の増加に伴い
一旦ドレイン電圧が上昇して極大値（スナップバック電
圧ｖ１）を示した後に、再びドレイン電圧が減少して極
小値を示した後、更にソース・ドレイン電流の増大と共
にドレイン電圧が増大する特性である。
る際の寄生ＭＯＳトランジスタの電圧−電流特性を示
す。この特性は、一般にスナップバック特性と呼ばれ、
高いドレイン電圧の入力によりソース及びドレイン間で
放電が開始した後、ソース・ドレイン電流の増加に伴い
一旦ドレイン電圧が上昇して極大値（スナップバック電
圧ｖ１）を示した後に、再びドレイン電圧が減少して極
小値を示した後、更にソース・ドレイン電流の増大と共
にドレイン電圧が増大する特性である。
【０００７】図６は、図３に示した入出力保護回路部分
を、一般的な寄生ＭＯＳトランジスタで構成したときの
半導体集積回路装置の断面図である。Ｐ型半導体基板１
の表面にＮウエル及びＰウエルから成るツインウエルを
形成し、Ｐウエル２内部にＮチャネル寄生ＭＯＳトラン
ジスタを形成する。即ち、Ｐウエル２上部のロコス酸化
膜９の下に高濃度のＰ型拡散層領域を成すＰ+チャネル
ストッパ３を形成し、ロコス酸化膜９及び層間絶縁膜１
０をゲート酸化膜、層間絶縁膜１０上に形成されたアル
ミニウム電極６をゲート電極、高濃度のＮ型拡散層領域
を成すＮ+領域をソース４及びドレイン５とする寄生Ｍ
ＯＳトランジスタを形成する。ソース及びドレインは夫
々、アルミニウム電極７及び８により、図３の入出力端
子３１及びグランド３４又はＶDD電源ライン３３に接続
する。
を、一般的な寄生ＭＯＳトランジスタで構成したときの
半導体集積回路装置の断面図である。Ｐ型半導体基板１
の表面にＮウエル及びＰウエルから成るツインウエルを
形成し、Ｐウエル２内部にＮチャネル寄生ＭＯＳトラン
ジスタを形成する。即ち、Ｐウエル２上部のロコス酸化
膜９の下に高濃度のＰ型拡散層領域を成すＰ+チャネル
ストッパ３を形成し、ロコス酸化膜９及び層間絶縁膜１
０をゲート酸化膜、層間絶縁膜１０上に形成されたアル
ミニウム電極６をゲート電極、高濃度のＮ型拡散層領域
を成すＮ+領域をソース４及びドレイン５とする寄生Ｍ
ＯＳトランジスタを形成する。ソース及びドレインは夫
々、アルミニウム電極７及び８により、図３の入出力端
子３１及びグランド３４又はＶDD電源ライン３３に接続
する。
【０００８】ところで、寄生ＭＯＳトランジスタのスナ
ップバック電圧は、一般にソース及びドレイン拡散層領
域の接合部におけるブレイクダウン電圧よりも高い。こ
のため、図６に示した一般的な寄生ＭＯＳトランジスタ
構造を採用して図３の入出力保護回路を実現した場合に
は、入出力端子３１に正極性の過電圧が印加されると、
実際にはスナップバック現象が発生する前に、ソース及
びドレイン拡散層領域の接合部のブレイクダウンが発生
する。従って、この入出力保護回路では、半導体装置の
内部回路の有効な保護はできず、従来、図３に示した回
路で入出力保護回路を構成する例は知られていなかっ
た。
ップバック電圧は、一般にソース及びドレイン拡散層領
域の接合部におけるブレイクダウン電圧よりも高い。こ
のため、図６に示した一般的な寄生ＭＯＳトランジスタ
構造を採用して図３の入出力保護回路を実現した場合に
は、入出力端子３１に正極性の過電圧が印加されると、
実際にはスナップバック現象が発生する前に、ソース及
びドレイン拡散層領域の接合部のブレイクダウンが発生
する。従って、この入出力保護回路では、半導体装置の
内部回路の有効な保護はできず、従来、図３に示した回
路で入出力保護回路を構成する例は知られていなかっ
た。
【０００９】本発明は、上記に鑑み、特に入力信号が電
源電圧よりも高い半導体集積回路装置に好適な入出力保
護回路であって、入出力端子から侵入する過電圧を有効
に逃がすことで内部回路を保護できる入出力保護回路を
提供することを目的とする。
源電圧よりも高い半導体集積回路装置に好適な入出力保
護回路であって、入出力端子から侵入する過電圧を有効
に逃がすことで内部回路を保護できる入出力保護回路を
提供することを目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の入出力保護回路は、半導体装置の入出力端
子に電気的に接続されたゲートと、前記入出力端子と第
一の電源との間に電気的に接続されたソース・ドレイン
路とを有する寄生ＭＯＳトランジスタを備え、該寄生Ｍ
ＯＳトランジスタのスナップバック電圧が該寄生ＭＯＳ
トランジスタの拡散層の接合部の耐電圧よりも低いこと
を特徴とする。
め、本発明の入出力保護回路は、半導体装置の入出力端
子に電気的に接続されたゲートと、前記入出力端子と第
一の電源との間に電気的に接続されたソース・ドレイン
路とを有する寄生ＭＯＳトランジスタを備え、該寄生Ｍ
ＯＳトランジスタのスナップバック電圧が該寄生ＭＯＳ
トランジスタの拡散層の接合部の耐電圧よりも低いこと
を特徴とする。
【００１１】寄生ＭＯＳトランジスタのスナップバック
電圧をその寄生ＭＯＳトランジスタの拡散層のブレイク
ダウン電圧よりも低くすることについては、種々の構成
が考えられるが、一般的に、通常の寄生ＭＯＳトランジ
スタから、そのスナップバック電圧を低くすると共に、
拡散層のブレイクダウン電圧を高くすることにより得る
ことが出来る。
電圧をその寄生ＭＯＳトランジスタの拡散層のブレイク
ダウン電圧よりも低くすることについては、種々の構成
が考えられるが、一般的に、通常の寄生ＭＯＳトランジ
スタから、そのスナップバック電圧を低くすると共に、
拡散層のブレイクダウン電圧を高くすることにより得る
ことが出来る。
【００１２】ＮチャネルＭＯＳトランジスタのスナップ
バック電圧は、チャネル部のＰ型不純物の濃度を低くし
てスレッシュホールド電圧を低下させることにより低下
し、また、拡散層のブレイクダウン電圧は、接合部近傍
のＰ型及びＮ型領域のいずれか又は双方の不純物濃度を
低くすることにより上昇する。
バック電圧は、チャネル部のＰ型不純物の濃度を低くし
てスレッシュホールド電圧を低下させることにより低下
し、また、拡散層のブレイクダウン電圧は、接合部近傍
のＰ型及びＮ型領域のいずれか又は双方の不純物濃度を
低くすることにより上昇する。
【００１３】
【作用】スナップバック電圧がソース又はドレイン拡散
層の接合部のブレイクダウン電圧よりも低い寄生ＭＯＳ
トランジスタを入出力保護回路の回路素子として採用す
ることにより、入出力端子から正極性の過電圧が侵入し
た際に、寄生ＭＯＳトランジスタの拡散層の接合部が破
壊される前にスナップバック現象が発生するので、侵入
した正極性の過電圧をスナップバック現象のソース・ド
レイン電流により、入力端子から第一の電源に安全に逃
がすことが出来る。
層の接合部のブレイクダウン電圧よりも低い寄生ＭＯＳ
トランジスタを入出力保護回路の回路素子として採用す
ることにより、入出力端子から正極性の過電圧が侵入し
た際に、寄生ＭＯＳトランジスタの拡散層の接合部が破
壊される前にスナップバック現象が発生するので、侵入
した正極性の過電圧をスナップバック現象のソース・ド
レイン電流により、入力端子から第一の電源に安全に逃
がすことが出来る。
【００１４】
【実施例】図面を参照して本発明を更に詳しく説明す
る。図１は本発明の第一の実施例の入出力保護回路の構
造を示すための半導体集積回路装置の寄生ＭＯＳトラン
ジスタ部を示す部分断面図である。この保護回路の回路
構成は、図３に示したものである。一般に半導体集積回
路装置では、Ｐ型半導体基板１の表面には、Ｐウエル及
びＮウエルがツインウエルとして形成される。しかし、
この実施例では、Ｐウエル及びＮウエルの何れもが形成
されない半導体基板領域１を基板面上に残している。Ｐ
型半導体基板１としては、その不純物濃度が例えば約１
×１０16cm-3以下のものが採用される。
る。図１は本発明の第一の実施例の入出力保護回路の構
造を示すための半導体集積回路装置の寄生ＭＯＳトラン
ジスタ部を示す部分断面図である。この保護回路の回路
構成は、図３に示したものである。一般に半導体集積回
路装置では、Ｐ型半導体基板１の表面には、Ｐウエル及
びＮウエルがツインウエルとして形成される。しかし、
この実施例では、Ｐウエル及びＮウエルの何れもが形成
されない半導体基板領域１を基板面上に残している。Ｐ
型半導体基板１としては、その不純物濃度が例えば約１
×１０16cm-3以下のものが採用される。
【００１５】図１に示したように、Ｐ型半導体基板領域
１上に、通常の寄生ＭＯＳトランジスタと同様な構成を
有する寄生ＭＯＳトランジスタを形成する。即ち、ロコ
ス酸化膜９の下に、約１×１０18以上のＰ型不純物濃度
を有するＰ+チャネルストッパ３を形成し、ロコス酸化
膜９と層間絶縁膜１０とをゲート酸化膜とし、アルミニ
ウム電極６を層間絶縁膜１０上に形成してゲート電極と
する。更に、１×１０18cm-3以上のＮ型不純物濃度を有
するＮ+拡散層領域をソース４及びドレイン５として形
成し、これにより、ＳＤブレイクダウン電圧が拡散層の
ブレイクダウン電圧よりも低い寄生ＭＯＳトランジスタ
を得る。
１上に、通常の寄生ＭＯＳトランジスタと同様な構成を
有する寄生ＭＯＳトランジスタを形成する。即ち、ロコ
ス酸化膜９の下に、約１×１０18以上のＰ型不純物濃度
を有するＰ+チャネルストッパ３を形成し、ロコス酸化
膜９と層間絶縁膜１０とをゲート酸化膜とし、アルミニ
ウム電極６を層間絶縁膜１０上に形成してゲート電極と
する。更に、１×１０18cm-3以上のＮ型不純物濃度を有
するＮ+拡散層領域をソース４及びドレイン５として形
成し、これにより、ＳＤブレイクダウン電圧が拡散層の
ブレイクダウン電圧よりも低い寄生ＭＯＳトランジスタ
を得る。
【００１６】入出力端子１つに対して上記の寄生ＭＯＳ
トランジスタ２つを１組として採用し、夫々の入出力端
子に対して入出力保護回路を形成する。アルミニウム電
極６〜８を、入出力端子３１及びグランドライン３３又
は電源ライン３４に夫々接続することで、図３に示した
寄生ＭＯＳＮチャネルトランジスタから成る入出力保護
回路を形成する。
トランジスタ２つを１組として採用し、夫々の入出力端
子に対して入出力保護回路を形成する。アルミニウム電
極６〜８を、入出力端子３１及びグランドライン３３又
は電源ライン３４に夫々接続することで、図３に示した
寄生ＭＯＳＮチャネルトランジスタから成る入出力保護
回路を形成する。
【００１７】上記構成により得られた寄生ＮチャネルＭ
ＯＳトランジスタは、Ｐウエルを削除したことにより、
チャネル部のＰ型不純物濃度が下がり、スレッシュホー
ルド電圧が低下する。従って、このチャネル部に流れる
電流により発生するスナップバック電圧も低下する。逆
に、Ｐウエルを形成しないで接合部附近のＰ型不純物濃
度を低下させたことにより、拡散層のブレイクダウン電
圧はいくらか向上する。従って、スナップバック電圧よ
りも拡散層のブレイクダウン電圧を高くすることが可能
となる。
ＯＳトランジスタは、Ｐウエルを削除したことにより、
チャネル部のＰ型不純物濃度が下がり、スレッシュホー
ルド電圧が低下する。従って、このチャネル部に流れる
電流により発生するスナップバック電圧も低下する。逆
に、Ｐウエルを形成しないで接合部附近のＰ型不純物濃
度を低下させたことにより、拡散層のブレイクダウン電
圧はいくらか向上する。従って、スナップバック電圧よ
りも拡散層のブレイクダウン電圧を高くすることが可能
となる。
【００１８】図１に示した寄生ＭＯＳトランジスタで
は、例えば、通常の寄生ＭＯＳトランジスタのＳＤブレ
イクダウン電圧が約１４Ｖ、拡散層のブレイクダウン電
圧１２Ｖ程度に対して、ＳＤブレイクダウン電圧が約１
０Ｖ程度、拡散層のブレイクダウン電圧が１２Ｖ以上で
ある。これにより、正極性の過電圧にから内部回路を有
効に保護できる。
は、例えば、通常の寄生ＭＯＳトランジスタのＳＤブレ
イクダウン電圧が約１４Ｖ、拡散層のブレイクダウン電
圧１２Ｖ程度に対して、ＳＤブレイクダウン電圧が約１
０Ｖ程度、拡散層のブレイクダウン電圧が１２Ｖ以上で
ある。これにより、正極性の過電圧にから内部回路を有
効に保護できる。
【００１９】図２は、本発明の第二の実施例の入出力保
護回路の構成を示す寄生ＭＯＳトランジスタ部の断面図
である。この実施例では、Ｐ型基板１表面上にＰウエル
及びＮウエルのツインウエルを形成し、図示のごとく、
Ｐウエル２内にチャネルストッパを有しない寄生Ｎチャ
ネルＭＯＳトランジスタを形成する。即ち、この実施例
では、例えば１×１０16〜１×１０17cm-3の不純物濃度
を有するＰウエル内にロコス酸化膜９及び層間絶縁膜１
０を形成し、層間絶縁膜１０上にゲート電極６を形成す
る。しかし、約１×１０18以上の不純物濃度を有するＮ
+領域を成すソース４及びドレイン５の間、即ちロコス
酸化膜９の直下にはＰ+チャネルストッパを形成しな
い。
護回路の構成を示す寄生ＭＯＳトランジスタ部の断面図
である。この実施例では、Ｐ型基板１表面上にＰウエル
及びＮウエルのツインウエルを形成し、図示のごとく、
Ｐウエル２内にチャネルストッパを有しない寄生Ｎチャ
ネルＭＯＳトランジスタを形成する。即ち、この実施例
では、例えば１×１０16〜１×１０17cm-3の不純物濃度
を有するＰウエル内にロコス酸化膜９及び層間絶縁膜１
０を形成し、層間絶縁膜１０上にゲート電極６を形成す
る。しかし、約１×１０18以上の不純物濃度を有するＮ
+領域を成すソース４及びドレイン５の間、即ちロコス
酸化膜９の直下にはＰ+チャネルストッパを形成しな
い。
【００２０】上記構成において、ロコス酸化膜９の下に
Ｐ+チャネルストッパを形成しないので、この寄生ＭＯ
Ｓトランジスタのスレッシュホールド電圧は低下する。
従って、スナップバック電圧も低下し、他方、拡散層の
ブレイクダウン電圧は、このチャネル部に近い接合部の
Ｐ型不純物の濃度低下によりいくらか上昇する。従っ
て、スナップバック電圧よりも拡散層のブレイクダウン
電圧を高くすることが可能となる。かかる構成によって
も、第一の実施例と同様なＳＤブレイクダウン電圧及び
接合部のブレイクダウン電圧が得られる。
Ｐ+チャネルストッパを形成しないので、この寄生ＭＯ
Ｓトランジスタのスレッシュホールド電圧は低下する。
従って、スナップバック電圧も低下し、他方、拡散層の
ブレイクダウン電圧は、このチャネル部に近い接合部の
Ｐ型不純物の濃度低下によりいくらか上昇する。従っ
て、スナップバック電圧よりも拡散層のブレイクダウン
電圧を高くすることが可能となる。かかる構成によって
も、第一の実施例と同様なＳＤブレイクダウン電圧及び
接合部のブレイクダウン電圧が得られる。
【００２１】上記各実施例の寄生ＮチャネルＭＯＳトラ
ンジスタを採用した入出力保護回路を試作して、入出力
端子に過電圧を印加して試験を行った。ＭＩＬ仕様によ
るＥＳＤ試験において、従来の寄生ＭＯＳトランジスタ
を採用した入出力保護回路に比して約５００Ｖの耐電圧
の向上が確認され、ＳＤブレイクダウンによるソース・
ドレイン電流が拡散層の破壊を伴うことなく得られた。
ンジスタを採用した入出力保護回路を試作して、入出力
端子に過電圧を印加して試験を行った。ＭＩＬ仕様によ
るＥＳＤ試験において、従来の寄生ＭＯＳトランジスタ
を採用した入出力保護回路に比して約５００Ｖの耐電圧
の向上が確認され、ＳＤブレイクダウンによるソース・
ドレイン電流が拡散層の破壊を伴うことなく得られた。
【００２２】上記実施例の構成の他に、寄生ＭＯＳトラ
ンジスタについてそのスナップバック電圧よりも拡散層
のブレイクダウン電圧を高くする他の構成が採用でき
る。即ち、Ｐ型基板上にＰウエルを形成することなく、
且つ、ロコス酸化膜の下に通常のＰ+チャネルストッパ
を形成しないで、例えば、ロコス酸化膜の厚みを５００
０Åとし、ソース及びドレイン領域には、Ｎ型不純物の
ボロンをドーズ量１０12オーダー、加速電圧約１５０ｋ
ｅＶの条件で打ち込む。この構成によっても、スナップ
バック電圧を拡散層のブレイクダウン電圧よりも高くす
ることが出来る。
ンジスタについてそのスナップバック電圧よりも拡散層
のブレイクダウン電圧を高くする他の構成が採用でき
る。即ち、Ｐ型基板上にＰウエルを形成することなく、
且つ、ロコス酸化膜の下に通常のＰ+チャネルストッパ
を形成しないで、例えば、ロコス酸化膜の厚みを５００
０Åとし、ソース及びドレイン領域には、Ｎ型不純物の
ボロンをドーズ量１０12オーダー、加速電圧約１５０ｋ
ｅＶの条件で打ち込む。この構成によっても、スナップ
バック電圧を拡散層のブレイクダウン電圧よりも高くす
ることが出来る。
【００２３】本発明の好適な実施例の入出力保護回路で
は、図３に示したように、スナップバック電圧よりも拡
散層のブレイクダウン電圧を高くした寄生ＮチャネルＭ
ＯＳトランジスタを、入出力ラインと高電位電源側及び
グランドラインとの間に挿入する構成を採用する。この
場合、正極性の過電圧が印加される場合には、双方の寄
生ＮチャネルＭＯＳトランジスタの何れか又は双方にお
いて、その拡散層のブレイクダウンが生ずる前にＳＤブ
レイクダウンが生ずることで、正極性のサージ電荷が放
電される。また、負極性の過電圧が印加される場合に
は、双方の寄生ＭＯＳトランジスタの拡散層の接合部の
順方向電流により、拡散層に隣接するＰ型領域に負極性
のサージ電荷が放電される。
は、図３に示したように、スナップバック電圧よりも拡
散層のブレイクダウン電圧を高くした寄生ＮチャネルＭ
ＯＳトランジスタを、入出力ラインと高電位電源側及び
グランドラインとの間に挿入する構成を採用する。この
場合、正極性の過電圧が印加される場合には、双方の寄
生ＮチャネルＭＯＳトランジスタの何れか又は双方にお
いて、その拡散層のブレイクダウンが生ずる前にＳＤブ
レイクダウンが生ずることで、正極性のサージ電荷が放
電される。また、負極性の過電圧が印加される場合に
は、双方の寄生ＭＯＳトランジスタの拡散層の接合部の
順方向電流により、拡散層に隣接するＰ型領域に負極性
のサージ電荷が放電される。
【００２４】上記各実施例の入出力保護回路は、簡素な
構成を採用しながらも、寄生ＭＯＳトランジスタの拡散
層におけるＥＳＤ耐量を向上させたことにより、負極性
のみならず正極性の過電圧に対しても半導体集積回路装
置を保護することが可能であり、その応用範囲は広い。
特に本発明の入出力保護回路は、電源電圧よりも高い入
力信号が入力される半導体集積回路装置について、正極
性及び負極性の過電圧から有効に内部回路を保護するこ
とに利用できる。
構成を採用しながらも、寄生ＭＯＳトランジスタの拡散
層におけるＥＳＤ耐量を向上させたことにより、負極性
のみならず正極性の過電圧に対しても半導体集積回路装
置を保護することが可能であり、その応用範囲は広い。
特に本発明の入出力保護回路は、電源電圧よりも高い入
力信号が入力される半導体集積回路装置について、正極
性及び負極性の過電圧から有効に内部回路を保護するこ
とに利用できる。
【００２５】なお、上記実施例の記載は、単に例示の目
的でなされたものであり、本発明を上記実施例の構成に
のみ限定することを意図したものではない。例えば、本
発明の入出力保護回路は、必ずしも２つの寄生ＭＯＳト
ランジスタを含む必要はなく、例えば入出力端子と高電
位側電源との間に、又は、入出力端子とグランドライン
との間に、上記構成の寄生ＭＯＳトランジスタのソース
・ドレイン路を挿入し、そのゲートを入出力端子に接続
することでもよい。
的でなされたものであり、本発明を上記実施例の構成に
のみ限定することを意図したものではない。例えば、本
発明の入出力保護回路は、必ずしも２つの寄生ＭＯＳト
ランジスタを含む必要はなく、例えば入出力端子と高電
位側電源との間に、又は、入出力端子とグランドライン
との間に、上記構成の寄生ＭＯＳトランジスタのソース
・ドレイン路を挿入し、そのゲートを入出力端子に接続
することでもよい。
【００２６】
【発明の効果】以上説明したように、本発明によると、
簡素な構成にも拘らず、入出力保護回路自身のトランジ
スタの拡散層の破壊を伴うことなく、入出力端子から侵
入する正極性及び負極性の過電圧を安全に逃がすことに
より、半導体装置の内部回路を有効に保護する入出力保
護回路を提供できたという効果を奏する。
簡素な構成にも拘らず、入出力保護回路自身のトランジ
スタの拡散層の破壊を伴うことなく、入出力端子から侵
入する正極性及び負極性の過電圧を安全に逃がすことに
より、半導体装置の内部回路を有効に保護する入出力保
護回路を提供できたという効果を奏する。
【図１】本発明の第一実施例の入出力保護回路の構造を
示す半導体集積回路装置の部分断面図。
示す半導体集積回路装置の部分断面図。
【図２】本発明の第二の実施例の入出力保護回路の構造
を示す半導体集積回路装置の日部分断面図。
を示す半導体集積回路装置の日部分断面図。
【図３】従来の入出力保護回路を示す回路図。
【図４】本発明の入出力保護回路で採用される回路構成
を示す回路図。
を示す回路図。
【図５】ＭＯＳトランジスタにおけるスナップバック特
性を示すグラフ。
性を示すグラフ。
【図６】図４の入出力保護回路を従来の構造で実現した
例を示す半導体集積回路装置の部分断面図。
例を示す半導体集積回路装置の部分断面図。
１ Ｐ型半導体基板 ２ Ｐウエル ３ 高濃度拡散層Ｐ型領域 ４ ソース ５ ドレイン ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ ロコス酸化膜 １０ 層間絶縁膜 ３１ 入出力端子 ３２ 入出力ライン ３３ ＶDD電源ライン ３４ グランドライン Ｍ１〜Ｍ４ ＭＯＳトランジスタ
Claims (7)
- 【請求項１】 半導体装置の入出力端子に電気的に接続
されたゲートと、前記入出力端子と第一の電源との間に
電気的に接続されたソース・ドレイン路とを有する寄生
ＭＯＳトランジスタを備え、該寄生ＭＯＳトランジスタ
のスナップバック電圧が該寄生ＭＯＳトランジスタの拡
散層の接合部の耐電圧よりも低いことを特徴とする入出
力保護回路。 - 【請求項２】 前記入出力端子に電気的に接続されたゲ
ートと、前記入出力端子と第二の電源との間に電気的に
接続されたソース・ドレイン路とを有する第二の寄生Ｍ
ＯＳトランジスタを更に備え、該第二の寄生ＭＯＳトラ
ンジスタのスナップバック電圧が該第二のＭＯＳトラン
ジスタのソース及びドレイン拡散層の接合部の耐電圧よ
りも低いことを特徴とする請求項１に記載の入出力保護
回路。 - 【請求項３】 前記寄生ＭＯＳトランジスタは、Ｎチャ
ネル型寄生ＭＯＳトランジスタであることを特徴とする
請求項１又は２に記載の入出力保護回路。 - 【請求項４】 前記Ｎチャネル型寄生ＭＯＳトランジス
タが、Ｐ型基板領域から成るチャネル部と、該Ｐ型基板
領域上に形成された高濃度Ｎ型拡散層領域を成すソース
及びドレイン領域と、該ソース領域及びドレイン領域間
に形成されるロコス酸化膜と、該ロコス酸化膜の下に前
記Ｐ型基板領域上に形成される高濃度Ｐ型拡散層領域
と、前記ロコス酸化膜上部に形成されるゲート電極とか
ら構成されることを特徴とする請求項３に記載の入出力
保護回路。 - 【請求項５】 前記Ｐ型基板領域、高濃度Ｎ型拡散層領
域及び高濃度Ｐ型拡散層領域の各不純物濃度が夫々、約
１×１０16cm-3以下、約１×１０18cm-3以上、及び、約
１×１０18cm-3以上であることを特徴とする請求項４に
記載の入出力保護回路。 - 【請求項６】 前記ＮチャネルＭＯＳトランジスタが、
Ｐウエルから成るチャネル部と、該Ｐウエル上に形成さ
れた高濃度Ｎ型拡散層領域を成すソース及びドレイン領
域と、該ソース領域及びドレイン領域間に形成されるロ
コス酸化膜と、該ロコス酸化膜上部に形成されるゲート
電極とから構成されることを特徴とする請求項３に記載
の入出力保護回路。 - 【請求項７】 前記Ｐウエル及び高濃度Ｎ型拡散層領域
の各不純物濃度が夫々、約１×１０16〜１×１０18c
m-3、及び、約１×１０18cm-3以上であることを特徴と
する請求項６に記載の入出力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141928A JP2671755B2 (ja) | 1993-06-14 | 1993-06-14 | 入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141928A JP2671755B2 (ja) | 1993-06-14 | 1993-06-14 | 入出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350081A true JPH06350081A (ja) | 1994-12-22 |
| JP2671755B2 JP2671755B2 (ja) | 1997-10-29 |
Family
ID=15303417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141928A Expired - Lifetime JP2671755B2 (ja) | 1993-06-14 | 1993-06-14 | 入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671755B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999013510A1 (en) * | 1997-09-11 | 1999-03-18 | Micrel, Incorporated | Esd protection technique using mos transistor with thick gate oxide |
| CN112602151A (zh) * | 2018-08-22 | 2021-04-02 | 美光科技公司 | 用于对存储器单元进行编程的技术 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6354762A (ja) * | 1986-08-25 | 1988-03-09 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JPH02273971A (ja) * | 1989-03-13 | 1990-11-08 | Philips Gloeilampenfab:Nv | 保護回路をそなえた半導体デバイス |
-
1993
- 1993-06-14 JP JP5141928A patent/JP2671755B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6354762A (ja) * | 1986-08-25 | 1988-03-09 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JPH02273971A (ja) * | 1989-03-13 | 1990-11-08 | Philips Gloeilampenfab:Nv | 保護回路をそなえた半導体デバイス |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999013510A1 (en) * | 1997-09-11 | 1999-03-18 | Micrel, Incorporated | Esd protection technique using mos transistor with thick gate oxide |
| CN112602151A (zh) * | 2018-08-22 | 2021-04-02 | 美光科技公司 | 用于对存储器单元进行编程的技术 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671755B2 (ja) | 1997-10-29 |
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