JPS6354762A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6354762A JPS6354762A JP61197174A JP19717486A JPS6354762A JP S6354762 A JPS6354762 A JP S6354762A JP 61197174 A JP61197174 A JP 61197174A JP 19717486 A JP19717486 A JP 19717486A JP S6354762 A JPS6354762 A JP S6354762A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積口ｖ１装置に関するものであり、
特に、ＭＩＳＦＥＴの保護素子に適用して有効な技術に
関するものである。
特に、ＭＩＳＦＥＴの保護素子に適用して有効な技術に
関するものである。
ＭＩＳＦＥＴを静電気等のサージ電圧から保護するため
に、ポンディングパッドがら内部の回路に向けて延在す
る配線にはダイオード形態に構成したクランプＭＩＳＦ
ＥＴが接続される。このダイオード形態に構成されるク
ランプＭ Ｔ Ｓ Ｆ Ｅ Ｔの一例として、離隔して
設けた２つの半Ｉｎ体領域と、この間の素子分離絶縁膜
と、この素子分雅譲８膜上の層間絶縁膜と、この層間絶
縁ｌ膜上に設けられたアルミニウム膜と゛からなるグー
１−電極とで構成したものがある（例えば、特願昭５９
−１９４６６８号。
に、ポンディングパッドがら内部の回路に向けて延在す
る配線にはダイオード形態に構成したクランプＭＩＳＦ
ＥＴが接続される。このダイオード形態に構成されるク
ランプＭ Ｔ Ｓ Ｆ Ｅ Ｔの一例として、離隔して
設けた２つの半Ｉｎ体領域と、この間の素子分離絶縁膜
と、この素子分雅譲８膜上の層間絶縁膜と、この層間絶
縁ｌ膜上に設けられたアルミニウム膜と゛からなるグー
１−電極とで構成したものがある（例えば、特願昭５９
−１９４６６８号。
本発明者は前記クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔを検討
した結果、次の問題点を見出した。
した結果、次の問題点を見出した。
前記ダイオード形態に構成されるＭＩＳＦＥＴのゲート
絶縁膜は、素子分離絶縁膜とこの上の層間絶縁膜からな
る。しきい電圧は１０〜２０Ｖ程度である。それに反し
て、内部回路を構成するＭＩＳＦＥＴの破壊される電圧
は、微細化に伴って下げられる。このため、前記クラン
プＭＩＳＦＥＴでは、内部回路のＭ Ｉ Ｓ ＦＥＴを
過大な電荷から保護することが固壁となる。
絶縁膜は、素子分離絶縁膜とこの上の層間絶縁膜からな
る。しきい電圧は１０〜２０Ｖ程度である。それに反し
て、内部回路を構成するＭＩＳＦＥＴの破壊される電圧
は、微細化に伴って下げられる。このため、前記クラン
プＭＩＳＦＥＴでは、内部回路のＭ Ｉ Ｓ ＦＥＴを
過大な電荷から保護することが固壁となる。
本発明の目的は、保護回路の信頼性を向上することにあ
る。
る。
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ダイオード形態のＭＩＳ）’ＥＴを、ゲート
絶縁膜は４電層間を絶縁する層間絶縁膜と同一の絶ａ膿
によって構成し、２つのうちの一方の半導体領域は前記
外部重囲から延在する配線に接続し、他方の半導体領域
は回路に電源電位を供、給する配線に接続し、ゲート電
極は前記外部電極から延在する配線に接続して構成する
。これにより、保護回路の信頼性が向上する。
絶縁膜は４電層間を絶縁する層間絶縁膜と同一の絶ａ膿
によって構成し、２つのうちの一方の半導体領域は前記
外部重囲から延在する配線に接続し、他方の半導体領域
は回路に電源電位を供、給する配線に接続し、ゲート電
極は前記外部電極から延在する配線に接続して構成する
。これにより、保護回路の信頼性が向上する。
上記した手段によれば、ダイオード形態のＭ【５ＦＥＴ
のしきい電圧を、内部回路のＭＩＳＦＥＴに印加される
ハイレベルの動作電圧程度にすることができるので、過
大な電荷を迅速に放出す゛ることかできる 以下１本発明を実施例とともに説明する。
のしきい電圧を、内部回路のＭＩＳＦＥＴに印加される
ハイレベルの動作電圧程度にすることができるので、過
大な電荷を迅速に放出す゛ることかできる 以下１本発明を実施例とともに説明する。
第１図は１本実施例における保護回路の等価回路である
。
。
第１図において、ＢＰは例えば１ｊＳｔ層目と第２層目
のアルミニウム膜からなるポンディングパッド、Ｑ １
．Ｑ２ 、Ｑｓ 、Ｑ４はＮチャネルＭ［５ＦＥＴをダ
イオード形態に構成したクランプＭ ｌ５ＦＥＴ、Ｒは
抵抗素子、Ｄはダイオードである。
のアルミニウム膜からなるポンディングパッド、Ｑ １
．Ｑ２ 、Ｑｓ 、Ｑ４はＮチャネルＭ［５ＦＥＴをダ
イオード形態に構成したクランプＭ ｌ５ＦＥＴ、Ｒは
抵抗素子、Ｄはダイオードである。
ダイオードＤは、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
４のドレイン領域と半導体基板の間で構成されたもの
である。Ｐ−ＭＩＳはＰチャネルＭＩＳＦＥＴであり、
Ｎ−ＭＩＳは、ＮチャネルＭＩＳＦＥＴである。抵抗素
子Ｒの一端には、ポンディングパッドＢＰから延びる配
線８が接続し、他端には内部回路に接続する配線８が接
続している。ポンディングパッドＢＰと抵抗素子Ｒの間
の配線８に、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋
のソース又はトレインの一方が接続している。ソース、
ドレインの他方は。
４のドレイン領域と半導体基板の間で構成されたもの
である。Ｐ−ＭＩＳはＰチャネルＭＩＳＦＥＴであり、
Ｎ−ＭＩＳは、ＮチャネルＭＩＳＦＥＴである。抵抗素
子Ｒの一端には、ポンディングパッドＢＰから延びる配
線８が接続し、他端には内部回路に接続する配線８が接
続している。ポンディングパッドＢＰと抵抗素子Ｒの間
の配線８に、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋
のソース又はトレインの一方が接続している。ソース、
ドレインの他方は。
ｆｆｉ＠電位Ｖｃｃ例えば５ｖに接続される。ゲート電
極を電源電位Ｖｃｃに接続することによってダイオード
形態を成している。クランプＭＩ’５ＦＥＴ Ｑ ２は
、ソース又はドレインの一方を配線８に接続し、他方を
回路の接地電位Ｖｓｓ例えばＯ■に接続し、ゲート電極
を配線８にぼ続することによってダイオード形態を成し
ている。これらクランプＭＩ ５ＦＥＴＱ＋ 、Ｑ２は
抵抗素子１くとポンディングパッドＢＰの間に接続して
いる。クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのソー
ス、ドレインの一方が。
極を電源電位Ｖｃｃに接続することによってダイオード
形態を成している。クランプＭＩ’５ＦＥＴ Ｑ ２は
、ソース又はドレインの一方を配線８に接続し、他方を
回路の接地電位Ｖｓｓ例えばＯ■に接続し、ゲート電極
を配線８にぼ続することによってダイオード形態を成し
ている。これらクランプＭＩ ５ＦＥＴＱ＋ 、Ｑ２は
抵抗素子１くとポンディングパッドＢＰの間に接続して
いる。クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのソー
ス、ドレインの一方が。
抵抗素子Ｒから内部回路に延びる配線８に接続している
。ソース、ドレインの他方は、電源電位■ｃｃに接続し
ている。ゲート電極を配線８に接続することによってダ
イオード形態を成している。
。ソース、ドレインの他方は、電源電位■ｃｃに接続し
ている。ゲート電極を配線８に接続することによってダ
イオード形態を成している。
クランプＭＩＳＦＥＴＱ４は、ソース、トレーインの一
方を配線８に接続し、他方を回路の接続電位Ｖｓｓに接
続し、ゲート電極を回路の接地電位■ｓｓに接続するこ
とによってダイオード形態を成している。
方を配線８に接続し、他方を回路の接続電位Ｖｓｓに接
続し、ゲート電極を回路の接地電位■ｓｓに接続するこ
とによってダイオード形態を成している。
次に、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ １． Ｑ
２ 、 Ｑ ３、Ｑ４の具体的な桔造を第２図乃至第
６図を用いて説明する。
２ 、 Ｑ ３、Ｑ４の具体的な桔造を第２図乃至第
６図を用いて説明する。
第２図乃至第６図は、クランプＭＩＳＦＥＴＱ、、Ｑ２
．Ｑｓ、Ｑａの平面図及び断面図である。
．Ｑｓ、Ｑａの平面図及び断面図である。
なお、第２図及び第３図の平面図は、構成を見易くする
ために、フィールド絶縁膜以外の絶猿膜を図示していな
い。
ために、フィールド絶縁膜以外の絶猿膜を図示していな
い。
第２図及びそのＡ−Ａ切断線における断面図である第４
図に示すように、クランプＭＩＳＦＥＴＱ、は、ｐ−型
単結晶シリコンからなる半導体基板１に構成しである。
図に示すように、クランプＭＩＳＦＥＴＱ、は、ｐ−型
単結晶シリコンからなる半導体基板１に構成しである。
半導体基板ｌには、その表面の選択酸化による酸化シリ
コン膜からなるフィールド絶縁膜２が、半導体素子の領
域を規定するように形成しである。また、フィールド絶
縁膜２の下部にはｐ型チャネルストッパ領域３が形成し
である。
コン膜からなるフィールド絶縁膜２が、半導体素子の領
域を規定するように形成しである。また、フィールド絶
縁膜２の下部にはｐ型チャネルストッパ領域３が形成し
である。
クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉは、半導体基
板ｌの表面のｎ゛型半導体領域４．フィールド絶縁膜２
、ｐ型チャネルストッパ領域３、半導体基板１のフィー
ルド絶縁膜２から露出している表面の薄い酸化シリコン
膜１０．半導体基板ｌ上に例えばＣＶＤによる酸化シリ
コン収、リンシリケートガラス（ＰＳＧ）膜を下から積
層して構成した絶縁膜５、例えばスパッタによるアルミ
ニウム膜からなるゲート電極７Ｇ、アルミニウム膜から
なる導電層７及び８からなっている。２つのｎ゛半導体
領域４をフィールド絶縁膜２及びｐ型チャネルストッパ
領域３が分離している。このｐ型チャネルストッパ領域
３は、クランプＭＩＳＦＥＴＱＩのチャネル領域として
用いられる。ゲート絶縁膜は、フィールド絶縁膜２と絶
縁膜５からなっている。薄い酸化シリコン謀１０は、内
部回路を構成するＭＩＳＦＥＴのゲート絶縁膜を形成す
る際に形成されたものである。導電層７は、電源電位Ｖ
ｃｃ例えば５ｖに接続されるものであり、接続孔６を通
して２つのうちの一方のｎ゛型半導体領域４に接続して
いる。ゲート電極７Ｇは、一方のｒｌ’型半導体領域４
の上から他方のｎ゛型半導体領域４の上まで設けられて
おり、また導電層７と一体に形成されてクランプＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ＋をダイオード形態に構成して
いる。２つのうちの一方のｎ°型半導体領域４上には配
線８の一部が設けられており、それが接続孔６を通して
接続している。
板ｌの表面のｎ゛型半導体領域４．フィールド絶縁膜２
、ｐ型チャネルストッパ領域３、半導体基板１のフィー
ルド絶縁膜２から露出している表面の薄い酸化シリコン
膜１０．半導体基板ｌ上に例えばＣＶＤによる酸化シリ
コン収、リンシリケートガラス（ＰＳＧ）膜を下から積
層して構成した絶縁膜５、例えばスパッタによるアルミ
ニウム膜からなるゲート電極７Ｇ、アルミニウム膜から
なる導電層７及び８からなっている。２つのｎ゛半導体
領域４をフィールド絶縁膜２及びｐ型チャネルストッパ
領域３が分離している。このｐ型チャネルストッパ領域
３は、クランプＭＩＳＦＥＴＱＩのチャネル領域として
用いられる。ゲート絶縁膜は、フィールド絶縁膜２と絶
縁膜５からなっている。薄い酸化シリコン謀１０は、内
部回路を構成するＭＩＳＦＥＴのゲート絶縁膜を形成す
る際に形成されたものである。導電層７は、電源電位Ｖ
ｃｃ例えば５ｖに接続されるものであり、接続孔６を通
して２つのうちの一方のｎ゛型半導体領域４に接続して
いる。ゲート電極７Ｇは、一方のｒｌ’型半導体領域４
の上から他方のｎ゛型半導体領域４の上まで設けられて
おり、また導電層７と一体に形成されてクランプＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ＋をダイオード形態に構成して
いる。２つのうちの一方のｎ°型半導体領域４上には配
線８の一部が設けられており、それが接続孔６を通して
接続している。
クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のチャネル方
向における断面構造は、図示していないが、前記クラン
プＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋と同様になっている
。平面的な構造は、ゲート電極８Ｇが配線８と一体に形
成しである。２つのうちの一方のｎ゛型半導体領域４に
配線８の一部が、他方のｎ°型半導体領ｔ！ｉ４に回路
の接地電位Ｖｓｓ例えばＯｖを供給するためのアルミニ
ウム膜からなる配線９がそれぞれ接続孔６を通して接続
している。
向における断面構造は、図示していないが、前記クラン
プＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋と同様になっている
。平面的な構造は、ゲート電極８Ｇが配線８と一体に形
成しである。２つのうちの一方のｎ゛型半導体領域４に
配線８の一部が、他方のｎ°型半導体領ｔ！ｉ４に回路
の接地電位Ｖｓｓ例えばＯｖを供給するためのアルミニ
ウム膜からなる配線９がそれぞれ接続孔６を通して接続
している。
なお、配線８は絶縁膜５上を延在して図示していない抵
抗素子Ｒに接続している。抵抗素子Ｒ１よ、例えば半導
体基板１の表面にイオン打込みによってｎ型不純物例え
ばヒ素（Ａｓ）を導入して形成されるｎ４型半導体領域
からなる。あるいは１例えばＣＶＤによってフィールド
絶縁膜２上に形成した多結晶シリコン膜を用いて構成さ
れる。
抗素子Ｒに接続している。抵抗素子Ｒ１よ、例えば半導
体基板１の表面にイオン打込みによってｎ型不純物例え
ばヒ素（Ａｓ）を導入して形成されるｎ４型半導体領域
からなる。あるいは１例えばＣＶＤによってフィールド
絶縁膜２上に形成した多結晶シリコン膜を用いて構成さ
れる。
前記クランプＭＩ ５ＦＥＴＱ＋ 、Ｑ２のしきい電圧
は、ｌＯ〜２０Ｖ程度である。
は、ｌＯ〜２０Ｖ程度である。
第１図に示したクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
３は。
３は。
第３図及びそのＡ−Ａ切断線における断面図である第５
図に示すように、半導体基板１の表面に離隔して形成さ
れた一対のｎ゛型半導体領域４、半導体基板１の表面の
薄い酸化シリコン膜１０、半導体基板１上の絶縁膜５．
絶縁膜５上のアルミニウム膜からなるゲート電極８Ｇ、
抵抗素子Ｒに接続しているアルミニウム膜からなる導電
層８．電源電位Ｖｃｃ例えば５ｖに接続しているアルミ
ニウム膜からなる導電層７からなっている。２つのｎ。
図に示すように、半導体基板１の表面に離隔して形成さ
れた一対のｎ゛型半導体領域４、半導体基板１の表面の
薄い酸化シリコン膜１０、半導体基板１上の絶縁膜５．
絶縁膜５上のアルミニウム膜からなるゲート電極８Ｇ、
抵抗素子Ｒに接続しているアルミニウム膜からなる導電
層８．電源電位Ｖｃｃ例えば５ｖに接続しているアルミ
ニウム膜からなる導電層７からなっている。２つのｎ。
型半導体領域４は、例えばレジスト膜からなるマスクに
よって規定して離隔したものである。半導体基板１の表
面の２つのｎ゛型半導体領域４の間が。
よって規定して離隔したものである。半導体基板１の表
面の２つのｎ゛型半導体領域４の間が。
クランプＭ Ｉ Ｓ Ｆ Ｅ ＴＱ３のチャネル領域で
ある。
ある。
ゲート電極８Ｇは、一方のｎ゛型半導体領域４の」二か
ら他方のｎ°型半導体領域４の上まで設けられている。
ら他方のｎ°型半導体領域４の上まで設けられている。
導電層８の一部が２つのうちの一方のｒｌ’ ”１半導
体領域４上に設けられており、接続孔６を通してｎ゛型
半導体領域４に接続している。このｒ１°型半導体ｆＩ
域４上の導電層８とゲート電極８Ｇが一体に形成されて
ダイオード形態を成している。他方のｎ゛型半導体領、
Ｉ！４４に、電源電位Ｖｃｃ例えば５ｖに接続している
配線７が接続孔６を通して接続している。絶縁膜５がゲ
ート絶縁膜として用いられる。クランプＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ３のしきい電圧は、３〜５ｖ程度になっ
ている。
体領域４上に設けられており、接続孔６を通してｎ゛型
半導体領域４に接続している。このｒ１°型半導体ｆＩ
域４上の導電層８とゲート電極８Ｇが一体に形成されて
ダイオード形態を成している。他方のｎ゛型半導体領、
Ｉ！４４に、電源電位Ｖｃｃ例えば５ｖに接続している
配線７が接続孔６を通して接続している。絶縁膜５がゲ
ート絶縁膜として用いられる。クランプＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ３のしきい電圧は、３〜５ｖ程度になっ
ている。
第１図に示したクランプＭＩＳＦＥ’Ｌ？Ｑ４は、第３
図及びそのＢ−Ｂ切断線における断面図である第６図に
示すように、半導体基板１の表面の酸化による酸化シリ
コン膜からなるゲート絶縁膜１０、例えばＣＶＤによる
多結晶シリコン膜からなるゲートＴＩ！極１１、ゲート
電極１１によって離隔距離を規定した一対のｎ０型半導
体領域４からなっている。２つのうちの一方のｎ゛型半
導体領域４に接続孔６を通してアルミニウム膜からなる
導電層８が接続している。他方のｎ゛型半導体領域４に
は。
図及びそのＢ−Ｂ切断線における断面図である第６図に
示すように、半導体基板１の表面の酸化による酸化シリ
コン膜からなるゲート絶縁膜１０、例えばＣＶＤによる
多結晶シリコン膜からなるゲートＴＩ！極１１、ゲート
電極１１によって離隔距離を規定した一対のｎ０型半導
体領域４からなっている。２つのうちの一方のｎ゛型半
導体領域４に接続孔６を通してアルミニウム膜からなる
導電層８が接続している。他方のｎ゛型半導体領域４に
は。
回路の接地電位’ｔ＋７’ｓｓ例えばＯｖを供給するた
めの配線９が接続孔６を通して接続している。また、配
線９が接続孔６を通してグー１−電ｆｌｉｔに接続する
ことにより、ダイオード形態を成している。
めの配線９が接続孔６を通して接続している。また、配
線９が接続孔６を通してグー１−電ｆｌｉｔに接続する
ことにより、ダイオード形態を成している。
ポンディングパッドＢＰにプラス（＋）の過大な電荷が
流入すると、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２
の一対のｎ゛型半導体領域４間が導通状態となり。
流入すると、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２
の一対のｎ゛型半導体領域４間が導通状態となり。
その過大な電荷の一部を配線９へ放出する。過大な電荷
のその他の部分は、抵抗素子Ｒによって減衰された後ク
ランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓに達する。
のその他の部分は、抵抗素子Ｒによって減衰された後ク
ランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓに達する。
すると、クランプＭ Ｉ Ｓ Ｆ Ｅ ＴＱａの一対の
ｎ゛型半導体領域４間が導通状態となる。このとき、ク
ランプＭＩＳＦＥＴＱ３のしきい電圧が、３〜５■程度
と低いため、内部回路のＭ Ｉ Ｓ Ｆ Ｅ Ｔが破壊
に至る市に前記過大な電荷を迅速に配線７に放出するこ
とができ、また放出することができる電流容量も増大す
る。なお、ダイオードＤもブレイクダウンして過大な電
荷の一部を半導体基板ｌに放出する。
ｎ゛型半導体領域４間が導通状態となる。このとき、ク
ランプＭＩＳＦＥＴＱ３のしきい電圧が、３〜５■程度
と低いため、内部回路のＭ Ｉ Ｓ Ｆ Ｅ Ｔが破壊
に至る市に前記過大な電荷を迅速に配線７に放出するこ
とができ、また放出することができる電流容量も増大す
る。なお、ダイオードＤもブレイクダウンして過大な電
荷の一部を半導体基板ｌに放出する。
マイナス（−）の過大な電荷がポンディングパッドＢＰ
から配線８に流入すると、クランプＭＩＳ Ｆ Ｅ Ｔ
Ｑ ２の配ｖＡＢに接続している側のｒｌ’型半導体
領域４と半導体基板１の間がブレイクダウンを起して、
前記過大な電荷の一部を放出する。
から配線８に流入すると、クランプＭＩＳ Ｆ Ｅ Ｔ
Ｑ ２の配ｖＡＢに接続している側のｒｌ’型半導体
領域４と半導体基板１の間がブレイクダウンを起して、
前記過大な電荷の一部を放出する。
一方、マイナスの過大な電荷によってクランプＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ １の一対のｎ゛型半導体領域４間
が導通状態となり、その″電荷の一部を配線７に放出す
る６ 前記マイナスの過大な電荷は、抵抗素子Ｒによってさら
に減衰させた後に、クランプＭＩ Ｓ Ｆ ＥＴ Ｑ
４のソース、ドレイン間すなわち一対のｎ゛型半導体領
域４間が導通して配線９に放出される。
Ｓ Ｆ Ｅ Ｔ Ｑ １の一対のｎ゛型半導体領域４間
が導通状態となり、その″電荷の一部を配線７に放出す
る６ 前記マイナスの過大な電荷は、抵抗素子Ｒによってさら
に減衰させた後に、クランプＭＩ Ｓ Ｆ ＥＴ Ｑ
４のソース、ドレイン間すなわち一対のｎ゛型半導体領
域４間が導通して配線９に放出される。
このように、ポンディングパッドＢＰと抵抗素子Ｒの間
にクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ 、を増設して
いることによって、過大な電荷の減衰を速めることがで
きる。
にクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ 、を増設して
いることによって、過大な電荷の減衰を速めることがで
きる。
また、抵抗素子Ｒの後に、しきい電圧の低いクランプＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ３を設けることによって、
プラス（＋）の過大な電荷を速く減衰させることができ
る。これらのことから、内部の回路を構成しているＭ
Ｉ Ｓ ＦＥＴの過大な電荷による破壊を防止すること
ができる。
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ３を設けることによって、
プラス（＋）の過大な電荷を速く減衰させることができ
る。これらのことから、内部の回路を構成しているＭ
Ｉ Ｓ ＦＥＴの過大な電荷による破壊を防止すること
ができる。
以上、本発明を前記実施例にもとずき具体的に説明した
が１本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
が１本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。
て得られる効果を簡単に説明すれば、次のとおりである
。
すなわち、過大な電荷の減衰量を増大させることができ
るので、保護回路の信頼性を向上することができる。
るので、保護回路の信頼性を向上することができる。
第１図は、保護回路の等価回路、
第２図は、クランプＭＩ ５ＦＥＴＱ＋ 、Ｑ２の平面
図、 第３図は、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ３．
Ｑ ４の平面図。 第４図は、第２図のＡ−Ａ切断線における断面図。 第５図は、第３図のＡ−Ａ切断線におけろ断面図、 第６図は、第３図のＢ−８切断線における断面図である
。 ＢＰ・・・ポンディングパッド、Ｒ・・・抵抗素子、Ｄ
・・・ダイオード、Ｑｌ、Ｑ２．Ｑ３．Ｑ４・・クラン
プＭＩＳＦＥＴ、１・・・半導体基板、２・・・フィー
ド絶舷膜、３・・・チャネルストッパ領域、４・・・ｎ
゛型半導体領域、５，１０・・絶縁膜（ＰＳＧ）、６・
・・接続孔、７．８，９・・・アルミニウム配線、７Ｇ
、８Ｇ、９Ｇ・・・ゲート電極（アルミニウムＩＩＡ）
、１１・・・ゲート電極（多結晶シリコン膜）。
図、 第３図は、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ３．
Ｑ ４の平面図。 第４図は、第２図のＡ−Ａ切断線における断面図。 第５図は、第３図のＡ−Ａ切断線におけろ断面図、 第６図は、第３図のＢ−８切断線における断面図である
。 ＢＰ・・・ポンディングパッド、Ｒ・・・抵抗素子、Ｄ
・・・ダイオード、Ｑｌ、Ｑ２．Ｑ３．Ｑ４・・クラン
プＭＩＳＦＥＴ、１・・・半導体基板、２・・・フィー
ド絶舷膜、３・・・チャネルストッパ領域、４・・・ｎ
゛型半導体領域、５，１０・・絶縁膜（ＰＳＧ）、６・
・・接続孔、７．８，９・・・アルミニウム配線、７Ｇ
、８Ｇ、９Ｇ・・・ゲート電極（アルミニウムＩＩＡ）
、１１・・・ゲート電極（多結晶シリコン膜）。
Claims (1)
- 【特許請求の範囲】 １、外部端子と内部回路のＭＩＳＦＥＴとの間に、前記
内部回路のＭＩＳＦＥＴのしきい電圧より高いしきい電
圧のＭＩＳＦＥＴをダイオード形態に構成し、該ダイオ
ード形態のＭＩＳＦＥＴのゲート絶縁膜は導電層間を絶
縁する層間絶縁膜と同層の絶縁膜からなり、２つのうち
の一方の半導体領域は前記外部電極から延在する配線に
接続し、他方の半導体領域は回路に電源電位を供給する
配線に接続し、ゲート電極は前記外部電極から延在する
配線に接続していることを特徴とする半導体集積回路装
置。 ２、前記外部電極から延在する配線には前記ダイオード
形態のＭＩＳＦＥＴと別に、ゲート絶縁膜が素子分離絶
縁膜とこの上の層間絶縁膜とからなり、２つのうちの一
方の半導体領域が前記外部電極から延在する配線に接続
し、他方の半導体領域が電源電位を供給する配線に接続
し、ゲート電極が前記電源電位を供給する配線に接続し
てダイオード形態に構成されたＭＩＳＦＥＴが接続して
いることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197174A JPH0693498B2 (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197174A JPH0693498B2 (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6354762A true JPS6354762A (ja) | 1988-03-09 |
| JPH0693498B2 JPH0693498B2 (ja) | 1994-11-16 |
Family
ID=16370027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61197174A Expired - Lifetime JPH0693498B2 (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693498B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032742A (en) * | 1989-07-28 | 1991-07-16 | Dallas Semiconductor Corporation | ESD circuit for input which exceeds power supplies in normal operation |
| JPH06350081A (ja) * | 1993-06-14 | 1994-12-22 | Nec Corp | 入出力保護回路 |
| US5473182A (en) * | 1992-07-01 | 1995-12-05 | Nec Corporation | Semiconductor device |
| US5804860A (en) * | 1995-10-31 | 1998-09-08 | Texas Instruments Incorporated | Integrated lateral structure for ESD protection in CMOS/BiCMOS technologies |
| EP0956597A1 (en) * | 1997-01-23 | 1999-11-17 | Luminous Intent, Inc. | Semiconductor diodes having low forward conduction voltage drop and low reverse current leakage |
| US6420757B1 (en) | 1999-09-14 | 2002-07-16 | Vram Technologies, Llc | Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability |
| US6433370B1 (en) | 2000-02-10 | 2002-08-13 | Vram Technologies, Llc | Method and apparatus for cylindrical semiconductor diodes |
| US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
| US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144471A (ja) * | 1984-06-06 | 1986-03-04 | テキサス インスツルメンツ インコーポレイテッド | 半導体ディバイス用保護装置 |
-
1986
- 1986-08-25 JP JP61197174A patent/JPH0693498B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144471A (ja) * | 1984-06-06 | 1986-03-04 | テキサス インスツルメンツ インコーポレイテッド | 半導体ディバイス用保護装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032742A (en) * | 1989-07-28 | 1991-07-16 | Dallas Semiconductor Corporation | ESD circuit for input which exceeds power supplies in normal operation |
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| JPH06350081A (ja) * | 1993-06-14 | 1994-12-22 | Nec Corp | 入出力保護回路 |
| US5804860A (en) * | 1995-10-31 | 1998-09-08 | Texas Instruments Incorporated | Integrated lateral structure for ESD protection in CMOS/BiCMOS technologies |
| EP0956597A1 (en) * | 1997-01-23 | 1999-11-17 | Luminous Intent, Inc. | Semiconductor diodes having low forward conduction voltage drop and low reverse current leakage |
| EP0956597A4 (en) * | 1997-01-23 | 2000-08-16 | Luminous Intent Inc | SEMICONDUCTOR DIODES WITH LOW DIRECT VOLTAGE DROP AND LOW REVERSE LEAKAGE CURRENT |
| US6420757B1 (en) | 1999-09-14 | 2002-07-16 | Vram Technologies, Llc | Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability |
| US6433370B1 (en) | 2000-02-10 | 2002-08-13 | Vram Technologies, Llc | Method and apparatus for cylindrical semiconductor diodes |
| US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
| US6855614B2 (en) | 2000-11-13 | 2005-02-15 | Integrated Discrete Devices, Llc | Sidewalls as semiconductor etch stop and diffusion barrier |
| US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0693498B2 (ja) | 1994-11-16 |
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