JPH0315824B2 - - Google Patents
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- JPH0315824B2 JPH0315824B2 JP60210432A JP21043285A JPH0315824B2 JP H0315824 B2 JPH0315824 B2 JP H0315824B2 JP 60210432 A JP60210432 A JP 60210432A JP 21043285 A JP21043285 A JP 21043285A JP H0315824 B2 JPH0315824 B2 JP H0315824B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路をサージ電圧等の
過大電圧から保護するための保護回路に係わるも
ので、特に高集積化された半導体集積回路の保護
回路に関する。
過大電圧から保護するための保護回路に係わるも
ので、特に高集積化された半導体集積回路の保護
回路に関する。
一般に、半導体集積回路の各端子には、例えば
第７図に示すような保護回路が設けられており、
サージ電圧等による内部回路の静電破壊を防止し
ている。すなわち、端子に相当する入力パツド１
１と内部回路１２との間には、入力保護抵抗Ｒが
設けられ、この保護抵抗Ｒの内部回路１２側ノー
ドＮと接地点間には、保護ダイオードＤが設けら
れる。そして、上記パツド１１にサージ電圧等の
過大電圧が印加されると保護ダイオードＤがブレ
ークダウンを生じ、過大電圧により発生した電荷
を入力保護抵抗Ｒおよび保護ダイオードＤを介し
て接地点に導くことにより、内部回路１２におけ
る入力段MOSトランジスタ１３のゲート保護を
行なうようになつている。
第７図に示すような保護回路が設けられており、
サージ電圧等による内部回路の静電破壊を防止し
ている。すなわち、端子に相当する入力パツド１
１と内部回路１２との間には、入力保護抵抗Ｒが
設けられ、この保護抵抗Ｒの内部回路１２側ノー
ドＮと接地点間には、保護ダイオードＤが設けら
れる。そして、上記パツド１１にサージ電圧等の
過大電圧が印加されると保護ダイオードＤがブレ
ークダウンを生じ、過大電圧により発生した電荷
を入力保護抵抗Ｒおよび保護ダイオードＤを介し
て接地点に導くことにより、内部回路１２におけ
る入力段MOSトランジスタ１３のゲート保護を
行なうようになつている。
第８図は、上記第７図に示した入力保護回路に
サージ電圧を印加して静電破壊試験を行なう際の
等価回路を示している。電圧Vputに充電された容
量Cputのキヤパシタ１５から外部抵抗１６および
スイツチ１７をそれぞれ介して、サージとしての
電荷がICの入力パツド１１に注ぎ込まれる。入
力パツド１１に注ぎ込まれた電荷は、入力保護抵
抗Ｒによつて吸収されるとともに、保護ダイオー
ドＤ（等価回路上では抵抗Rp）を介して接地点に
導びかれる。今、入力保護抵抗Ｒにおける保護ダ
イオードＤ側の電位をVG、この保護ダイオード
Ｄのブレークダウン電圧VBとすると、保護ダイ
オードＤは、「VG＞VB」の時「１／Rp（VG−VB）」、 「VG≦VB」の時抵抗値が∞となる電流特性を示
す。
サージ電圧を印加して静電破壊試験を行なう際の
等価回路を示している。電圧Vputに充電された容
量Cputのキヤパシタ１５から外部抵抗１６および
スイツチ１７をそれぞれ介して、サージとしての
電荷がICの入力パツド１１に注ぎ込まれる。入
力パツド１１に注ぎ込まれた電荷は、入力保護抵
抗Ｒによつて吸収されるとともに、保護ダイオー
ドＤ（等価回路上では抵抗Rp）を介して接地点に
導びかれる。今、入力保護抵抗Ｒにおける保護ダ
イオードＤ側の電位をVG、この保護ダイオード
Ｄのブレークダウン電圧VBとすると、保護ダイ
オードＤは、「VG＞VB」の時「１／Rp（VG−VB）」、 「VG≦VB」の時抵抗値が∞となる電流特性を示
す。
ところで、静電破壊のモードは、大きくわけ次
の３つのグループに分けられる。
の３つのグループに分けられる。
(1) 入力保護抵抗Ｒの入力パツド１１側が破壊す
る（破壊耐圧VBA）。入力保護抵抗Ｒがポリシ
リコン抵抗の場合は、ポリシリコン抵抗とシリ
コン基板との間での絶縁破壊。入力保護抵抗Ｒ
が拡散層の場合は、拡散層の破壊。
る（破壊耐圧VBA）。入力保護抵抗Ｒがポリシ
リコン抵抗の場合は、ポリシリコン抵抗とシリ
コン基板との間での絶縁破壊。入力保護抵抗Ｒ
が拡散層の場合は、拡散層の破壊。
(2) 入力段MOSトランジスタ１３のゲート破壊
あるいは保護ダイオードＤの拡散層の破壊（破
壊耐圧VBB）。
あるいは保護ダイオードＤの拡散層の破壊（破
壊耐圧VBB）。
(3) 入力保護回路を大電流が流れることにより発
熱してポリシリコン抵抗（入力保護抵抗Ｒ）が
溶断する。
熱してポリシリコン抵抗（入力保護抵抗Ｒ）が
溶断する。
一般に、静電破壊試験では、上記キヤパシタ１
５の容量Cputが200pF、外部抵抗１６の抵抗値
Rputが０Ωの時、±250V以上の耐圧、また、Cput
＝100pF、Rput＝1.5kΩの時±1000V以上の耐圧
であれば問題は無いと言われているので、この２
つのケースをシユミレーシヨンしてみる。なお、
ここでは説明を簡単にするために、内部容量CG
はキヤパシタ１５の容量Cputに比べて充分に小さ
く、入力保護回路の各部に加えられる電圧は抵抗
分割で決まる電圧まで上昇するものとする。ま
た、プラス側のサージについてのみ考える。
５の容量Cputが200pF、外部抵抗１６の抵抗値
Rputが０Ωの時、±250V以上の耐圧、また、Cput
＝100pF、Rput＝1.5kΩの時±1000V以上の耐圧
であれば問題は無いと言われているので、この２
つのケースをシユミレーシヨンしてみる。なお、
ここでは説明を簡単にするために、内部容量CG
はキヤパシタ１５の容量Cputに比べて充分に小さ
く、入力保護回路の各部に加えられる電圧は抵抗
分割で決まる電圧まで上昇するものとする。ま
た、プラス側のサージについてのみ考える。
まず、Cput＝200pF、Rput＝０Ωの時、入力保
護抵抗（抵抗値をRINとする）Ｒの一端（入力パ
ツド１１）側の電圧VINはVputまで上昇する。ま
た、入力保護抵抗Ｒの他端側の電圧VGは
「Rp／RIN＋Rp（Vput−VB）＋VB」まで上昇する。
護抵抗（抵抗値をRINとする）Ｒの一端（入力パ
ツド１１）側の電圧VINはVputまで上昇する。ま
た、入力保護抵抗Ｒの他端側の電圧VGは
「Rp／RIN＋Rp（Vput−VB）＋VB」まで上昇する。
一方、Cput＝100pF、Rput＝1.5kΩの時は、
「VIN＝RIN＋Rp／1.5k＋RIN＋Rp（Vput−VB）＋VB」
、 「VG＝Rp／1.5k＋RIN＋Rp（Vput−VB）＋VB」、 まで上昇する。
、 「VG＝Rp／1.5k＋RIN＋Rp（Vput−VB）＋VB」、 まで上昇する。
ここで、静電破壊耐圧について考えると、例え
ばVB＝20V、VBB＝50V、Rp＝50Ω、VBA＝400V
（入力抵抗ポリシリコン）およびCput＝200pF、
Rput＝０Ωで250V以上の静電破壊耐圧を得るた
めには、 VG＝50／RIN＋50（250V−20V）＋20V＜50V であるので「RIN＞333Ω」となる。
ばVB＝20V、VBB＝50V、Rp＝50Ω、VBA＝400V
（入力抵抗ポリシリコン）およびCput＝200pF、
Rput＝０Ωで250V以上の静電破壊耐圧を得るた
めには、 VG＝50／RIN＋50（250V−20V）＋20V＜50V であるので「RIN＞333Ω」となる。
一方、Cput＝100pF、Rput＝1.5kΩで1000V以上
の静電破壊耐圧を得るためには、 VIN＝RIN＋50／1.5k＋RIN＋50（1000−20）＋20＜＋400
V VG＝50／1.5k＋Ｒ＋50（1000−20）＋20＜50V であるので、VINより「RIN＜900Ω」、VGより
「RIN＞83Ω」となる。
の静電破壊耐圧を得るためには、 VIN＝RIN＋50／1.5k＋RIN＋50（1000−20）＋20＜＋400
V VG＝50／1.5k＋Ｒ＋50（1000−20）＋20＜50V であるので、VINより「RIN＜900Ω」、VGより
「RIN＞83Ω」となる。
従つて、上記２つの静電破壊耐圧条件を満足す
る入力保護抵抗の抵抗値は、670Ω〜900Ωとな
る。
る入力保護抵抗の抵抗値は、670Ω〜900Ωとな
る。
ところで、近年、LSIの微細化が進んでおり、
必然的にゲート酸化膜厚が薄くなり、拡散層の深
さも浅くなつている。このため、入力段MOSト
ランジスタ１３のゲート破壊及び保護ダイオード
Ｄのpn接合の破壊耐圧が低下している。例えば
VBB＝35V（ゲート酸化膜厚tpx＝350〜400Å、拡散
の深さxj＝0.25μｍ）とし、他のパラメータは上
述した場合と同様であるとすると、Cput＝200pF
Rput＝０Ωで250V以上の静電破壊耐圧を得るた
めには、 VG＝50／RIN＋50（250V−20V）＋20V＜35V であるので、「RIN＞717Ω」となる。
必然的にゲート酸化膜厚が薄くなり、拡散層の深
さも浅くなつている。このため、入力段MOSト
ランジスタ１３のゲート破壊及び保護ダイオード
Ｄのpn接合の破壊耐圧が低下している。例えば
VBB＝35V（ゲート酸化膜厚tpx＝350〜400Å、拡散
の深さxj＝0.25μｍ）とし、他のパラメータは上
述した場合と同様であるとすると、Cput＝200pF
Rput＝０Ωで250V以上の静電破壊耐圧を得るた
めには、 VG＝50／RIN＋50（250V−20V）＋20V＜35V であるので、「RIN＞717Ω」となる。
一方、Cput＝100pF、Rput＝1.5kΩで1000V以上
の静電破壊耐圧を得るためには、 VG＝50／1.5k＋RIN＋50（1000V−20V）＋20V＜35V であり、VINからRIN＜900Ω」、VGから「RIN＞
1720Ω」となり、両方の条件を満足できる値がな
い。
の静電破壊耐圧を得るためには、 VG＝50／1.5k＋RIN＋50（1000V−20V）＋20V＜35V であり、VINからRIN＜900Ω」、VGから「RIN＞
1720Ω」となり、両方の条件を満足できる値がな
い。
上述したように、微細化が進むことによりゲー
ト酸化膜や拡散層の破壊電圧の低下が避けられ
ず、その対策が望まれている。
ト酸化膜や拡散層の破壊電圧の低下が避けられ
ず、その対策が望まれている。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、微細化された
半導体集積回路であつても充分な保護が行なえる
半導体集積回路の保護回路を提供することであ
る。
もので、その目的とするところは、微細化された
半導体集積回路であつても充分な保護が行なえる
半導体集積回路の保護回路を提供することであ
る。
すなわち、この発明においては、上記の目的を
達成するために、前記第７図における保護ダイオ
ードＤに代えてゲートを接地点に接続した保護
MOSトランジスタを設け、この保護MOSトラン
ジスタのドレイン側の半導体基板濃度を上げるこ
とにより、ソース側の半導体基板濃度を相対的に
下げ、ドレイン領域、半導体基板およびソース領
域から成る寄生バイポーラトランジスタの電流駆
動能力を上げるようにしている。
達成するために、前記第７図における保護ダイオ
ードＤに代えてゲートを接地点に接続した保護
MOSトランジスタを設け、この保護MOSトラン
ジスタのドレイン側の半導体基板濃度を上げるこ
とにより、ソース側の半導体基板濃度を相対的に
下げ、ドレイン領域、半導体基板およびソース領
域から成る寄生バイポーラトランジスタの電流駆
動能力を上げるようにしている。
以下、この発明の一実施例について図面を参照
して説明する。第４図における入力パツド１１と
内部回路１２との間には、入力保護抵抗Ｒが設け
られ、この保護抵抗Ｒの内部回路１２側ノードＮ
と接地点間には、保護MOSトランジスタＱが設
けられる。上記保護MOSトランジスタＱのゲー
トおよびバツクゲートはそれぞれ接地点に接続さ
れ、この保護MOSトランジスタＱに寄生的に形
成されるバイポーラトランジスタQBの動作を利
用して内部回路を保護するようにして成る。
して説明する。第４図における入力パツド１１と
内部回路１２との間には、入力保護抵抗Ｒが設け
られ、この保護抵抗Ｒの内部回路１２側ノードＮ
と接地点間には、保護MOSトランジスタＱが設
けられる。上記保護MOSトランジスタＱのゲー
トおよびバツクゲートはそれぞれ接地点に接続さ
れ、この保護MOSトランジスタＱに寄生的に形
成されるバイポーラトランジスタQBの動作を利
用して内部回路を保護するようにして成る。
第５図は、上記保護MOSトランジスタＱの構
成例を示している。Ｐ形の半導体基板１８の表面
領域には、ｎ形のドレイン領域１９およびソース
領域２０が所定間隔に離間して形成される。上記
ドレイン領域１９、ソース領域２０間のチヤネル
領域２１上にはゲート酸化膜２２が形成され、こ
の酸化膜２２上にはゲート電極２３が形成され
る。そして、上記ドレイン領域１９には上記ノー
ドＮが接続され、上記半導体基板１８、ソース領
域２０およびゲート電極２３にはそれぞれ接地点
が接続される。ここで、上記ドレイン領域１９、
半導体基板１８（チヤネル領域２１）およびソー
ス領域２０によつて寄生のバイポーラトランジス
タQBが形成される。なお、上記チヤネル領域２
１の不純物濃度は、ドレイン領域１９、ソース領
域２０間で均一となつている。
成例を示している。Ｐ形の半導体基板１８の表面
領域には、ｎ形のドレイン領域１９およびソース
領域２０が所定間隔に離間して形成される。上記
ドレイン領域１９、ソース領域２０間のチヤネル
領域２１上にはゲート酸化膜２２が形成され、こ
の酸化膜２２上にはゲート電極２３が形成され
る。そして、上記ドレイン領域１９には上記ノー
ドＮが接続され、上記半導体基板１８、ソース領
域２０およびゲート電極２３にはそれぞれ接地点
が接続される。ここで、上記ドレイン領域１９、
半導体基板１８（チヤネル領域２１）およびソー
ス領域２０によつて寄生のバイポーラトランジス
タQBが形成される。なお、上記チヤネル領域２
１の不純物濃度は、ドレイン領域１９、ソース領
域２０間で均一となつている。
上記のような構成において、寄生バイポーラト
ランジスタQBのコレクタ、ベース間にサージ電
圧等の過大電圧（コレクタ、ベース間のブレーク
ダウン電圧VB、例えば15V以上の電圧）が印加
されると、コレクタ、ベース間がブレークダウン
を生じ、この時のブレークダウン電流がトリガと
なつて寄生バイポーラトランジスタQBがオンす
る。これは、バイポーラトランジスタQBのベー
スに寄生する抵抗RB（基板抵抗）にブレークダ
ウン電流が供給されることにより、ベース電位が
上昇するためである。上記寄生バイポーラトラン
ジスタQBの電圧−電流特性は、第６図に示すよ
うにスナツプバツク特性を示す。これによつて、
実質的なブレークダウン電圧VBをVcまで下げる
ことができ、抵抗RpをRcに下げることができる。
上記ブレークダウン電圧のVBからVcへの低下量
は、バイポーラトランジスタQBのベース長によ
つて決定され、抵抗Rcはコレクタ面積およびベ
ース長のパラメータによつて決定される。上記抵
抗Rcは、ダイオードに比べてパターン面積の増
大なしに小さくすることができる。
ランジスタQBのコレクタ、ベース間にサージ電
圧等の過大電圧（コレクタ、ベース間のブレーク
ダウン電圧VB、例えば15V以上の電圧）が印加
されると、コレクタ、ベース間がブレークダウン
を生じ、この時のブレークダウン電流がトリガと
なつて寄生バイポーラトランジスタQBがオンす
る。これは、バイポーラトランジスタQBのベー
スに寄生する抵抗RB（基板抵抗）にブレークダ
ウン電流が供給されることにより、ベース電位が
上昇するためである。上記寄生バイポーラトラン
ジスタQBの電圧−電流特性は、第６図に示すよ
うにスナツプバツク特性を示す。これによつて、
実質的なブレークダウン電圧VBをVcまで下げる
ことができ、抵抗RpをRcに下げることができる。
上記ブレークダウン電圧のVBからVcへの低下量
は、バイポーラトランジスタQBのベース長によ
つて決定され、抵抗Rcはコレクタ面積およびベ
ース長のパラメータによつて決定される。上記抵
抗Rcは、ダイオードに比べてパターン面積の増
大なしに小さくすることができる。
従つて、ブレークダウン電圧VBおよび抵抗Rp
を実質的に低下できるので、静電破壊耐量を向上
できる。なお、寄生バイポーラトランジスタQB
をオンさせるためのトリガ電流は非常に小さいの
で、スナツプバツク現象が起こる前のダイオード
特性は無視できる。
を実質的に低下できるので、静電破壊耐量を向上
できる。なお、寄生バイポーラトランジスタQB
をオンさせるためのトリガ電流は非常に小さいの
で、スナツプバツク現象が起こる前のダイオード
特性は無視できる。
ところで、高集積化された半導体集積回路の充
分な保護を行なうためには、ドレイン領域１９と
半導体基板１８とのpn接合耐圧を下げて早くブ
レークダウンさせるとともに、ドレイン領域１９
から半導体基板１８に大きな電流を流して短時間
でパツド１１に印加されたサージ電圧による電荷
を接地点に導くと良い。そこで、第１図に示すよ
うに、前記第５図における半導体基板１８のドレ
イン領域１９を覆うように、チヤネル領域２１の
一部に渡つて、この基板１８と同一導電形（Ｐ
形）で高濃度の不純物領域２４を形成する。この
不純物領域２４は、上記ドレイン領域１９より拡
散深さが深く形成されるもので、ゲート酸化膜２
２およびゲート電極２３の形成前にフオトリソグ
ラフイ技術によつて選択的に形成される。上記不
純物領域２４の不純物濃度は、所望の接合耐圧
（ドレイン領域１９、半導体基板１８間）もしく
は保護耐圧によつて決定される。例えば、10Vの
接合耐圧を得るためには、１〜５×1017cm-3が望
ましい。この際、ソース領域２０の近傍における
チヤネル領域２１の不純物濃度は、半導体基板１
８と同一不純物濃度、例えば１×1015〜１×1017
cm-3とするのが望ましい。なお、上記不純物領域
２４の形成は、ドレイン領域１９およびソース領
域２０の形成前あるいは形成後のいずれであつて
も良い。
分な保護を行なうためには、ドレイン領域１９と
半導体基板１８とのpn接合耐圧を下げて早くブ
レークダウンさせるとともに、ドレイン領域１９
から半導体基板１８に大きな電流を流して短時間
でパツド１１に印加されたサージ電圧による電荷
を接地点に導くと良い。そこで、第１図に示すよ
うに、前記第５図における半導体基板１８のドレ
イン領域１９を覆うように、チヤネル領域２１の
一部に渡つて、この基板１８と同一導電形（Ｐ
形）で高濃度の不純物領域２４を形成する。この
不純物領域２４は、上記ドレイン領域１９より拡
散深さが深く形成されるもので、ゲート酸化膜２
２およびゲート電極２３の形成前にフオトリソグ
ラフイ技術によつて選択的に形成される。上記不
純物領域２４の不純物濃度は、所望の接合耐圧
（ドレイン領域１９、半導体基板１８間）もしく
は保護耐圧によつて決定される。例えば、10Vの
接合耐圧を得るためには、１〜５×1017cm-3が望
ましい。この際、ソース領域２０の近傍における
チヤネル領域２１の不純物濃度は、半導体基板１
８と同一不純物濃度、例えば１×1015〜１×1017
cm-3とするのが望ましい。なお、上記不純物領域
２４の形成は、ドレイン領域１９およびソース領
域２０の形成前あるいは形成後のいずれであつて
も良い。
このような構成によれば、ドレイン領域１９、
不純物領域２４、半導体基板１８、およびソース
領域２０とによつて形成される寄生バイポーラト
ランジスタQB′の電流増幅率（いわゆるβ）を上
げることができる。これによつて、ドレイン領域
１９と半導体基板１８との逆接合電流をトリガと
するバイポーラ動作後の電流Ｉを増大することが
でき、内部回路の保護効果を高めることができ
る。従つて、微細化された半導体集積回路装置で
あつても充分な保護を行なうことができる。
不純物領域２４、半導体基板１８、およびソース
領域２０とによつて形成される寄生バイポーラト
ランジスタQB′の電流増幅率（いわゆるβ）を上
げることができる。これによつて、ドレイン領域
１９と半導体基板１８との逆接合電流をトリガと
するバイポーラ動作後の電流Ｉを増大することが
でき、内部回路の保護効果を高めることができ
る。従つて、微細化された半導体集積回路装置で
あつても充分な保護を行なうことができる。
なお、この発明は上記実施例に限定されるもの
ではなく、例えば第２図に示すように構成しても
良い。第２図においては、保護MOSトランジス
タＱのゲート酸化膜としてドレイン領域１９、ソ
ース領域２０の近傍が薄く、中央部が厚い構造の
酸化膜２５を設けたもので、厚い部分の膜厚を
1000Å以上に設定している。このような構成にお
いても前記第１図の場合と同様な作用効果が得ら
れるが、ゲート酸化膜２５の一部が厚く形成され
ていることにより、内部回路の保護効果を低下さ
せることなく保護MOSトランジスタＱの破壊耐
圧を高めることができる。
ではなく、例えば第２図に示すように構成しても
良い。第２図においては、保護MOSトランジス
タＱのゲート酸化膜としてドレイン領域１９、ソ
ース領域２０の近傍が薄く、中央部が厚い構造の
酸化膜２５を設けたもので、厚い部分の膜厚を
1000Å以上に設定している。このような構成にお
いても前記第１図の場合と同様な作用効果が得ら
れるが、ゲート酸化膜２５の一部が厚く形成され
ていることにより、内部回路の保護効果を低下さ
せることなく保護MOSトランジスタＱの破壊耐
圧を高めることができる。
第３図は、前記第５図に示した構成の保護
MOSトランジスタＱにおけるpn接合耐圧V1と前
記第１図に示した構成の保護MOSトランジスタ
Ｑのpn接合耐圧V2とを比較して示している。図
示するように、保護MOSトランジスタＱのpn接
合耐圧V2はV1より低くなるとともに、立ち上が
りの急峻な特性が得られている。従つて、パツド
１１に印加されたサージ電圧（電荷）をより早く
減ずることができ、内部回路へのサージ電圧の伝
搬を抑えることができる。
MOSトランジスタＱにおけるpn接合耐圧V1と前
記第１図に示した構成の保護MOSトランジスタ
Ｑのpn接合耐圧V2とを比較して示している。図
示するように、保護MOSトランジスタＱのpn接
合耐圧V2はV1より低くなるとともに、立ち上が
りの急峻な特性が得られている。従つて、パツド
１１に印加されたサージ電圧（電荷）をより早く
減ずることができ、内部回路へのサージ電圧の伝
搬を抑えることができる。
以上説明したようにこの発明によれば、微細化
された半導体集積回路であつても充分な保護が行
なえる半導体集積回路の保護回路が得られる。
された半導体集積回路であつても充分な保護が行
なえる半導体集積回路の保護回路が得られる。
第１図はこの発明の一実施例に係わる半導体集
積回路の保護回路における保護MOSトランジス
タの断面構成図、第２図はこの発明の他の実施例
について説明するための断面構成図、第３図はこ
の発明の一実施例に係わる半導体集積回路の保護
回路における電圧−電流特性について説明するた
めの図、第４図および第５図はそれぞれこの発明
の他の実施例について説明するための図、第６図
はバイポーラトランジスタのスナツプバツク特性
について説明するための図、第７図は従来の半導
体集積回路の保護回路について説明するための
図、第８図は上記第７図の回路に対して静電破壊
試験を行なう際の等価回路図である。 １８……半導体基板、１９……ドレイン領域、
２０……ソース領域、２１……チヤネル領域、２
２，２５……ゲート酸化膜、２３……ゲート電
極、２４……不純物領域、QB′……寄生バイポー
ラトランジスタ。
積回路の保護回路における保護MOSトランジス
タの断面構成図、第２図はこの発明の他の実施例
について説明するための断面構成図、第３図はこ
の発明の一実施例に係わる半導体集積回路の保護
回路における電圧−電流特性について説明するた
めの図、第４図および第５図はそれぞれこの発明
の他の実施例について説明するための図、第６図
はバイポーラトランジスタのスナツプバツク特性
について説明するための図、第７図は従来の半導
体集積回路の保護回路について説明するための
図、第８図は上記第７図の回路に対して静電破壊
試験を行なう際の等価回路図である。 １８……半導体基板、１９……ドレイン領域、
２０……ソース領域、２１……チヤネル領域、２
２，２５……ゲート酸化膜、２３……ゲート電
極、２４……不純物領域、QB′……寄生バイポー
ラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 保護MOSトランジスタに寄生的に形成され
る寄生バイポーラトランジスタの動作を利用して
半導体集積回路を過大電圧から保護する保護回路
であつて、前記保護MOSトランジスタは、前記
半導体集積回路が形成される第１導電形の半導体
基板上に酸化膜を介して形成されたゲート電極
と、前記ゲート電極の一方端部近傍の半導体基板
表面上に形成される第２導電形のソース領域と、
前記ゲート電極の他方端部近傍の半導体基板表面
上に形成される第２導電形のドレイン領域と、前
記ソース領域に離間して前記ドレイン領域側にお
けるゲート電極下方の半導体基板表面から前記ド
レイン領域の周辺を覆うように形成された前記寄
生バイポーラトランジスタの電流駆動能力を増大
させる第１導電形の高濃度不純物領域とを具備し
たことを特徴とする半導体集積回路の保護回路。 ２ 前記ゲート酸化膜は、ドレイン領域およびチ
ヤネル領域近傍の膜厚が薄く、中央部の膜厚が厚
いものであることを特徴とする特許請求の範囲第
１項記載の半導体集積回路の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21043285A JPS6269661A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21043285A JPS6269661A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269661A JPS6269661A (ja) | 1987-03-30 |
| JPH0315824B2 true JPH0315824B2 (ja) | 1991-03-04 |
Family
ID=16589221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21043285A Granted JPS6269661A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269661A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247200A (en) * | 1989-02-16 | 1993-09-21 | Kabushiki Kaisha Toshiba | MOSFET input type BiMOS IC device |
| FR2676870B1 (fr) * | 1991-05-24 | 1994-12-23 | Sgs Thomson Microelectronics | Structure de protection dans un circuit cmos contre le verrouillage. |
| JPH05109990A (ja) * | 1991-10-15 | 1993-04-30 | Nec Corp | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837969A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | 保護回路素子 |
-
1985
- 1985-09-24 JP JP21043285A patent/JPS6269661A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837969A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | 保護回路素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6269661A (ja) | 1987-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |