JPH05109990A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH05109990A
JPH05109990A JP26649591A JP26649591A JPH05109990A JP H05109990 A JPH05109990 A JP H05109990A JP 26649591 A JP26649591 A JP 26649591A JP 26649591 A JP26649591 A JP 26649591A JP H05109990 A JPH05109990 A JP H05109990A
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JP
Japan
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semiconductor integrated
integrated circuit
circuit device
terminal
resistance
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Application number
JP26649591A
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English (en)
Inventor
Takao Kamata
隆夫 鎌田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】MOS型半導体集積回路装置へのサージ入力を
効果的に吸収し静電耐圧が高く、しかもラッチアップ耐
量の高い保護回路を持つ半導体集積回路装置を提供す
る。 【構成】MOS型半導体集積回路装置の保護回路の一部
を構成するNMOSトランジスタTN のソース端子S
(n)とP型サブストレート端子Sub(P)との間の
抵抗(r3 +r4 )が、ソース端子S(n)と接地端子
GNDとの間の抵抗(r3 +r5 )より小さくなるよう
に構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関するもので、特に、MOS−FETによる入出力保護
のための保護回路を有する型の半導体集積回路装置に関
する。
【0002】
【従来の技術】従来のN型MOS−FET(以後NMO
Sトランジスタと記す)を用いた保護回路につき図2を
用いて説明する。図2に示す回路は、CMOS型の半導
体集積回路装置の出力部における保護回路である。TP
はP型MOS−FET(以後PMOSトランジスタと記
す)でありTN はNMOSトランジスタであって図2に
示すように配置されている。すなわち、NMOSトラン
ジスタTN のソース端子S(n)とこのNMOSトラン
ジスタTN が内部に配置されているP型サブストレート
端子Sub(P)とが接地端子GNDに接続された構成
となっている。
【0003】
【発明が解決しようとする課題】上述した、従来の保護
回路の構成は図2に示す通りであって、NMOSトラン
ジスタTN のソース端子S(n)とP型サブストレート
端子Sub(P)は、接地端子GNDに極力抵抗が介在
しないように接続されている。しかし図2に示したよう
に、ソース端子S(n)−接地端子GND間およびソー
ス端子S(n)−P型サブストレート端子Sub(P)
間を低抵抗金属配線などで接続しようとしても、配置や
配線の関係から有限長の配線とならざるを得ず、上記端
子間には実際それぞれr1 ,r2なる接続抵抗が介在す
ることになる。このため、従来の保護回路では静電耐圧
やラッチアップ耐量が低く、製品としての高い品質を保
つことが難かしい。
【0004】
【課題を解決するための手段】本発明の半導体集積回路
装置は、P型不純物の半導体領域内に配置されたN型M
OS−FETとこのN型MOS−FETのソースと前記
P型不純物半導体領域とを共に接地して保護回路として
使用する型の半導体集積回路装置において、前記N型M
OS−FETのソースから接地端子への接続抵抗に対し
てソースから前記P型不純物半導体領域への接続抵抗の
方が小さいことを特徴としている。
【0005】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図1は、本発明の一実施例の半導体
集積回路装置における保護回路の回路図である。
【0006】図1を参照すると、本実施例においては、
保護回路を構成するNMOSトランジスタTN のソース
端子S(n)と接地端子GNDとの間の抵抗=r3 +r
5 に対し、ソース端子S(n)とP型サブストレート端
子Sub(P)との間の抵抗=r3 +r4 が、r3 +r
4 <r3 +r5 なる関係を保つようにそれぞれの端子が
接続されている。
【0007】このようにすると、パッド端子PADに、
接地電位に対し正のサージが入った場合に、保護機能と
して作用するNMOSトランジスタTN ソース領域とP
型サブストレート及びドレイン領域とで構成されるラテ
ラルnpnトランジスタのバイポーラアクションによ
り、印加サージが効果的に吸収される。
【0008】又、CMOSを構成するそれぞれの各端子
に電気的外乱が印加されたときに発生するラッチアップ
に対しても、CMOSを構成するNMOSトランジスタ
のソース端子とサブストレート端子との間の抵抗をソー
ス端子と接地端子との間の抵抗よりも小さくすることに
より発生を抑止する効果が生じる。
【0009】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、保護回路を構成するNMOSトランジス
タに対して、ソース端子とP型サブストレート端子との
間の抵抗より、ソース端子と接地端子との間の抵抗の方
が大きくなるように構成されている。
【0010】このことにより、本発明によれば、静電耐
圧が高く外部からのサージ入力を効果に吸収することが
でき、しかもラッチアップ耐量の高い半導体集積回路装
置を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施例の半導体集積回路装置におけ
る保護回路の回路図である。
【図2】従来の半導体集積回路装置における保護回路の
回路図である。
【符号の説明】
N NMOSトランジスタ TP PMOSトランジスタ Sub(P) P型サブストレート端子 S(n) ソース端子 r1 ,r2 ,r3 ,r4 ,r5 接地端子 PAD パッド端子 GND 接地端子

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 P型不純物の半導体領域内に配置された
    N型MOS−FETとこのN型MOS−FETのソース
    と前記P型不純物半導体領域とを共に接地して保護回路
    として使用する型の半導体集積回路装置において、 前記N型MOS−FETのソースから接地端子への接続
    抵抗に対してソースから前記P型不純物半導体領域への
    接続抵抗の方が小さいことを特徴とする半導体集積回路
    装置。
JP26649591A 1991-10-15 1991-10-15 半導体集積回路装置 Pending JPH05109990A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60767A (ja) * 1983-06-17 1985-01-05 Hitachi Ltd 半導体装置
JPS6269661A (ja) * 1985-09-24 1987-03-30 Toshiba Corp 半導体集積回路の保護回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60767A (ja) * 1983-06-17 1985-01-05 Hitachi Ltd 半導体装置
JPS6269661A (ja) * 1985-09-24 1987-03-30 Toshiba Corp 半導体集積回路の保護回路

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Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980331