JPH06326307A - 半導体集積回路の入力回路装置及びその製造方法 - Google Patents
半導体集積回路の入力回路装置及びその製造方法Info
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- JPH06326307A JPH06326307A JP5131034A JP13103493A JPH06326307A JP H06326307 A JPH06326307 A JP H06326307A JP 5131034 A JP5131034 A JP 5131034A JP 13103493 A JP13103493 A JP 13103493A JP H06326307 A JPH06326307 A JP H06326307A
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Abstract
(57)【要約】
【目的】 保護機能を維持しながら寄生容量を低減し高
速化を可能とした半導体集積回路の入力回路装置を提供
する。 【構成】 一端をパッド１に接続した第１ポリシリコン
抵抗２と、電源線に一端を接続した保護ダイオード３
と、第１ポリシリコン抵抗２の他端と保護ダイオード３
の他端の間に接続したＭＯＳキャパシタ４と、接地線に
一端を接続した保護ダイオード５と、第１ポリシリコン
抵抗２の他端と保護ダイオード５の他端の間に接続した
ＭＯＳキャパシタ６と、第１ポリシリコン抵抗２の他端
に一端を接続した第２ポリシリコン抵抗７と、第２ポリ
シリコン抵抗７の他端に接続したＣＭＯＳインバータ
８，９とで半導体集積回路の入力回路装置を構成する。
速化を可能とした半導体集積回路の入力回路装置を提供
する。 【構成】 一端をパッド１に接続した第１ポリシリコン
抵抗２と、電源線に一端を接続した保護ダイオード３
と、第１ポリシリコン抵抗２の他端と保護ダイオード３
の他端の間に接続したＭＯＳキャパシタ４と、接地線に
一端を接続した保護ダイオード５と、第１ポリシリコン
抵抗２の他端と保護ダイオード５の他端の間に接続した
ＭＯＳキャパシタ６と、第１ポリシリコン抵抗２の他端
に一端を接続した第２ポリシリコン抵抗７と、第２ポリ
シリコン抵抗７の他端に接続したＣＭＯＳインバータ
８，９とで半導体集積回路の入力回路装置を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳゲートアレ
イ等の半導体集積回路の入力回路装置及びその製造方法
に関する。
イ等の半導体集積回路の入力回路装置及びその製造方法
に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳゲートアレイ等の半導体
集積回路においては、回路の静電破壊を防止するため、
抵抗とクランプダイオードを組み合わせた静電保護回路
が用いられている。図５は、例えば、「ＣＭＯＳ ＶＬ
ＳＩ設計の原理」（富沢孝他監訳，丸善発行，第196
頁）等に開示されている従来の静電保護回路を備えた入
力回路装置の構成例を示す回路構成図である。この静電
保護回路は、図５に示すように、電源線ＶDDと入力信号
線の間にＰＮ接合が逆バイアスになるように保護ダイオ
ード103 を接続し、接地線ＶSSと入力信号線の間にも同
様に保護ダイオード104 を接続し、そしてこれらの保護
ダイオード103 ，104 は、ポリシリコンからなる入力保
護抵抗102 を介して外部入力ボンディングパッド101 に
接続して構成されている。なお図５において、105 ，10
6 は入力バッファを構成するＣＭＯＳインバータを示し
ている。そして上記保護ダイオード103 ，104 は、通常
ウェル領域と高濃度拡散層の接合部で形成するようにな
っている。
集積回路においては、回路の静電破壊を防止するため、
抵抗とクランプダイオードを組み合わせた静電保護回路
が用いられている。図５は、例えば、「ＣＭＯＳ ＶＬ
ＳＩ設計の原理」（富沢孝他監訳，丸善発行，第196
頁）等に開示されている従来の静電保護回路を備えた入
力回路装置の構成例を示す回路構成図である。この静電
保護回路は、図５に示すように、電源線ＶDDと入力信号
線の間にＰＮ接合が逆バイアスになるように保護ダイオ
ード103 を接続し、接地線ＶSSと入力信号線の間にも同
様に保護ダイオード104 を接続し、そしてこれらの保護
ダイオード103 ，104 は、ポリシリコンからなる入力保
護抵抗102 を介して外部入力ボンディングパッド101 に
接続して構成されている。なお図５において、105 ，10
6 は入力バッファを構成するＣＭＯＳインバータを示し
ている。そして上記保護ダイオード103 ，104 は、通常
ウェル領域と高濃度拡散層の接合部で形成するようにな
っている。
【０００３】
【発明が解決しようとする課題】ところで、最近の半導
体集積回路の高速化に伴い、その入力回路装置も伝搬遅
延時間を出来るだけ小さくすることが要求されている。
この伝搬遅延時間の短縮手段の１つとして寄生容量の低
減化がある。入力回路装置の寄生容量は、大きく分ける
と２つある。その１つは保護ダイオードによる接合容量
であり、他の１つはＣＭＯＳインバータの入力ゲート容
量である。デバイスの微細化に伴い寄生容量も小さくな
ってきてはいるが、保護ダイオード等は、その使用目的
上小さくすることはなかなか困難である。したがって、
この保護ダイオードの接合容量による寄生容量が、入力
回路装置の伝搬遅延時間を低減できない一因となってい
る。
体集積回路の高速化に伴い、その入力回路装置も伝搬遅
延時間を出来るだけ小さくすることが要求されている。
この伝搬遅延時間の短縮手段の１つとして寄生容量の低
減化がある。入力回路装置の寄生容量は、大きく分ける
と２つある。その１つは保護ダイオードによる接合容量
であり、他の１つはＣＭＯＳインバータの入力ゲート容
量である。デバイスの微細化に伴い寄生容量も小さくな
ってきてはいるが、保護ダイオード等は、その使用目的
上小さくすることはなかなか困難である。したがって、
この保護ダイオードの接合容量による寄生容量が、入力
回路装置の伝搬遅延時間を低減できない一因となってい
る。
【０００４】本発明は、従来の半導体集積回路の入力回
路装置における上記問題点を解消するためになされたも
ので、保護機能を維持しながら寄生容量を低減し高速化
を可能とした半導体集積回路の入力回路装置及びその製
造方法を提供することを目的とする。
路装置における上記問題点を解消するためになされたも
ので、保護機能を維持しながら寄生容量を低減し高速化
を可能とした半導体集積回路の入力回路装置及びその製
造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとからなる入力バッフ
ァ回路と、入力信号線と電源線の間に設けた対電源用保
護素子と入力信号線と接地線の間に設けた対接地用保護
素子とを有する入力保護回路とで構成した半導体集積回
路の入力回路装置において、前記対電源用保護素子と対
接地用保護素子の少なくとも一方の保護素子と入力信号
線との間にＭＯＳキャパシタを直列に接続して構成する
ものである。
決するため、本発明は、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとからなる入力バッフ
ァ回路と、入力信号線と電源線の間に設けた対電源用保
護素子と入力信号線と接地線の間に設けた対接地用保護
素子とを有する入力保護回路とで構成した半導体集積回
路の入力回路装置において、前記対電源用保護素子と対
接地用保護素子の少なくとも一方の保護素子と入力信号
線との間にＭＯＳキャパシタを直列に接続して構成する
ものである。
【０００６】このように構成した入力回路装置における
保護素子部分の寄生容量は、保護素子の寄生容量とＭＯ
Ｓキャパシタの容量の直列接続容量となり、ＭＯＳキャ
パシタを接続しない場合の容量より低減され、したがっ
て入力回路装置の伝搬遅延時間は改善される。またＥＳ
Ｄが印加された場合はＭＯＳキャパシタを構成している
ゲート絶縁膜が破壊され、ＥＳＤによる電荷を保護素子
を介して放電し、保護機能は維持される。
保護素子部分の寄生容量は、保護素子の寄生容量とＭＯ
Ｓキャパシタの容量の直列接続容量となり、ＭＯＳキャ
パシタを接続しない場合の容量より低減され、したがっ
て入力回路装置の伝搬遅延時間は改善される。またＥＳ
Ｄが印加された場合はＭＯＳキャパシタを構成している
ゲート絶縁膜が破壊され、ＥＳＤによる電荷を保護素子
を介して放電し、保護機能は維持される。
【０００７】また、本発明に係る製造方法は、半導体基
板にウェル領域とフィールド酸化膜を形成したのち活性
領域に高濃度拡散層を形成し、次いで活性領域上にゲー
ト酸化膜を介してゲートを形成し、前記ウェル領域と高
濃度拡散層とで保護素子を構成し、前記ゲートとゲート
酸化膜と高濃度拡散層とでＭＯＳキャパシタを構成する
ものである。
板にウェル領域とフィールド酸化膜を形成したのち活性
領域に高濃度拡散層を形成し、次いで活性領域上にゲー
ト酸化膜を介してゲートを形成し、前記ウェル領域と高
濃度拡散層とで保護素子を構成し、前記ゲートとゲート
酸化膜と高濃度拡散層とでＭＯＳキャパシタを構成する
ものである。
【０００８】このような製造方法を用いることにより、
ＭＯＳキャパシタの下部に保護素子を形成することがで
き、入力回路装置の占有面積の増大をもたらすことな
く、伝搬遅延時間を改善した半導体集積回路の入力回路
装置を製造することが可能となる。
ＭＯＳキャパシタの下部に保護素子を形成することがで
き、入力回路装置の占有面積の増大をもたらすことな
く、伝搬遅延時間を改善した半導体集積回路の入力回路
装置を製造することが可能となる。
【０００９】
【実施例】次に実施例について説明する。図１は、本発
明に係る半導体集積回路の入力回路装置の第１実施例を
示す回路構成図である。図において、１はボンディング
パッド、２は一端をボンディングパッド１に接続した第
１ポリシリコン抵抗、３は電源線ＶDDに一端を接続した
Ｐ+ 保護ダイオード、４は第１ポリシリコン抵抗２の他
端とＰ+ 保護ダイオード３の他端の間に接続したＭＯＳ
キャパシタ、５は接地線ＶSSに一端を接続したＮ+ 保護
ダイオード、６は第１ポリシリコン抵抗２の他端とＮ+
保護ダイオード５の他端の間に接続したＭＯＳキャパシ
タ、７は第１ポリシリコン抵抗２の他端に一端を接続し
た第２ポリシリコン抵抗、８，９は第２ポリシリコン抵
抗７の他端に接続した入力バッファを構成する２段構成
のＣＭＯＳインバータである。そしてＰ+ 保護ダイオー
ド３及びＮ+ 保護ダイオード５は、半導体基板に形成さ
れたウェル領域と高濃度拡散層の接合で形成され、ＭＯ
Ｓキャパシタ４，６は、それぞれＰ+ 保護ダイオード３
及びＮ+ 保護ダイオード５の活性領域に形成されるよう
になっている。
明に係る半導体集積回路の入力回路装置の第１実施例を
示す回路構成図である。図において、１はボンディング
パッド、２は一端をボンディングパッド１に接続した第
１ポリシリコン抵抗、３は電源線ＶDDに一端を接続した
Ｐ+ 保護ダイオード、４は第１ポリシリコン抵抗２の他
端とＰ+ 保護ダイオード３の他端の間に接続したＭＯＳ
キャパシタ、５は接地線ＶSSに一端を接続したＮ+ 保護
ダイオード、６は第１ポリシリコン抵抗２の他端とＮ+
保護ダイオード５の他端の間に接続したＭＯＳキャパシ
タ、７は第１ポリシリコン抵抗２の他端に一端を接続し
た第２ポリシリコン抵抗、８，９は第２ポリシリコン抵
抗７の他端に接続した入力バッファを構成する２段構成
のＣＭＯＳインバータである。そしてＰ+ 保護ダイオー
ド３及びＮ+ 保護ダイオード５は、半導体基板に形成さ
れたウェル領域と高濃度拡散層の接合で形成され、ＭＯ
Ｓキャパシタ４，６は、それぞれＰ+ 保護ダイオード３
及びＮ+ 保護ダイオード５の活性領域に形成されるよう
になっている。
【００１０】このように構成した入力回路装置において
は、Ｐ+ 保護ダイオード３及びＮ+保護ダイオード５に
は接合部に空乏層が存在するため、これによる寄生容量
Ｃ3，Ｃ5 が形成されている。そして、これらの寄生容
量Ｃ3 ，Ｃ5 にＭＯＳキャパシタ４，６の容量Ｃ4 ，Ｃ
6 が、それぞれ直列に接続されているので、電源線ＶDD
に接続される寄生容量の和は、Ｃ3 ・Ｃ4 ／（Ｃ3 ＋Ｃ
4 ）となり、ＭＯＳキャパシタ４を接続しない従来の構
成の場合の寄生容量Ｃ3 よりも、（Ｃ3 ）2 ／（Ｃ3 ＋
Ｃ4 ）だけ小さくなる。同様に接地線ＶSSに接続される
寄生容量の和もＭＯＳキャパシタ６を接続しない場合よ
り小さくなる。これにより入力回路装置の伝搬遅延時間
が短縮される。
は、Ｐ+ 保護ダイオード３及びＮ+保護ダイオード５に
は接合部に空乏層が存在するため、これによる寄生容量
Ｃ3，Ｃ5 が形成されている。そして、これらの寄生容
量Ｃ3 ，Ｃ5 にＭＯＳキャパシタ４，６の容量Ｃ4 ，Ｃ
6 が、それぞれ直列に接続されているので、電源線ＶDD
に接続される寄生容量の和は、Ｃ3 ・Ｃ4 ／（Ｃ3 ＋Ｃ
4 ）となり、ＭＯＳキャパシタ４を接続しない従来の構
成の場合の寄生容量Ｃ3 よりも、（Ｃ3 ）2 ／（Ｃ3 ＋
Ｃ4 ）だけ小さくなる。同様に接地線ＶSSに接続される
寄生容量の和もＭＯＳキャパシタ６を接続しない場合よ
り小さくなる。これにより入力回路装置の伝搬遅延時間
が短縮される。
【００１１】またＥＳＤが印加された場合は、ＭＯＳキ
ャパシタ４又は６のゲート酸化膜が破壊され、ＥＳＤに
よる電荷を保護ダイオード３又は５を介して放電する。
またＣＭＯＳインバータ８の入力ゲート部においては、
保護ダイオード部と入力ゲート部との間に挿入されてい
る第２ポリシリコン抵抗７によりＥＳＤは減衰され、Ｃ
ＭＯＳインバータ８の入力ゲート部のゲート酸化膜は破
壊されず、回路動作上問題は生じない。この場合、ＭＯ
Ｓキャパシタ４又は６は上記のように絶縁破壊してしま
うが、絶縁破壊しても図５に示した従来の保護回路と同
等の構成になるので、致命的な故障とはならない。
ャパシタ４又は６のゲート酸化膜が破壊され、ＥＳＤに
よる電荷を保護ダイオード３又は５を介して放電する。
またＣＭＯＳインバータ８の入力ゲート部においては、
保護ダイオード部と入力ゲート部との間に挿入されてい
る第２ポリシリコン抵抗７によりＥＳＤは減衰され、Ｃ
ＭＯＳインバータ８の入力ゲート部のゲート酸化膜は破
壊されず、回路動作上問題は生じない。この場合、ＭＯ
Ｓキャパシタ４又は６は上記のように絶縁破壊してしま
うが、絶縁破壊しても図５に示した従来の保護回路と同
等の構成になるので、致命的な故障とはならない。
【００１２】上記図１に示した第１実施例の入力回路装
置を製造するには、通常のセルフアラインＣＭＯＳ製造
プロセスとは一部異なる製造工程を用いて製造する。す
なわち、通常のセルフアラインＣＭＯＳ製造工程では、
ポリシリコン層によるゲートの形成後に、高濃度拡散層
をイオン注入により形成し、ソース・ドレイン領域を構
成する。図２に、この通常の製造プロセスを用いた場合
のＰ+ 保護ダイオード部側のＭＯＳキャパシタ部分の断
面を示す。図２において、11はＮウェル、12はＰ+ 高濃
度拡散層、13はフィールド酸化膜、14はゲート酸化膜、
15はポリシリコンゲートであり、ポリシリコンゲート15
とゲート酸化膜14とＮウェル11とでＭＯＳキャパシタを
構成している。この製造プロセスの場合、ゲート15直下
の活性領域は高濃度拡散層をイオン注入で形成すること
ができず、したがってこの部分には保護ダイオードは形
成されない。
置を製造するには、通常のセルフアラインＣＭＯＳ製造
プロセスとは一部異なる製造工程を用いて製造する。す
なわち、通常のセルフアラインＣＭＯＳ製造工程では、
ポリシリコン層によるゲートの形成後に、高濃度拡散層
をイオン注入により形成し、ソース・ドレイン領域を構
成する。図２に、この通常の製造プロセスを用いた場合
のＰ+ 保護ダイオード部側のＭＯＳキャパシタ部分の断
面を示す。図２において、11はＮウェル、12はＰ+ 高濃
度拡散層、13はフィールド酸化膜、14はゲート酸化膜、
15はポリシリコンゲートであり、ポリシリコンゲート15
とゲート酸化膜14とＮウェル11とでＭＯＳキャパシタを
構成している。この製造プロセスの場合、ゲート15直下
の活性領域は高濃度拡散層をイオン注入で形成すること
ができず、したがってこの部分には保護ダイオードは形
成されない。
【００１３】これに対し、本発明における製造方法は、
従来の製造プロセスの次の点を変更するものである。こ
れを図３に示す断面図を用いて説明する。まず半導体基
板にＮウェル21を形成したのち、周知の選択酸化法によ
りフィールド酸化膜23を形成する。次いで、保護ダイオ
ードを形成する活性領域にフォトリソグラフィー技術に
よりＰ+ 高濃度拡散層22を形成する。次に保護ダイオー
ドの活性領域上にゲート酸化膜24とポリシリコンゲート
25を、図示しないＣＭＯＳトランジスタのゲート部と共
に形成する。そして、Ｎウェル21とＰ+ 高濃度拡散層22
の接合でＰ+ 保護ダイオードを構成し、ゲート25とゲー
ト酸化膜24とＰ+ 高濃度拡散層22とでＭＯＳキャパシタ
を構成するものである。
従来の製造プロセスの次の点を変更するものである。こ
れを図３に示す断面図を用いて説明する。まず半導体基
板にＮウェル21を形成したのち、周知の選択酸化法によ
りフィールド酸化膜23を形成する。次いで、保護ダイオ
ードを形成する活性領域にフォトリソグラフィー技術に
よりＰ+ 高濃度拡散層22を形成する。次に保護ダイオー
ドの活性領域上にゲート酸化膜24とポリシリコンゲート
25を、図示しないＣＭＯＳトランジスタのゲート部と共
に形成する。そして、Ｎウェル21とＰ+ 高濃度拡散層22
の接合でＰ+ 保護ダイオードを構成し、ゲート25とゲー
ト酸化膜24とＰ+ 高濃度拡散層22とでＭＯＳキャパシタ
を構成するものである。
【００１４】この製造プロセスにより、保護ダイオード
の活性領域上にポリシリコンゲートを形成しても、その
直下の活性領域に高濃度拡散層を形成することができ
る。この図３に示した製造方法では、Ｐ+ 保護ダイオー
ド部について説明したが、Ｎ+保護ダイオード部も同様
のプロセス工程で製造することができる。
の活性領域上にポリシリコンゲートを形成しても、その
直下の活性領域に高濃度拡散層を形成することができ
る。この図３に示した製造方法では、Ｐ+ 保護ダイオー
ド部について説明したが、Ｎ+保護ダイオード部も同様
のプロセス工程で製造することができる。
【００１５】次に、図４に基づいて本発明に係る半導体
集積回路の入力回路装置の第２実施例について説明す
る。この実施例は、図１に示した第１実施例における保
護ダイオードの代わりに、保護素子としてＭＯＳトラン
ジスタを用いて構成したものである。図４において、31
はボンディングパッド、32は第１ポリシリコン抵抗、33
はプルアップされたＰチャネルＭＯＳトランジスタ、34
はＰチャネルＭＯＳトランジスタ33のドレイン上に形成
されたＭＯＳキャパシタ、35はプルダウンされたＮチャ
ネルＭＯＳトランジスタ、36はＮチャネルＭＯＳトラン
ジスタ35のドレイン上に形成されたＭＯＳキャパシタ、
37は第２ポリシリコン抵抗、38，39はＣＭＯＳインバー
タである。
集積回路の入力回路装置の第２実施例について説明す
る。この実施例は、図１に示した第１実施例における保
護ダイオードの代わりに、保護素子としてＭＯＳトラン
ジスタを用いて構成したものである。図４において、31
はボンディングパッド、32は第１ポリシリコン抵抗、33
はプルアップされたＰチャネルＭＯＳトランジスタ、34
はＰチャネルＭＯＳトランジスタ33のドレイン上に形成
されたＭＯＳキャパシタ、35はプルダウンされたＮチャ
ネルＭＯＳトランジスタ、36はＮチャネルＭＯＳトラン
ジスタ35のドレイン上に形成されたＭＯＳキャパシタ、
37は第２ポリシリコン抵抗、38，39はＣＭＯＳインバー
タである。
【００１６】このように構成した入力回路装置におい
て、保護素子用のＭＯＳトランジスタ33，35のドレイン
領域は、第１実施例の保護ダイオードと同じ構造になっ
ているので空乏層が存在し寄生容量が形成される。この
ＭＯＳトランジスタ33，35の寄生容量にＭＯＳキャパシ
タ34，36の容量が直列に接続されるので、それらの寄生
容量和はＭＯＳキャパシタ34，36を接続しない場合より
低減され、伝搬遅延時間が改善される。この第２実施例
の入力回路装置を製造する場合も、第１実施例の製造プ
ロセスと同様に、保護用ＭＯＳトランジスタのドレイン
領域は、ポリシリコンゲートの形成前に高濃度拡散層を
設けることにより形成される。
て、保護素子用のＭＯＳトランジスタ33，35のドレイン
領域は、第１実施例の保護ダイオードと同じ構造になっ
ているので空乏層が存在し寄生容量が形成される。この
ＭＯＳトランジスタ33，35の寄生容量にＭＯＳキャパシ
タ34，36の容量が直列に接続されるので、それらの寄生
容量和はＭＯＳキャパシタ34，36を接続しない場合より
低減され、伝搬遅延時間が改善される。この第２実施例
の入力回路装置を製造する場合も、第１実施例の製造プ
ロセスと同様に、保護用ＭＯＳトランジスタのドレイン
領域は、ポリシリコンゲートの形成前に高濃度拡散層を
設けることにより形成される。
【００１７】上記各実施例においては、ＭＯＳキャパシ
タを電源線側の保護素子部及び接地線側の保護素子部の
双方に設けたものを示したが、いずれか一方にのみ設け
ても、若干伝搬遅延時間の短縮化は低下するが、ほぼ同
様な作用効果を得ることができる。
タを電源線側の保護素子部及び接地線側の保護素子部の
双方に設けたものを示したが、いずれか一方にのみ設け
ても、若干伝搬遅延時間の短縮化は低下するが、ほぼ同
様な作用効果を得ることができる。
【００１８】
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明の入力回路装置によれば、保護素子の機能を
維持しながら寄生容量を低減して伝搬遅延時間を改善す
ることができる。また本発明の製造方法によれば、ＭＯ
Ｓキャパシタの下部に保護素子を形成することができ、
占有面積の増大をもたらすことなく伝搬遅延時間を改善
した入力回路装置を実現することができる。
に、本発明の入力回路装置によれば、保護素子の機能を
維持しながら寄生容量を低減して伝搬遅延時間を改善す
ることができる。また本発明の製造方法によれば、ＭＯ
Ｓキャパシタの下部に保護素子を形成することができ、
占有面積の増大をもたらすことなく伝搬遅延時間を改善
した入力回路装置を実現することができる。
【図１】本発明に係る半導体集積回路の入力回路装置の
第１実施例を示す回路構成図である。
第１実施例を示す回路構成図である。
【図２】一般的なセルフアラインＣＭＯＳ製造プロセス
により形成されたＭＯＳキャパシタ部分を示す断面図で
ある。
により形成されたＭＯＳキャパシタ部分を示す断面図で
ある。
【図３】図１に示した第１実施例の入力回路装置の製造
方法を説明するためのＭＯＳキャパシタ部分を示す断面
図である。
方法を説明するためのＭＯＳキャパシタ部分を示す断面
図である。
【図４】本発明に係る入力回路装置の第２実施例を示す
回路構成図である。
回路構成図である。
【図５】従来の入力回路装置の構成例を示す回路構成図
である。
である。
１ ボンディングパッド ２ 第１ポリシリコン抵抗 ３ Ｐ+ 保護ダイオード ４ ＭＯＳキャパシタ ５ Ｎ+ 保護ダイオード ６ ＭＯＳキャパシタ ７ 第２ポリシリコン抵抗 ８，９ ＣＭＯＳインバータ 21 Ｎウェル 22 Ｐ+ 高濃度拡散層 23 フィールド酸化膜 24 ゲート酸化膜 25 ポリシリコンゲート 31 ボンディングパッド 32 第１ポリシリコン抵抗 33 ＰチャネルＭＯＳトランジスタ 34 ＭＯＳキャパシタ 35 ＮチャネルＭＯＳトランジスタ 36 ＭＯＳキャパシタ 37 第２ポリシリコン抵抗 38，39 ＣＭＯＳインバータ
Claims (4)
- 【請求項１】 ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとからなる入力バッファ回路
と、入力信号線と電源線の間に設けた対電源用保護素子
と入力信号線と接地線の間に設けた対接地用保護素子と
を有する入力保護回路とで構成した半導体集積回路の入
力回路装置において、前記対電源用保護素子と対接地用
保護素子の少なくとも一方の保護素子と入力信号線との
間にＭＯＳキャパシタを直列に接続したことを特徴とす
る半導体集積回路の入力回路装置。 - 【請求項２】 前記ＭＯＳキャパシタは、前記対電源用
保護素子又は対接地用保護素子の少なくとも一方の保護
素子の活性領域上に形成されていることを特徴とする請
求項１記載の半導体集積回路の入力回路装置。 - 【請求項３】 前記ＭＯＳキャパシタは、ゲート酸化膜
と該ゲート酸化膜の上部に形成されたゲートと該ゲート
酸化膜の下部に形成された高濃度拡散層とで構成されて
いることを特徴とする請求項１又は２記載の半導体集積
回路の入力回路装置。 - 【請求項４】 ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとからなる入力バッファ回路
と、入力信号線と電源線の間に設けた対電源用保護素子
と入力信号線と接地線の間に設けた対接地用保護素子と
前記各保護素子の少なくとも一方と入力信号線との間に
直列に接続したＭＯＳキャパシタとを有する入力保護回
路とで構成した半導体集積回路の入力回路装置の製造方
法において、半導体基板にウェル領域とフィールド酸化
膜を形成したのち活性領域に高濃度拡散層を形成し、次
いで活性領域上にゲート酸化膜を介してゲートを形成
し、前記ウェル領域と高濃度拡散層とで保護素子を構成
し、前記ゲートとゲート酸化膜と高濃度拡散層とでＭＯ
Ｓキャパシタを構成することを特徴とする半導体集積回
路の入力回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131034A JPH06326307A (ja) | 1993-05-10 | 1993-05-10 | 半導体集積回路の入力回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131034A JPH06326307A (ja) | 1993-05-10 | 1993-05-10 | 半導体集積回路の入力回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326307A true JPH06326307A (ja) | 1994-11-25 |
Family
ID=15048479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5131034A Withdrawn JPH06326307A (ja) | 1993-05-10 | 1993-05-10 | 半導体集積回路の入力回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326307A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252089A (ja) * | 1996-03-16 | 1997-09-22 | Kaho Denshi Kofun Yugenkoshi | Ｃｍｏｓ集積回路の内部保護回路 |
| WO2005122373A1 (ja) * | 2004-06-09 | 2005-12-22 | Rohm Co., Ltd | レベルシフト回路及びこれを備えたスイッチングレギュレータ |
| KR100587027B1 (ko) * | 1999-02-03 | 2006-06-07 | 주식회사 하이닉스반도체 | 디램 내장 로직회로의 오동작 방지회로 |
| US7061052B2 (en) | 1999-02-18 | 2006-06-13 | Oki Electric Industry Co., Ltd. | Input protection circuit connected to protection circuit power source potential line |
| JP2018101808A (ja) * | 2018-03-12 | 2018-06-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1993
- 1993-05-10 JP JP5131034A patent/JPH06326307A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252089A (ja) * | 1996-03-16 | 1997-09-22 | Kaho Denshi Kofun Yugenkoshi | Ｃｍｏｓ集積回路の内部保護回路 |
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| EP1768240A1 (en) * | 2004-06-09 | 2007-03-28 | Rohm Co., Ltd. | Level shift circuit and switching regulator using the same |
| JPWO2005122373A1 (ja) * | 2004-06-09 | 2008-04-10 | ローム株式会社 | レベルシフト回路及びこれを備えたスイッチングレギュレータ |
| EP1768240A4 (en) * | 2004-06-09 | 2008-05-28 | Rohm Co Ltd | LEVEL CONTROL CIRCUIT AND SWITCHING CONTROLLER THEREWITH |
| KR100834219B1 (ko) * | 2004-06-09 | 2008-05-30 | 로무 가부시키가이샤 | 레벨 시프트 회로 및 이를 구비한 스위칭 레귤레이터 |
| JP4514753B2 (ja) * | 2004-06-09 | 2010-07-28 | ローム株式会社 | レベルシフト回路及びこれを備えたスイッチングレギュレータ |
| JP2018101808A (ja) * | 2018-03-12 | 2018-06-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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