KR930001561B1 - 반도체 집적 회로장치 - Google Patents

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히사오 가쯔또
고스께 오꾸야마
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
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Abstract

내용 없음.

Description

반도체 집적 회로장치
제1도는 본 발명의 1실시예를 도시한 단면도.
제2a도 내지 제2g도는 제1도의 실시예의 제조공정을 도시한 단면도.
제3도는 본 발명의 다른 실시예의 단면도.
제4a도 및 제4b도는 제3도의 실시예의 제조공정의 일부를 도시한 단면도.
제5도는 본 발명이 적용된 출력회로의 예를 도시한 단면도.
제6도는 본 발명의 또 다른 실시예를 도시한 단면도.
본 발명은 반도체집적회로장치에 관한 것으로, 특히 핫캐리어 대책과 정전파괴대책을 실시하고, 또한 내부회로 LDD(Lightly Doped Drain)구조의 MOS형 전계효과트랜지스터를 갖는 반도체집적회로장치에 관한 것이다.
MOS(Metal Oxide Semiconductor) 전계효과트랜지스터(MOSFET)를 구비한 반도체집적회로장치, 특히 미세화를 도모한 반도체집적회로장치에서는 핫캐리어의 발생을 방지하기 위해 소오스·드레인에 LDD 구조를 사용하는 것이 제안되고 있다. LDD 구조에서는 게이트전극에서 분리되어 형성된 게이트전극(이하, 게이트전극이라 한다)에 대해서 오프셋으로 형성된 고불순물 농도영역, 이것과 게이트전극사이에 마련한 저불순물 농도영역으로 소오스·드레인영역으로 구성된다. LDD 구조에 의해서 드레인끝의 채널방향의 전계가 완화되는 결과, 핫캐리어의 발생이 억제된다. 이것에 의해, 핫캐리어에 의한 소자특성 저하를 억제하여 신뢰성의 향상을 도모할수가 있다. 상기 저불순물 농도영역은, 예를들면 N채널 MOSFET(이하, NMOSFET라 한다)의 경우 1013/㎠ 정도의 농도로 하고, 그 길이는 0.2∼0.4㎛이다.
또한, LDD에 대해서는 P.J.Tsang 등의 IEEE Transactions on Electron Devices, Vol.ED-29. No. 4, PP. 590(1982)에 기재되어 있다.
LDD 구조를 사용해서 본 발명자가 D-RAM(Dynamic-RAM) 등을 시험제작한 결과, 출력회로에 있어서의 정전파괴내압에 문제가 있는 것을 판명하였다. 즉, LDD 구조의 소자를 입력회로와 같이 외부에서 정전에너지가 직접 인가되는 부위의 소자에서는 비교적 작은 정전에너지에 의해서도 게이트절연막의 파괴가 발생하는 것이 명확하게 되었다. 이 원인으로써는 본딩패드에 접속된 소자가 도통하는 전압이 저불순물 농도영역의 존재에 의해서 높게 되기 때문에, 게이트절연막에 가해지는 전압이 높게 되고, 이 결과 정전파괴내압을 저하시키기 때문이라고 고려된다.
이 때문에, 본 발명자는 검토를 거듭한 결과 다음의 것을 발견하였다.
핫캐리어의 방지에 관해서는 출력회로용 MOSFET의 소오스·드레인영역을 비소만으로 구성하는 것보다 인으로 구성하는 쪽이 유효하다. 또, LDD 구조의 저불순물 농도영역에 사용하고 있는 인을 이용해서 출력회로의 MOSFET의 소오스·드레인영역을 형성한 경우는 불순물농도가 충분하지 않다. 즉, 본딩패드에 접속된 소자가 도통하는 전압이 높게 되어 버린다. 또, 소오스·드레인영역을 형성하기 위해 고농도의 인을 통상의 방법(게이트전극을 마스크로 하는 방법)으로 기판에 도입한 경우, 인의 확산속도가 크기 때문에 게이트아래의 실효채널길이(게이트실효길이)가 작게 된다. 이것에 대처하고자 하면 게이트길이가 크게 되어, 그 결과로써 반도체집적회로장치의 미세화에 역행한다. 물론, 소오스·드레인영역 형성을 위해 비소만을 사용한 구성에서는 핫캐리어가 발생해 버린다.
본 발명의 목적은 MOS형 반도체집적회로장치의 파괴내압을 향상시키는 기술을 제공하는 것이다.
본 발명의 다른 목적은 내부회로에 LDD 구조의 MOSFET를 사용하는 반도체집적회로장치에 있어서의 정전파괴내압을 향상할 수 있는 반도체집적회로장치를 제공하는 것이다.
본 발명의 또 다른 목적은 정전파괴내압을 향상하는 한편으로, 핫캐리어가 발생하기 어렵게 한 반도체집적회로장치를 제공하는 것이다.
본 발명의 또 다른 목적은 소오스·드레인영역의 저항을 증대하는 일없이 소자의 동작의 고속화를 도모할 수 있는 반도체집적회로장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본원에서 제시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 내부회로에 LDD 구조의 제1MOSFET를 사용한 반도체집적회로장치의 출력회로를 소오스·드레인영역에 고농도의 인을 도프시킨 구조의 제2MOSFET로 구성한다. 이것에 의해 정전파괴내압의 향상을 도모하고, 한편으로는 핫캐리어가 발생하기 어렵게 하는 것이다.
또, 게이트전극의 양측에 형성한 사이드월 스페이서를 마스크로써 사용해서 고농도의 인의 도입을 실행한다. 이것에 의해 인의 확산속도가 큼에도 불구하고 게이트전극과의 중첩이 작은 소오스·드레인영역을 구성할 수 있다. 이 사이드월 스페이서 형성공정으로써는 내부회로의 LDD 구조를 형성하기 위한 사이드월 스페이서 형성공정을 그대로 이용할 수 있어 공정의 대폭적인 증가를 일으키는 일도 없다.
제1도는 본 발명을 CMOS 구성의 반도체집적회로장치, 예를들면, D-RAM에 사용한 실시예를 도시한 것이다. 영역(1)은 출력회로에 사용되는 소자가 형성되는 영역(출력회로영역)이고, 영역(2)는 메모리셀 이외의 내부회로를 구성하는 소자가 형성되는 영역(내부회로영역)이다. 제1도의 각각은 소자의 단면을 도시하고 있다.
P형 실리콘단결정으로 이루어지는 반도체기판(10)에는 출력회로(1)의 소자로써 제2MOSFET인 NMOSFET(11)을 형성한다. 기판(10) 및 이것에 마련한 N형 웰(14)에는 각각 내부회로(2)의 소자로써 제1MOSFET인 NMOSFET(12)와 제3MOSFET인 P채널 MOSFET(이하, PMOSFET라 한다)(13)을 형성하고 있다. 각각의 MOSFET는 소자분리 절연막인 필드산화막(SiO2)(15)에 의해서 서로 절연되어 있다.
상기 NMOSFET(11)은 게이트절연막(SiO2)(16)상에 형성한 다결정실리콘으로 이루어지는 제2게이트전극(17)과 상기 기판(10)의 주면에 마련한 소오스·드레인영역으로써 N형 영역(18)로 구성되어 있다. 상기 게이트전극(17)의 양측에 전압 CVD법으로 형성한 SiO2로 이루어지는 사이드월 스페이서(절연막)(22)가 형성된다. 그러나, MOSFET(11)은 LDD 구조를 갖고 있지 않다. N형 영역(18)은 저농도로 인을 도포한 영역(저농도 인영역)(19)와 제3반도체영역인 고농도로 인을 도포한 영역(고농도 인영역)(20)으로 구성되어 있다. 본예의 경우, 각 인영역(19), (20)의 농도는 각각 1013/㎤)이하, 1∼10×1015/㎠로 되어 있다. 특히, 인영역(20)은 1∼20×1019/㎤ 또는 그 이상의 농도로 된다. 인영역(20)의 농도는 적어도 다음에 기술하는 제1반도체영역인 인영역(26)의 농도보다 높을 필요가 있다. 이와 같이 고농도의 인영역을 소오스·드레인영역으로 하여도 다음에 기술하는 바와 같이 핫캐리어의 발생은 적고, 또한 정전파괴에 대한 강도가 증가하는 것을 본 발명자는 확인하고 있다. 또, 영역(19), (20)이 각각 기판(10)과 만드는 접합의 깊이는 0.2㎛, 0.5㎛로 하고 있다. 또한, 제3반도체영역인 고농도 인영역(20)의 안쪽끝은 게이트전극(17)의 양끝아래위치까지 확산하여 저농도 인영역(19)를 그 내부에 포함한 형으로 되어 있다.
상기 NMOSFET(12)는 게이트절연막(16)상의 다결정실리콘으로 이루어지는 제1게이트전극(23)과 소오스·드레인영역으로 N형 영역(24)로 구성되어 있다. 상기 게이트전극(23)의 양측에는 사이드월 스페이서(25)를 형성한다. N형 영역(24)는 제2반도체영역인 저농도 인영역(26)과 제1반도체영역인 고농도의 비소를 도프한 영역(비소영역)(27)로 구성되어 있다. 특히 비소영역(27)은 사이드월 스페이서(25)에 의해서 게이트전극(23)에 대해서 오프셋구조로 하고, 저농도 인영역(26)은 사이드월 스페이서(25) 아래까지 연장해서 형성된다. 이것에 의해 소위 LDD 구조로 되어 있다. 저농도 인영역(26)의 농도는 1013/㎠(약 1×1018/㎤) 이하, 비소영역(27)은 5∼10×1015/㎠(1∼4×1020/㎤)이다. 영역(26), (27)의 각각이 기판(10)과 만드는 접합의 깊이는 각각 0.2㎛, 0.2∼0.3㎛이다.
상기 MOSFET(13)은 게이트절연막(16)상의 다결정실리콘으로 이루어지는 제3게이트전극(28)과 N형 웰(14)에 형성한 소오스·드레인영역으로써의 P형 영역(29)로 구성되어 있다. 본예에서, 이 PMOSFET(13)은 LDD 구조로는 되어 있지 않다. 이 P형 영역(29)는 붕소를 농도 5∼1015/㎠ 정도로 도프해서 형성한다. 상기 소오스·드레인영역(18), (24), (29) 및 게이트전극(17), (23), (28)의 표면에는 백금 또는 고융점금속의 실리사이드층(33), (34)를 형성하고 있다. 도면중, (31)은 인 실리케이트 글라스(PSG) 등으로 이루어지는 층간 절연막, (32)는 알루미늄으로 이루어지는 배선층이다.
제5도는 출력회로를 도시한 도면으로써, 출력회로(1)의 예를 도시한 것이다. 제5도에서 알수 있는 바와같이 입력회로(1)은 본딩패드 BP에 접속된 회로이다. NMOSFET QN3이 NMOSFET(11), PMOSFET QP2가 PMOSFET(13)과 각각 동일한 구조로 된다. 여기서, 제5도에서 명확한 바와 같이 제2MOSFET인 NMOSFET(11)의 드레인은 저항소자를 거쳐서 본딩패드에 접속되고, 소오스 및 게이트전극은 접지되어 있다. 또, 내부회로(2)는 입력회로(1) 및 출력회로(1)과 메모리셀을 제외한 부분, 즉 디코더, 센스앰프, 메인앰프, 각종의 신호발생회로 등의 회로를 포함한다. 내부회로(2)는 말할것도 없이 제1MOSFET인 NMOSFET(12)로 구성되어 있고, 내부회로(2)에서의 출력은 출력용의 제2MOSFET인 NMOSFET(11)의 게이트전극에 입력되고, 제1MOSFET인 NMOSFET(11)의 드레인출력은 본딩패드와 반도체집적회로장치 외부로 출력된다.
또한, 본 실시예에서 메모리셀의 NMOSFET는 NMOSFET(12)보다 동일한 구조로 되어 있다.
이 구성에 의하면, 내부회로(2)에 있어서의 NMOSFET(12)에 있어서, N형 영역(24)는 비소영역(27)과 저농도 인영역(26)에 의해 LDD 구조로 되어 있으므로, 드레인영역(24) 끝에서의 전계를 완화해서 핫캐리어의 발생을 억제할수 있다. 이 결과, 스레쉬홀드전압의 변동을 방지해서 내부회로(2)에 있어서의 특성이 신뢰성을 향상할 수가 있다.
한편, 출력회로(1)의 NMOSFET(11)에 있어서 소오스·드레인영역(N형 영역)(18)이 저농도 인영역(19)를 포함하는 고농도 인영역(20)으로 구성되어 있으므로, 고농도 인영역(20)과 기판(10) 사이의 접합의 역방향 브레이크다운전압이 작게 된다. 이것에 의해서 게이트절연막의 정전파괴에 대한 내압을 향상할 수가 있다.
소오스·드레인영역(18)을 고농도화하는 것에 의해 전계강도가 높게 되지만, 불순물이 인(P)인 것에서 불순물농도 기울기가 완만하므로, 비소일때와 같은 핫캐리어의 발생은 없다. 물론, 출력회로에서는 소자사이즈와 인가되는 전압과의 관계에서 핫캐리어의 영향은 훨씬 적다.
또, 실리사이드층(33)을 사용하는 것에 의해 불순물에 인을 사용하여도 반도체영역(18)의 저항의 저감을 도모하여 고속화를 도모할수가 있다.
다음에, 이상의 구성의 반도체집적회로장치의 제조방법을 제2a도∼제2g도를 사용해서 설명한다.
먼저, 제2a도와 같이 P형 실리콘단결정으로 이루어지는 반도체기판(10)에 N형 웰(14)를 형성하고, 계속해서 소자분리 절연막(필드절연막)(15)와 게이트절연막(16)을 구성한다. CVD법에 의해 다결정실리콘을 기판전면에 퇴적하고, 또한 이것을 패터닝해서 각 MOSFET(11), (12), (13)의 게이트전극(17), (23), (28)을 형성한다. 이들 게이트전극 D-RAM의 경우에는 제2다결정실리콘층으로 형성하는 것은 물론이다.
계속해서, 제2b도에 도시한 바와 같이 PMOSFET(13)부를 포토레지스트막(40)으로 마스크한 상태에서 전면에 저농도(1013/㎠ 이하)의 인을 게이트전극(17), (23)을 마스크로써 사용하여 이온주입한다. 이것에 의해서 저농도 이온주입층(41)을 형성한다. 또한, 이때 포토레지스터막(40)으로 출력회로영역(1)을 덮고, NMOSFET(11)의 소오스·드레인영역에 인이 도입되지 않도록 하여도 좋다.
포토레지스트막(40)을 제거한 후, 이것을 어닐하는 것에 의해 NMOSFET(11), (12)의 각각에 제2c도와 같이 저농도 인영역(19), (26)을 형성한다. 그리고, 기판상 전면에 저압 CVD법 등에 의해 SiO2막(42)를 형성한다.
SiO2막(42)를 반응성 이온에칭(RIE)에 의해서 에칭하는 것에 의해 제2d도와 같이 각 게이트전극(17), (23), (28)의 양측에 각각 사이드월 스페이서(22), (25), (30)을 형성한다.
계속해서, 제2e도와 같이 내부회로영역(2), 즉 NMOSFET(12)부 및 PMOSFET(13)부를 포토레지스트막(43)으로 마스크한 상태에서 고농도(1∼1015/㎠)의 을 게이트전극(17)과 사이드월 스페이서(22)를 마스크로써 사용해서 이온주입한다. 이것에 의해 고농도 인의 주입층(44)를 형성한다.
포토레지스트막(43)을 제거한 후, 어닐하는 것에 의해 제2f도와 같이 상기 저농도 인영역(19)을 포함하는 고농도 인영역(20)으로 이루어지는 소오스·드레인영역(18)을 구성한다.
그후, 제2f도와 같이 PMOSFET(13)이나 출력회로영역(1)을 포토레지스트막(45)로 마스크한 상태에서 비소를 농도 5∼10×1015/㎠로 게이트전극(23) 및 사이드월 스페이서(25)를 마스크로 해서 이온주입한다. 이것에 의해 NMOSFET(12)에 비소이온 주입층(46)을 형성한다.
포토레지스트막(45)의 제거후의 어닐에 의해 제2g도와 같이 비소영역(27)을 형성한다. 즉, 내부회로의 NMOSFET(12)의 소오스·드레인영역(24)를 LDD 구조로 해서 완성한다.
계속해서, 제2g도와 같이 NMOSFET(11), (12)를 포토레지스트막(14)로 마스크한 상태에서 붕소(B)를 농도 5×1015/㎠로 게이트전극(28) 및 사이드월 스페이서(30)을 마스크로 해서 이온주입 한다. 이것에 의해 붕소주입층을 형성한다. 포토레지스트막(47)의 제거후의 어닐에 의해 소오스·드레인영역으로써의 P+형영역(29)을 형성한다. 그후, 소오스·드레인영역상의 절연막(16)을 제거한 후, 기판상 전면에 몰리브덴 등의 금속막을 형성하고, 또한 이것을 열처리해서 실리사이드화하고, 반응하지 않는 부분을 제거하는 것에 의해 실리사이드층(33), (34)가 형성된다.
이하, 주지의 방법에 의해 층간절연막(31), 알루미늄배선(32)를 형성하는 것에 의해 제1도의 반도체집적회로장치를 완성할 수 있다.
이 방법에서는 LDD 구조의 NMOSFET(12)의 제조공정에 대해서 제2e도에 도시하는 포토레지스트막(43)의 마스킹공정과 고농도 인의 도핑공정을 부설하는 것만으로 출력회로의 NMOSFET의 용이하게 형성할수가 있다. 또, 고농도 인영역(20)의 형성시에는 사이드월 스페이서(22)를 이용하고 있으므로, 고농도 인영역(20)을 필요한 깊이로 할 수 있고, 또 채널길이를 필요한 길이로 용이하게 형성할수 있어 채널길이의 대형화를 초래하는 일도 없어 미세화에 유효하게 된다.
제3도는 본 발명의 다른 실시예를 도시한 것으로, 도면중 제1도와 동일부분에는 동일부호를 붙이고 그 설명은 생략한다.
본예에서는 출력회로(1)의 NMOSFET(11A)의 소오스·드레인영역으로써의 N형 영역(18A)를 제1서브영역인 저농도 인영역(19), 이것을 대략 포함하도록 한 제3반도체영역인 고농도 인영역(20), 이 표면측에 이것보다 깊고 또한 게이트에 대해서 오프셋으로 형성한 제2서브영역인 비소영역(21)로 구성하고 있다. 각 인영역(19), (20)의 농도는 상기 예와 동일하며, 비소영역의 농도는 내부회로(2)의 NMOSFET(12)의 비소영역(27)과 동일하다. 또, 각 영역(19), (20), (21)의 깊이는 각각 0.2㎛, 0.5㎛, 0.2㎛∼0.3㎛이다.
이 반도체집적회로장치의 제조방법은 다음과 같다. 즉, 먼저 상기 예의 제2a도∼제2e도까지의 공정을 실행한다. 그후, 제4a도와 같이 내부회로(2)의 PMOSFET(13)에만 포토레지스트(50)의 마스크를 형성한 후에 비소를 농도 5∼10×1015/㎠로 이온주입한다. NMOSFET(11A), (12)의 양측에 형성된 비소이온주입층(51)을 어닐해서 게이트전극(17), (23)에 대해서 오프셋된 비소영역(21), (27)을 형성할수 있다. 이것에 의해 NMOSFET(11A)에서는 상술한 소오스·드레인영역(18A)의 구성이 얻어지고, NMOSFET(12)에서는 LDD 구조가 얻어진다.
다음에, 제4b도에 도시한 바와 같이 포토레지스트막(52)를 사용해서 NMOSFET(11A), (12)를 마스크로 하고, 필요에 따라 사이드월 스페이서(30)를 에칭 제거한 후, 붕소를 이온주입한다. 그후의 어닐에 의해 소오스·드레인영역(29)가 형성된다.
이상, 층간절연막(31) 및 알우미늄 배선(32)를 형성해서 제3도의 반도체집적회로장치가 완성된다.
본예에 의하면, 내부회로(2)의 NMOSFET(12)는 상기 예와 마찬가지로 LDD 구조로 되어 핫캐리어의 발생이 억제된다. 한편, 출력회로(1)의 NMOSFET(11A)에서 소오스·드레인영역(18A)의 주체는 게이트전극(17)의 양측으로 까지 연장된 고농도 인영역(20)이므로, 정전파괴내압을 향상할수 있다. 또, 영역(20)은 고불순물 농도이더라도 인을 사용하고 있으므로, 핫캐리어 내압의 저하를 억제할수 있다.
또, 소오스·드레인영역(18A)내에 게이트전극에서 오프셋시킨 비소영역(21)을 갖는 것에 의해 고농도 인영역(20)의 게이트전극(17)과의 중첩을 상기 예보다도 적게 하는 것이 가능하게 되므로, 접합용량의 저감을 도모해서 상호콘덕턴스를 향상할 수 있다.
물론, 비소영역(21)에 의한 소오스·드레인영역(18A)의 저저항화에 의해 동작의 고속화를 도모할수도 있다.
또한, 고농도 인영역(20)이 게이트전극(17)의 양측에 도달하지 않는 경우에도 앞서 형성하고 있는 저농도 인영역(19)는 게이트전극(17)을 이용해서 형성하여 확실하게 게이트전극아래에 까지 연장하고 있으므로, MOS 구조가 손상되는 일은 없다.
본 발명에 의하면, 다음과 같은 효과가 얻어진다.
내부회로에 LDD 구조의 MOSFET를 갖는 반도체집적회로장치에 있어서 출력회로에 사용하는 MOSFET의 소오스·드레인영역을 인을 도프시킨 구성으로 하고 있으므로, 정전파괴내압을 향상할 수 있다.
고농도의 인으로 소오스·드레인영역을 구성하고 있으므로, 불순물농도가 높음에도 불구하고 농도기울기가 완만하여 핫캐리어의 발생을 억제할 수 있다.
인의 농도를 1∼20×1019/㎤로 높은 농도로 하였으므로, 핫캐리어의 발생을 억제할수 있고, 또한 정전파괴내압을 향상할 수 있다.
고농도 인으로 이루어지는 영역을 출력회로만으로 하고, 그 이외는 LDD 구조로 하고 있으므로, 기판과 인영역과의 접합용량이 증가하여도 IC 전체로써의 동작속도의 저하가 없다.
소오스·드레인영역에 실리사이드층을 형성하고 있으므로, 저항을 저감하여 고속화를 달성할수 있다.
소오스·드레인영역에 게이트전극에 대해서 오프셋으로 형성한 비소영역을 형성하고 있으므로, 인영역과 게이트전극과의 중첩을 작게 할 수 있어 접합용량을 저감해서 상호콘덕턴스를 향상할수 있다.
게이트와 고농도 인영역과의 중첩을 작게 할수 있으므로, 실효게이트길이에 대한 게이트길이를 작게 하여 소자의 미세화에 유효하게 된다.
적어도 내부회로를 마스크한 상태에서 사이드월 스페이서를 이용해서 비소의 도프를 실행하고, 또한 그후에 적어도 내부회로에 사이드월 스페이서를 이용해서 비소의 도프를 실행한다. 이것에 의해 내부회로에서는 LDD 구조를, 출력회로에서는 고농도 인의 소오스·드레인영역을 각각 형성할수 있다. LDD 구조의 MOSFET의 제조공정에 마스크공정과 고농도 인의 도프공정을 부가하는 것에 의해 용이하게 제조를 실행할 수가 있다.
사전에 게이트전극을 마스크로 해서 불순물의 도프를 실행하고 있으므로, 고농도의 인의 도프시에 고농도 인의 확산이 불충분한 경우에서도 MOS 구조가 손상되는 일은 없다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
본 발명은 제5도에 도시한 바와 같이 본딩패드, 특히 출력신호가 인가되는 본딩패드에 그 드레인이 접속된 MOSFET, 즉 QN3에 대해서 유효하다. 출력신호가 인가되는 본딩패드에 접속된 회로에 의해 정전파괴가 발생하기 쉽기 때문이다.
MOSFET QN3이 구성하는 인버터 INV2에 접속되는 전단의 회로를 구성하는 NMOSFET에 본 발명을 적용할수도 있다. 또, MOSFET QN3등의 N채널 MOSFET의 드레인영역만을 본 발명에 따르는 구조로 하는 것도 가능하다.
MOSFET(11)에 있어서의 저불순물 농도영역(26)은 생략할수 있다. 제6도에 도시한 바와 같이 MOSFET(11)의 소오스·드레인영역(18)은 고불순물 농도의 인영역(20)만으로 이루어진다. 이것은 제2b도에 도시하는 레지스트 마스크(40)의 출력회로영역(1)을 덮도록 형성되는 것에 의해서 달성할수 있다. 즉, CMOSIC에 있어서 제조공정은 증가하지 않는다. PMOSFET(13)은 갖지 않고, NMOSFET로 이루어지는 IC(NMOSFET)에 있어서는 마스크공정을 추가할 필요가 있다.
또, 제6도에 도시한 바와 같이 백금 또는 고융점금속의 실리사이드층(33), (34)는 생략할수 있다.
MOSFET(11)의 소오스 또는 드레인영역(18)을 연장시키는 것에 의해서 보호저항 R을 형성할수 있다. 영역(18)과 동일하며 또한 연속한 반도체영역으로 이루어지는 저항 R을 형성하는 경우, 제6도에 도시하는 구조가 바람직하다. 즉, MOSFET(11)의 소오스 및 드레인영역(18)은 인영역(20)만으로 이루어진다. 인영역(20)을 연장하는 것에 의해서 저항 R이 형성된다. 영역(20)의 시이트저항을 적당한 값으로 하기 위하여 실리사이드층(33)은 형성되지 않는다. 같은 이유에서 비소영역(27)도 적어도 형성되지 않는다. 따라서, 저항 R을 작은 면적으로 형성할수 있다. 저항 R의 한쪽끝은 알루미늄층(32)로 이루어지는 본딩패드 BP에 접속된다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 분야인 CMOS형의 반도체 집적회로장치에 적용한 경우에 대해서 설명하였지만, 이것에 한정되는 것은 아니다. 본 발명은 내부회로에 LDD 구조의 MOSFET를 갖는 것이면 DRAM 이외의 메모리 IC는 물론 논리 IC에도 적용할수 있으며, 또 CMOSIC에 한정되지 않고 NMOSIC에도 적용할수 있다. 본 발명에 있어서의 LDD 구조는 적어도 높은 불순물농도를 갖는 제1반도체영역, 이것보다 낮은 불순물농도를 가지며 또한 제1반도체영역보다 채널측(게이트전극측)에 형성된 제2반도체영역을 갖고 있으면 좋다. 제1반도체영역이 제2반도체영역보다 깊을 필요는 없다. 본딩패드는 와이어본딩을 위한 패드 뿐만 아니라 범프전극 등을 이용한 본딩을 위한 패드도 포함한다. 각 반도체영역은 역도전형이어도 좋다. 인 및 비소의 농도는 본 발명의 요지의 범위에서 여러가지로 변경할수 있다.

Claims (9)

  1. 반도체기판(10)상에 형성되고, 출력회로(1)을 구성하는 N채널형의 제2MOSFET(11, 11A), 내부회로(2)를 구성하는 N채널형의 제1MOSFET(12), 본딩패드(BP)를 가지며, 상기 제1 및 제2MOSFET는 게이트전극, 소오스 및 드레인영역을 갖고, 채널이 각각의 MOSFET의 소오스와 드레인영역 사이에 연장하고, 상기 제2MOSFET의 드레인영역이 상기 본딩패드에 접속되는 반도체집적회로장치에 있어서, 상기 제1MOSFET의 소오스 및 드레인영역은 N도전형의 제1반도체영역(27)과 제2반도체영역(26)을 가지며, 상기 제2반도체영역은 상기 게이트전극에 자기정합으로 형성되고, 상기 제1반도체영역은 상기 게이트전극 및 상기 게이트전극 양끝의 사이드월 스페이서(25)에 자기정합으로 형성되며, 상기 제2반도체영역은 상기 제1반도체영역보다도 낮은 불순물농도를 가지며, 또한 상기 제2반도체영역의 에지는 상기 제2MOSFET의 상기 게이트전극의 아래에 위치해서 상기 반도체기판과의 사이에서 PN접합을 구성하고, 상기 제2MOSFET의 소오스 및 드레인영역은 N도전형의 제3반도체영역(20)을 가지며, 상기 제3반도체영역이 상기 제1반도체영역보다도 반도체기판내에 깊게 연장하고, 상기 제3반도체영역의 에지는 상기 제2MOSFET의 상기 게이트전극의 아래에 있어서 상기 반도체기판과의 사이에서 PN접합을 구성하는 반도체집적회로장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 제1및 제2MOSFET의 소오스영역은 각각 접지전위에 접속되어 있는 반도체집적회로장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 내부회로는 P채널형의 제3MOSFET(13)을 갖는 반도체집적회로장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 반도체기판은 P형이고, 상기 제3MOSFET는 상기 P형의 반도체기판내에 형성된 N웰(14)내에 형성되어 있는 반도체집적회로장치.
  5. 특허청구의 범위 제1항에 있어서, 상기 제3반도체영역은 인을 도입해서 형성된 영역인 반도체집적회로장치.
  6. 반도체기판(10) 상부의 출력용의 본딩패트(BP), 상기 반도체기판상의 제1게이트절연막(16), 상기 제1게이트절연막상에 형성된 제1게이트전극(23), 상기 반도체기판내에 형성된 소오스 및 드레인영역과 채널영역을 갖는 내부회로(2)용의 제1MOSFET(12), 상기 반도체기판상의 제2게이트절연막(16), 상기 제2게이트절연막상에 형성된 제2게이트 전극(17), 상기 반도체기판내에 형성된 소오스 및 드레인영역과 채널영역을 갖는 출력회로(1)용의 제2MOSFET(11, 11A)로 이루어지는 반도체집적회로장치에 있어서, 내부회로용의 상기 제1MOSFET의 드레인영역은 고농도의 제1반도체영역(27), 채널영역, 상기 제1반도체영역과 동일도전형이고, 상기 제1반도체영역보다도 저농도이며 또한 상기 제1반도체영역과 상기 채널영역사이에 위치하는 제2반도체영역(26)을 갖고, 상기 제1MOSFET를 갖는 내부회로의 출력을 상기 출력회로용의 제2MOSFET의 게이트전극에 입력하고, 상기 제2MOSFET의 드레인출력을 상기 본딩패드보다 반도체집적회로장치 외부로 출력하도록 구성하고, 상기 제2MOSFET의 드레인끝에 있어서의 드레인영역과 상기 반도체기판과의 역방향 브레이크다운전압은 상기 제1MOSFET의 드레인끝에서의 드레인영역과 상기 반도체기판과의 역방향 브레이크다운전압보다도 낮은 반도체집적회로장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1 및 제2MOSFET의 소오스영역은 각각 접지전위에 접속되어 있는 반도체회로장치.
  8. 특허청구의 범위 제6항에 있어서, 상기 내부회로는 P채널형의 제3MOSFET(13)을 갖는 반도체집적회로장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 제3MOSFET는 상기 P형의 반도체기판내에 형성된 N웰(14)내에 형성되어 있는 반도체집적회로장치.
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