JPH0750784B2

JPH0750784B2 - 半導体装置の製造方法

Info

Publication number: JPH0750784B2
Application number: JP6000710A
Authority: JP
Inventors: 久郎甲藤; 幸祐奥山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-01-10
Filing date: 1994-01-10
Publication date: 1995-05-31
Anticipated expiration: 2010-05-31
Also published as: JPH06236995A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はホットキャリア対策と静
電破壊対策を施した半導体装置に関し、特に内部回路に
ＬＤＤ（Lightly Doped Drain)構造のＭＯＳ型電界効果
トランジスタを有する半導体装置に関するものである。

【０００２】

【従来の技術】最近のＭＯＳ型電界効果トランジスタ
（ＭＯＳＦＥＴ）を用いた半導体装置、特に微細化を図
った半導体装置では、いわゆるホットキャリアの発生を
防止するためにソース・ドレインにＬＤＤ構造を用いて
いる。このＬＤＤ構造はゲートに対してオフセット形成
された高濃度領域と、これとゲート（チャネル領域）間
に設けた低濃度領域とでソース・ドレイン領域を構成す
るもので、このオフセットの領域によってドレイン端の
チャネル方向電界が緩和されてホットキャリアの発生が
抑制され、ホットキャリアによる素子特性劣化に対する
信頼性の向上を図ることができる。前記オフセット領域
は例えばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）の
場合、１０¹³／ｃｍ²程度のリン（Ｐ）を用いた濃度と
し、その深さは０．２〜０．４μｍである。なお、ＬＤ
Ｄについては、Ｐ．Ｊ．Ｔsang 他，ＩＥＥＥ Transac
tions on electron devices,Vol.ED-29,No.4,P590(198
2)に記載されている。

【０００３】

【発明が解決しようとする課題】ところで、このＬＤＤ
構造を用いて本発明者がＤ−ＲＡＭ（Ｄynamic−ＲＡ
Ｍ）等を構成したところ、半導体装置として必要な電界
耐圧が得られるものの入出力回路における静電破壊耐圧
に難点のあることが判明した。すなわち、ＬＤＤ構造の
素子を入出力回路のように外部からの静電エネルギが直
接的に印加される部位の素子、特に、入力保護素子とし
て利用した場合には、比較的に小さい静電エネルギによ
ってもゲート絶縁膜破壊が生じることが明らかとなっ
た。この原因としては入力保護素子の導通する電圧がオ
フセット領域としての低濃度領域の存在によって高くな
るため、ゲート絶縁膜に加わる電圧が高くなり静電破壊
耐圧を低下させるためと考えられる。

【０００４】このため、本発明者は、検討を重ねた結
果、入出力回路用のＭＯＳＦＥＴのソース・ドレイン領
域を、ホットキャリアの防止に関しては砒素（Ａｓ）の
みで構成するよりもリン（Ｐ）で構成する方が有効であ
ること、さらに単にＬＤＤ構造に用いているリンをその
まま利用するのみでは濃度が充分ではないことを発見し
た。また、形成時においても単に高濃度のリン領域を通
常の方法で形成するのみでは拡散速度の大きいリンのた
めにゲート下のチャネル長（ゲート実効長）が小さくな
り、これに対処すればゲート長が大になって半導体装置
の微細化に逆行することがわかった。勿論、ソース・ド
レイン領域に砒素のみを用いた構成ではホットキャリア
によるドレイン耐圧が低下されることは前述のとおりで
ある。

【０００５】本発明の目的は内部回路にＬＤＤ構造のＭ
ＯＳＦＥＴを用いる半導体装置における入出力回路のＭ
ＯＳＦＥＴの静電破壊耐圧を向上することのできる半導
体装置を提供することにある。

【０００６】また、本発明は静電破壊耐圧を向上する一
方で、ホットキャリア耐圧の低下を生じることのない半
導体装置を提供することにある。

【０００７】さらに、本発明の別な目的はソース・ドレ
イン領域の抵抗を増大することなく素子の動作の高速化
を図ることのできる半導体装置を提供することにある。

【０００８】そして、本発明のさらなる目的は前述の目
的の半導体装置を容易に得ることのできる半導体装置の
製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１０】本発明はＬＤＤ構造のＭＯＳＦＥＴで構成
された内部回路と、ボンデイングパッドに接続されるＭ
ＯＳＦＥＴで構成された入出力回路とを有する半導体装
置の製造方法であって、その入出力回路のＭＯＳＦＥＴ
のソース・ドレイン領域をサイドウォールを利用して、
その内部回路のＭＯＳＦＥＴのソース・ドレイン領域よ
りも深く形成することを特徴としている。

【００１１】

【作用】内部回路のＬＤＤ構造ＭＯＳＦＥＴ形成のため
のサイドウォール形成プロセスを入出力回路のＭＯＳＦ
ＥＴ形成にも適用させることで、不純物濃度が高く、か
つ深いソース・ドレイン領域にもかかわらず、ゲート
（電極）への廻り込みが小さく、そして濃度勾配が緩や
かなとなり、ホットキャリアの発生を抑制でき、かつ静
電破壊耐圧を向上することができる。

【００１２】

【実施例】

実施例１：図１は本発明によって得られたＣＭＯＳ構成
の半導体装置、たとえばＤ−ＲＡＭの実施例を示し、そ
の入出力回路１と、メモリセル以外の内部回路２の夫々
の断面構成を示している。

【００１３】すなわち、Ｐ型シリコン基板１０には入出
力回路１の素子としてＮＭＯＳＦＥＴ１１を形成し、同
じく基板１０およびこれに設けたＮ型ウェル１４には夫
々内部回路２の素子としてＮＭＯＳＦＥＴ１２とＰＭＯ
ＳＦＥＴ１３を形成しており、夫々は素子分離絶縁膜
（ＳｉＯ₂）１５によって互いに絶縁されている。

【００１４】前記ＮＭＯＳＦＥＴ１１はゲート絶縁膜
（ＳｉＯ₂）１６上に形成した多結晶シリコンからなる
ゲート１７と、前記基板１０の主面に設けたソース・ド
レイン領域としてのＮ型領域１８，１８とで構成してい
る。前記ゲート１７は両側に低圧ＣＶＤ法にて形成した
ＳｉＯ₂からなるサイドウォール２２を有する。ここ
で、このＮ型領域１８，１８は、低濃度にリンをドープ
した領域（低濃度リン領域）１９と高濃度にリンをドー
プした領域（高濃度リン領域）２０で構成している。本
例の場合、各リン領域１９，２０の濃度は夫々１０¹³／
ｃｍ²（約１×１０¹⁸／ｃｍ³）以下、１〜１０¹⁵／ｃｍ
²となっている。特に、リン領域２０は１〜２０×１０
¹⁹／ｃｍ³又はそれ以上の濃度とされる。このように高
濃度のリン領域をソース・ドレイン領域としても、後述
するようにホットキャリアの発生は少なく、かつ静電破
壊に対する強度が増すことを、本発明者は確認してい
る。また、夫々低濃度リン領域、高濃度リン領域が基板
１０と作る接合の深さは０．２μｍ、０．５μｍとして
いる。なお、高濃度リン領域２０の内端はゲート１７の
両端下位置まで拡散し、低濃度リン領域を含んだ形にな
っている。

【００１５】一方、前記ＮＭＯＳＦＥＴ１２は同様にゲ
ート絶縁膜１６上の多結晶シリコンからなるゲート２３
と、ソース・ドレイン領域としてのＮ型領域２４，２４
とで構成している。前記ゲート２３の両側にはサイドウ
ォール２５を形成し、Ｎ型領域２４，２４は低濃度リン
領域２６と高濃度の砒素をドープした領域（砒素領域）
２７とで構成している。特に砒素領域２７はサイドウォ
ール２５によってゲート２３に対してオフセット構造と
し、低濃度リン領域２６はサイドウォール２５下の基板
１０内に形成していわゆるＬＤＤ構造となっている。低
濃度リン領域２６の濃度は１０¹³／ｃｍ²（約１×１０
¹⁸／ｃｍ³）以下、砒素領域２７は５〜１０¹⁵／ｃｍ
²（１〜４×１０²⁰／ｃｍ³）であり、夫々低濃度リン領
域、高濃度リン領域が基板１０と作る接合の深さは０．
２μｍ、０．２〜０．３μｍである。したがって、前述
の高濃度リン領域２０は砒素領域２７よりも０．３μｍ
〜０．２μｍ深く形成されていることになる。

【００１６】さらに、前記ＰＭＯＳＦＥＴ１３は同様に
ゲート絶縁膜１６上のゲート２８と、Ｎ型ウェル１４に
形成したソース・ドレイン領域としてのＰ型領域２９，
２９とで構成している。本例ではこのＰＭＯＳＦＥＴ１
３はＬＤＤ構成とはなっていない。このＰ型領域２９，
２９はボロンをドープしておりその濃度は５×１０¹⁵／
ｃｍ²程度である。

【００１７】しかる上で、前記各ソース・ドレイン領域
１８，２４，２９およびゲート１７，２３，２８の表面
には白金又は高融点金属のシリサイド層３３，３４を形
成している。図中、３１はＰＳＧ等の層間絶縁膜、３２
はアルミニウム（Ａｌ）配線である。

【００１８】図１２は入力回路を、図１３は出力回路を
示す図であり、夫々、入出力回路１の例示す。図１２お
よび図１３よりわかるように、入出力回路１はボンディ
ングパッドＢＰに接続された回路である。ＮＭＯＳＦＥ
ＴＱN1〜ＱN3がＮＭＯＳＦＥＴ１１と、ＰＭＯＳＦＥＴ
ＱP1,ＱP2がＰＭＯＳＦＥＴ１３と、夫々同一の構造と
される。また、内部回路２は、入出力回路１とメモリセ
ルを除いた部分すなわち、デコーダ、センスアンプ、メ
インアンプ、各種の信号発生回路等の回路を含む。

【００１９】なお、本実施例では、メモリセルのＮＭＯ
ＳＦＥＴはＮＭＯＳＦＥＴ１２と同一の構造としてい
る。

【００２０】したがって、この構成によれば内部回路２
におけるＮＭＯＳＦＥＴ１２にあっては、Ｎ型領域２４
は砒素領域２７と低濃度リン領域２６とでＬＤＤ構造と
しているため、ゲート２３とソース・ドレイン領域（Ｎ
型領域）２４との電界を緩和してホットキャリアの発生
を抑制し、しきい値電圧の変動を防止して内部回路２に
おける特性の信頼性を向上することができる。

【００２１】一方、入出力回路１のＮＭＯＳＦＥＴ１１
にあっては、ソース・ドレイン領域（Ｎ型領域）１８が
低濃度リン領域１９を含む高濃度リン領域２０で構成さ
れているため、この高濃度リン領域２０の作用によって
ゲート、ドレイン間の静電破壊に対する耐圧を向上する
ことができる。

【００２２】また、ソース・ドレイン領域１８を高濃度
化することにより電界強度が高くはなるが、不純物がリ
ンであることから濃度勾配が緩やかなので砒素のときの
ようなホットキャリアの発生はなく、ホットキャリア耐
圧を低下させることは少ない。もちろん、入出力回路で
は素子サイズと印加される電圧との関係でホットキャリ
アの影響はもとより少ない。

【００２３】さらに、シリサイド層３３を用いることに
より、不純物にリンを用いても半導体領域１８の抵抗の
低減を図り、高速化を図ることができる。

【００２４】次に以上の構成の半導体装置の製造方法を
図２乃至図８を用いて説明する。

【００２５】先ず、図２のようにＰ型シリコン基板１０
にＮ型ウェル１４を形成し、素子分離絶縁膜（フィール
ド絶縁膜）１５とゲート絶縁膜１６を形成した上で、多
結晶シリコンを堆積し、かつこれをパターニングして各
ＭＯＳＦＥＴ１１，１２，１３のゲート（電極）１７，
２３，２８を形成する。これらゲートはＤ−ＲＡＭの場
合には第２多結晶シリコン層で形成することはいうまで
もない。

【００２６】次いで、図３のようにＰＭＯＳＦＥＴ１３
部をフォトレジスト膜４０でマスクした上で全面に低濃
度（１０¹³／ｃｍ²以下）のリンをイオン打ち込みしゲ
ート１７，２３をマスクとして用いたセルフアライン法
によってそのゲート下部に一部廻り込む低濃度イオン打
ち込み層４１を形成する。なお、このとき、フォトレジ
スト膜４０でＮＭＯＳＦＥＴ１１を覆い、ＮＭＯＳＦＥ
Ｔ１１のソース・ドレイン領域にリンが導入されないよ
うにしてもよい。

【００２７】そして、フォトレジスト膜４０の除去後、
これをアニールすることによりＮＭＯＳＦＥＴ１１，１
２の夫々に図４のように低濃度リン領域１９を形成す
る。そして、全面に低圧ＣＶＤ法等によりＳｉＯ₂膜４
２を形成する。

【００２８】ＳｉＯ₂膜４２を反応性イオンエッチング
（ＲＩＥ）法によってエッチングすことにより図５のよ
うに各ゲート１７，２３，２８の両側に夫々サイドウォ
ール２２，２５，３０を形成する。

【００２９】次いで図６のように内部回路２、すなわち
ＮＭＯＳＦＥＴ１２部およびＰＭＯＳＦＥＴ１３部をフ
ォトレジスト膜４３でマスクした上で、高濃度（１〜１
０×１０¹⁵／ｃｍ²）のリンをイオン打ち込み層４４を
形成する。

【００３０】そしてフォトレジスト膜４３除去後これを
アニールすることにより、図７のように前記低濃度リン
領域１９を含む高濃度リン領域２０からなるソース・ド
レイン領域１８を構成する。

【００３１】しかる上で、図７のようにＰＭＯＳＦＥＴ
１３や入出力回路１をフォトレジスト膜４５でマスクし
砒素を濃度（５〜１０×１０¹⁵／ｃｍ²）でイオン打ち
込みし、ＮＭＯＳＦＥＴ１２に砒素イオン打ち込み層４
６を形成する。

【００３２】そして、フォトレジスト膜４５の除去後、
これをアニールすることにより図８のように砒素領域２
７を形成し、内部回路２のＮＭＯＳＦＥＴ１２のソース
・ドレイン領域２４をＬＤＤ構造として完成する。

【００３３】次いで、図８のように、ＮＭＯＳＦＥＴ１
１，１２をフォトレジスト膜４７でマスクし、ボロン
（Ｂ）を濃度５×１０¹⁵／ｃｍ²でイオン打ち込みして
ボロン打ち込み層を形成する。フォトレジスト膜４７除
去後これをアニールすることによりソース・ドレイン領
域としてのＰ型領域２９を形成する。その後、ソース・
ドレイン領域上の絶縁膜１６を除去後全面にモリブデン
（Ｍｏ）等の金属膜を形成しかつこれを熱処理してシリ
サイド化し、反応しない部分を除去することによりシリ
サイド層３３，３４が形成される。

【００３４】以下、常法により、層間絶縁膜３１、アル
ミニウム配線３２を形成することにより図１の半導体装
置が完成できる。

【００３５】したがって、この方法では従来のＬＤＤ構
造の半導体装置の製造工程に対して、図６に示すフォト
レジスト膜４３のマスキング工程と高濃度リンのドーピ
ング工程を付設するだけで図１の半導体装置を容易に形
成することができる。また、高濃度リン領域２０の形成
に際しては、サイドウォール２２を利用しているので、
高濃度リン領域２０を必要な深さにでき、またチャネル
長を必要な長さに容易に形成できゲートの大型化を招く
こともなく微細化に有効となる。

【００３６】実施例２：図９は本発明の他の実施例を示
すもので、図中、図１と同一部分には同一符号を付して
その説明は省略する。

【００３７】本例では入出力回路１のＮＭＯＳＦＥＴ１
１Ａのソース・ドレイン領域としてのＮ型領域１８Ａを
低濃度リン領域１９と、これを大略含むように形成した
高濃度リン領域２０と、この表面側にこれよりも浅くか
つゲートに対してオフセットして形成した砒素領域２１
とで構成している。各リン領域１９，２０の濃度は前例
と同じであり砒素領域２１の濃度は内部回路２のＮＭＯ
ＳＦＥＴ１２の砒素領域と同じである。また、各領域１
９，２０，２１の深さは０．２μｍ、０．５μｍ、０．
２〜０．３μｍである。

【００３８】この半導体装置の製造方法は前例の図２〜
図６までは全く同じであり、以下図１０のように内部回
路２のＰＭＯＳＦＥＴ１２のみにフォトレジスト５０の
マスクを形成した上で砒素を濃度５〜１０×１０¹⁵／ｃ
ｍ²でイオン打ち込みして、ＮＭＯＳＦＥＴ１１Ａ，１
２の両方に砒素イオン打ち込み層５１を形成し、かつこ
れをアニールすれば夫々オフセットされた砒素領域２
１，２７を形成でき、これによりＮＭＯＳＦＥＴ１１Ａ
では前述のソース・ドレイン領域１８Ａの構成が得ら
れ、ＮＭＯＳＦＥＴ１２ではＬＤＤ構造が得られる。

【００３９】次に図１１のようにフォトレジスト膜５２
を用いて両ＭＯＳＦＥＴ１１Ａ，１２をマスクし、必要
によりサイドウォール３０をエッチング除去した上でボ
ロンをイオン打ち込みする。その後これをアニールして
ソース・ドレイン領域２９が形成される。

【００４０】以下、層間絶縁膜３１及びアルミニウム配
線３２を形成すれば、図９の半導体装置が完成される。

【００４１】本例によれば、内部回路２のＮＭＯＳＦＥ
Ｔ１２は前例と同様にＬＤＤ構造とされ、ホットキャリ
ア耐圧が向上される。一方、入出力回路１のＮＭＯＳＦ
ＥＴ１１Ａでは、ソース・ドレイン領域１８Ａの主体は
ゲート１７の両端にまで延設された高濃度リン領域２０
であることから、静電破壊耐圧を向上することができ
る。また、高不純物濃度ではあってもリンを用いている
のでホットキャリア耐圧の低下を抑制することができ
る。

【００４２】さらに、ソース・ドレイン領域１８Ａ内に
ゲートからオフセットされた砒素領域２１を有すること
により、高濃度リン領域２０のゲート１７との重なりを
前例よりも小さくすることが可能となり、接合容量の低
減を図って相互コンダクタンスを向上できる。もちろん
砒素領域２１による低抵抗化により動作の高速化を図る
こともできる。

【００４３】なお、高濃度リン領域２０がゲート１７の
両側に到達しない場合にも、先に形成している低濃度リ
ン領域１９はゲート１７を利用して形成して確実にゲー
ト下まで延設しているので、ＭＯＳＦＥＴ構造が損なわ
れることはない。

【００４４】以上、本発明によってなされた発明を実施
例にもとづき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。たとえ
ば、リン濃度や砒素濃度等は適宜変更できる。また、Ｃ
ＭＯＳ以外に適用する際にはマスクに関する工程は一部
変更されることになる。

【００４５】本発明にかかる半導体装置は、特に、電源
電位の印加されるボンディングパッド以外すなわち入力
または出力信号の印加されるボンディングパッドに、そ
のドレインが接続されたＭＯＳＦＥＴすなわちＱN1およ
びＱN3に対して有効である。入力または出力信号の印加
されるボンディングパッドに接続された回路で、静電破
壊が生じ易いからである。

【００４６】したがって、図１２のＭＯＳＦＥＴＱN2は
ＭＯＳＦＥＴ１１と同一構造としなくても良い。逆に、
ＭＯＳＦＥＴＱN1，ＱN3のつくるインバータＩＮＶ₁，
ＩＮＶ₂に接続される。

【００４７】以上、本発明によってなされた発明を実施
例にもとづき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。たとえ
ば、リン濃度や砒素濃度等は適宜変更できる。また、Ｃ
ＭＯＳ以外に適用する際にはマスクに関する工程は一部
変更されることになる。

【００４８】本発明にかかる半導体装置は、特に、電源
電位の印加されるボンディングパッド以外すなわち入力
または出力信号の印加されるボンディングパッドに、そ
のドレインが接続されたＭＯＳＦＥＴすなわちＱN1およ
びＱN3に対して有効である。入力または出力信号の印加
されるボンディングパッドに接続された回路で、静電破
壊が生じ易いからである。

【００４９】したがって、図１２のＭＯＳＦＥＴＱN2は
ＭＯＳＦＥＴ１１と同一構造としなくても良い。逆に、
ＭＯＳＦＥＴＱN1，ＱN3のつくるインバータＩＮＶ₁，
ＩＮＶ₂に接続される回路を構成するＭＯＳＦＥＴに本
発明を適用することもできる。さらに、ＭＯＳＦＥＴＱ
N1またはＱN3のドレインのみを本発明に従う構造とする
ことも可能である。

【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ型の半導体装置に適用した場合について説明したが、
それに限定されるものではなく、たとえば内部回路にＬ
ＤＤ構造のＭＯＳＦＥＴを有するものであればＤＲＡＭ
以外のメモリＩＣはもとより論理ＩＣにも適用でき、さ
らにＣＭＯＳＩＣに限らずＮＭＯＳＩＣにも適用でき
る。

【００５１】

【発明の効果】本発明によって得られた具体的な半導体
装置の構造による効果は以下のとおりである。

【００５２】（１）内部回路にＬＤＤ構造のＭＯＳＦＥ
Ｔを用いた半導体装置の入出力回路に用いるＭＯＳＦＥ
Ｔのソース・ドレイン領域を高濃度のリンをドープさせ
た構成にしているので、リンによる静電破壊耐圧の向上
を達成できる。

【００５３】（２）高濃度のリンでソース・ドレイン領
域を構成しているので、不純物濃度が高いのにもかかわ
らず濃度勾配が緩くホットキャリアの発生を抑制でき、
ホットキャリア耐圧を向上できる。

【００５４】（３）リンの濃度を１〜２０×１０¹⁹／ｃ
ｍ³と高い濃度にしたので、ホットキャリアの発生を抑
制でき、かつ静電破壊耐圧を向上できる。

【００５５】（４）高濃度リンからなる領域を入出力回
路のみとし、他はＬＤＤ構造としているので、基板とリ
ン領域との接合容量増によってもＩＣ全体としての動作
速度の低下がない。

【００５６】（５）ソース・ドレイン領域に砒素領域を
形成しているので、抵抗を低減し、高速化を達成するこ
とができる。

【００５７】（６）ソース・ドレイン領域にシリサイド
層を形成しているので、抵抗を低減し、高速化を達成す
ることができる。

【００５８】（７）ソース・ドレイン領域にオフセット
した砒素領域を形成しているので、リン領域とゲートと
の重なりを小さくでき、接合容量を低減して相互コンダ
クタンスを向上できる。

【００５９】（８）ゲートと高濃度リン領域との重なり
を小さくできるので、実効ゲート長に対するゲート長を
小さくし素子の微細化に有効となる。

【００６０】本発明のような半導体装置の製造方法によ
る効果は以下のとおりである。

【００６１】（１）内部回路のＬＤＤ構造ＭＯＳＦＥＴ
形成のためのサイドウォール形成プロセスを入出力回路
のＭＯＳＦＥＴ形成にも適用させることで、不純物濃度
が高く、かつ深いソース・ドレイン領域にもかかわら
ず、ゲート（電極）への廻り込みが小さく、そして濃度
勾配が緩やかなとなり、ホットキャリアの発生を抑制で
き、かつ静電破壊耐圧を向上することができる。

【００６２】（２）少なくとも内部回路をマスクした状
態で、ゲートのサイドウォールを利用して高濃度リンの
ドープを行いかつその後に少なくとも内部回路にサイド
ウォールを利用して砒素のドープを行うことにより、内
部回路ではＬＤＤ構造を、入出力回路では高濃度リンの
ソース・ドレイン領域を夫々形成でき、これまでの製造
工程にマスク工程と高濃度リンのドープ工程を付加する
ことにより容易に製造を行うことができる。

【００６３】（３）先に低濃度のリンのドープを行って
いるので、高濃度リンのドープに際し、特に砒素領域を
有する構成のものでは高濃度リンの拡散が不十分な場合
でもＭＯＳ構造が損なわれることはない。

【図面の簡単な説明】

【図１】本発明によって得られた半導体装置の断面図。

【図２】本発明の半導体装置の製造方法の一実施例を示
す工程断面図。

【図３】図２に続く半導体装置の製造方法を示す工程断
面図。

【図４】図３に続く半導体装置の製造方法を示す工程断
面図。

【図５】図４に続く半導体装置の製造方法を示す工程断
面図。

【図６】図５に続く半導体装置の製造方法を示す工程断
面図。

【図７】図６に続く半導体装置の製造方法を示す工程断
面図。

【図８】図７に続く半導体装置の製造方法を示す工程断
面図。

【図９】本発明のによって得られた半導体装置の他の実
施例を示す断面図。

【図１０】図９に示した半導体装置を得るための工程一
部を示す断面図。

【図１１】図１０に続く半導体装置を得るための工程一
部を示す断面図。

【図１２】本発明が適用される入力回路の例を示す回路
図。

【図１３】本発明が適用される出力回路の例を示す回路
図。

【符号の説明】

１…入出力回路２…内部回路１１，１１Ａ…ＮＭＯＳＦＥＴ１２…ＮＭＯＳＦＥＴ１３…ＰＭＯＳＦＥＴ１７…ゲート１８，１８Ａ…ソース・ドレイン領域１９…低濃度リン領域２０…高濃度リン領域２１…砒素領域２２…サイドウォール２３…ゲート２４…ソース・ドレイン領域２５…サイドウォール２６…低濃度リン領域２７…砒素領域２８…ゲート２９…ソース・ドレイン領域ＱN1，ＱN2，ＱN3…ＮＭＯＳＦＥＴＱP1，ＱP2…ＰＭＯＳＦＥＴＢＰ…ボンディングパッド

Claims

【特許請求の範囲】

【請求項１】半導体主面に内部回路を構成する第１導電
型の第１ＭＯＳＦＥＴと、入力または出力回路を構成す
る第１導電型の第２ＭＯＳＦＥＴとを有する半導体装置
の製造方法であって、前記主面の前記第１及び第２ＭＯＳＦＥＴ形成領域にゲ
ート電極をそれぞれ形成する工程、前記主面の第１ＭＯＳＦＥＴ形成領域に第１導電型不純
物を導入することによって、前記第１ＭＯＳＦＥＴのゲ
ート電極下部に一部が廻り込む第２半導体領域を形成す
る工程、前記第１及び第２ＭＯＳＦＥＴのゲート電極それぞれの
側部に、サイドウォールを形成する工程、前記第２ＭＯＳＦＥＴ形成領域に前記ゲート電極及び前
記サイドウォールを利用した第１導電型不純物の選択導
入によって、前記第２ＭＯＳＦＥＴのソース及びドレイ
ン領域として前記第２半導体領域の不純物濃度より高い
不純物濃度を有する第３半導体領域を形成する工程、そのソース又はドレイン領域が前記第２半導体領域から
成る前記第１ＭＯＳＦＥＴの形成領域に、前記前記ゲー
ト電極及び前記サイドウォールを利用した第１導電型不
純物の選択導入によって、前記第第２半導体領域の不純
物濃度より高い不純物濃度を有する第１半導体領域を形
成する工程、とを含むことを特徴とする半導体装置の製
造方法。
【請求項２】前記第１及び第２ＭＯＳＦＥＴは、Ｎチャ
ネル型ＭＯＳＦＥＴであり、前記第１、第２及び第３半
導体領域は、それぞれ砒素、リン、リンを導入すること
によって形成されることを特徴とする請求項１に記載の
半導体装置の製造方法。
【請求項３】前記第３半導体領域の不純物濃度は、１〜
２０×１０¹⁹／ｃｍ³であることを特徴とする請求項１
に記載の半導体装置の製造方法。
【請求項４】前記第２ＭＯＳＦＥＴのドレイン領域にボ
ンディングパッドを接続することを特徴とする請求項１
に記載の半導体装置の製造方法。
【請求項５】前記第３半導体領域は、前記第１半導体領
域よりも深く形成して成ることを特徴とする請求項１に
記載の半導体装置の製造方法。
【請求項６】前記サイドウォールの形成工程は、前記ゲ
ート電極を含む前記半導体主面に絶縁膜を堆積する工程
と、その絶縁膜を反応性イオンエッチングによりエッチ
ングする工程とを含むことを特徴とする請求項１に記載
の半導体装置の製造方法。
【請求項７】半導体主面に内部回路を構成するＮチャネ
ル型の第１ＭＯＳＦＥＴ及びＰチャネル型の第３ＭＯＳ
ＦＥＴと、入力または出力回路を構成するＮチャネル型
の第２ＭＯＳＦＥＴとを有する半導体装置の製造方法で
あって、前記主面の前記第１、第２及び第３ＭＯＳＦＥＴ形成領
域にゲート電極をそれぞれ形成する工程、前記第３ＭＯＳＦＥＴ形成領域を覆う第１マスクを前記
半導体主面上に選択的に形成する工程、前記第１マスク形成後、前記第１ＭＯＳＦＥＴ形成領域
に第１導電型不純物を導入することによって、前記第１
ＭＯＳＦＥＴのゲート電極下部に一部が廻り込む第２半
導体領域を形成する工程、前記第１、第２及び第３ＭＯＳＦＥＴのゲート電極それ
ぞれの側部に、サイドウォールを形成する工程、前記第１及び第３ＭＯＳＦＥＴ形成領域を覆う第２マス
クを、前記半導体主面上に選択的に形成する工程、前記第２マスク形成後、前記第２ＭＯＳＦＥＴ形成領域
に前記ゲート電極及び前記サイドウォールを利用した第
１導電型不純物の選択導入によって、前記第２ＭＯＳＦ
ＥＴのソース及びドレイン領域として前記第２半導体領
域の不純物濃度より高い不純物濃度を有する第３半導体
領域を形成する工程、前記第３ＭＯＳＦＥＴ形成領域を覆う第３マスクを、前
記半導体主面上に選択的に形成する工程、前記第３マスク形成後、そのソース又はドレイン領域が
前記第２半導体領域から成る前記第１ＭＯＳＦＥＴの形
成領域に、前記前記ゲート電極及び前記サイドウォール
を利用した第１導電型不純物の選択導入によって、前記
第第２半導体領域の不純物濃度より高い不純物濃度を有
する第１半導体領域を形成する工程、前記第１及び第２ＭＯＳＦＥＴ形成領域を覆う第４マス
クを、前記半導体主面上に選択的に形成する工程、前記第４マスク形成後、前記第２ＭＯＳＦＥＴ形成領域
に前記ゲート電極及び前記サイドウォールを利用した第
２導電型不純物の選択導入によって、前記第３ＭＯＳＦ
ＥＴのソース及びドレイン領域として前記第４半導体領
域の不純物濃度より高い不純物濃度を有する第３半導体
領域を形成する工程、とを含むことを特徴とする半導体
装置の製造方法。