JP3448465B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3448465B2
JP3448465B2 JP22833497A JP22833497A JP3448465B2 JP 3448465 B2 JP3448465 B2 JP 3448465B2 JP 22833497 A JP22833497 A JP 22833497A JP 22833497 A JP22833497 A JP 22833497A JP 3448465 B2 JP3448465 B2 JP 3448465B2
Authority
JP
Japan
Prior art keywords
type
oxide film
type well
well
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP22833497A
Other languages
English (en)
Other versions
JPH1167754A (ja
Inventor
和夫 逸見
栄次 西部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP22833497A priority Critical patent/JP3448465B2/ja
Publication of JPH1167754A publication Critical patent/JPH1167754A/ja
Application granted granted Critical
Publication of JP3448465B2 publication Critical patent/JP3448465B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に半導体基板に二重のウェル構造を有する
CMOS−LSI等に好適な半導体装置の製造方法に関
する。 【0002】 【従来の技術】例えば、液晶表示装置の駆動回路用LS
Iには高電圧の駆動回路部分と、低電圧(5V系)の論
理回路部分とが混在して集積されている。このようなC
MOS半導体装置においては、レベル変換のために二重
のウェル構造が必要である。 【0003】係る半導体装置の構造は、図1に示すよう
に、P型の半導体基板11に、二重構造のN型ウェル1
2と、一重構造のN型ウェル14とが混在して設けられ
ている。このP型基板11の表面には高耐圧Nチャネル
MOSFETが配置され、例えば−40Vの電位が与えられ
る。一方のN型ウェル14には、高耐圧PチャネルMOSF
ETが配置され、例えば+40Vの電位が与えられる。こ
れらの高耐圧PチャネルMOSFETとNチャネルMOSFETとは
直列的に接続されることで、CMOS半導体装置の出力
段の駆動回路を構成する。 【0004】又、N型ウェル12は、低電圧トランジス
タ用のウェルであり、低電圧PチャネルMOSFETが配置さ
れ、例えば+5Vの電位が与えられる。又このN型ウェ
ル12は二重のウェル構造であり、その内部にはNチャ
ネルMOSFETを配置するP型ウェル13が設けられてい
る。このP型ウェル13には0Vの電位が与えられる。
これらの低電圧PチャネルMOSFETとNチャネルMOSFETと
はCMOS半導体装置の5V系の論理回路部を構成す
る。 【0005】上述したP型ウェル13に配置されるNチ
ャネルMOSFETの構造の一例を図2に示す。このMOSFETは
多結晶シリコン等からなるゲート電極16の両側にN+
型のソース・ドレイン領域17,18が形成されてい
る。そして、このソース・ドレイン領域17,18を含
む活性領域15は、厚いフィールドLOCOS酸化膜19に
より囲まれている。LOCOS酸化膜19の下にはP++型
の素子分離用の拡散領域20が設けられ、LOCOS酸化膜
19と相まって隣接する素子との絶縁分離が図られてい
る。そしてこの高濃度の素子分離用の拡散領域20は、
高耐圧用のMOSFETの素子分離を行うように設計されてい
るため、高濃度のP++拡散領域となっている。このた
め、ソース・ドレイン領域17,18と接触しないよう
に、ソース・ドレイン領域17,18からある程度の間
隔をおいて配置されている(矢印A部分)。 【0006】ゲート電極16とN+型ソース・ドレイン
領域17,18とからなるMOSFETを構成する部分である
活性領域15は、上述したP型ウェル13内に配置され
ており、このP型ウェル13は更にN型ウェル12の内
部に配置されている。従って、活性領域15はP型基板
11に配置された二重構造型のウェル12の内部に配置
されていることになる。 【0007】このような二重構造型のウェルを有する半
導体装置の製造工程は、概略次の通りである。まずP型
基板11を準備し、N型ウェル12,14をイオン注入
等により形成する。そして次にP型ウェル13をN型ウ
ェル12内に同様にイオン注入等により形成する。そし
て素子分離用P+拡散領域20を同様にイオン注入等に
より形成する。そして活性領域15となる部分を窒化膜
でマスクして、ウェット酸化することでLOCOS法により
厚いフィールド酸化膜19を形成する。そしてゲート酸
化膜及びゲート電極の配線を形成し、そのゲート電極を
マスクとしてセルフアラインによりソース・ドレイン領
域17,18をイオン注入等により形成する。 【0008】 【発明が解決しようとする課題】しかしながら、係る二
重構造型のN型ウェルの内側のP型ウェルの中に配置さ
れるNチャネルMOSFETは、リーク電流が大きくなるとい
う問題がある。この原因は次のように考えられる。即
ち、活性領域の近傍のLOCOS法による厚い酸化膜19の
下の部分(矢印Aで示す部分)では、図2の矢印Aで示
す方向に、図4に示す不純物濃度プロファイルが形成さ
れていると考えられる。この図4(A)は、LOCOS酸化
膜形成前であり、(B)は、LOCOS酸化膜形成後であ
る。 【0009】LOCOS酸化膜形成前(A)は、半導体基板
の表面から比較的表面濃度が低く且つ拡散深さが深いN
型不純物のプロファイルNが形成され、更に基板表面か
ら表面濃度が高く、比較的拡散深さが浅いP型不純物の
プロファイルPが形成されている。このため、表面から
P型不純物の濃度がN型不純物の濃度よりも高い部分が
P型のウェルとなり、更に深い部分でN型不純物の濃度
が基板のP型不純物の濃度よりも高い部分がN型ウェル
となる。 【0010】しかしながら、図4(B)に示すようにLO
COS法による厚い酸化膜が形成されると、P型不純物は
酸化膜に吸収され、その酸化膜の界面付近での濃度が低
くなり、N型不純物は逆に酸化膜に吸収されずに酸化膜
界面付近の部分に蓄積され、その濃度が高くなるという
現象がある。このため、酸化膜近傍の半導体基板との界
面において、P型不純物層とN型不純物層とが逆転する
現象を生じる。この逆転現象が生じると、活性領域周辺
の矢印Aで示す部分において酸化膜直下にN型の反転層
が形成され、これにより上述したN+型ソース領域とN
+型ドレイン領域間の導通路が形成され、上述したよう
にリーク電流発生の原因となっていたと考えられる。 【0011】本発明は上述した事情に鑑みて為されたも
ので、二重構造型のウェルを備えたCMOS半導体装置
において、特に低電圧系のNチャネルMOSFETのリーク電
流の発生による不良を低減することができる半導体装置
の製造方法を提供することを目的とする。 【0012】 【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板にN型ウェルと該ウェル内に配置
されたP型ウェルとからなる二重のウェルを形成し、前
記P型ウェル内にNチャネルMOSFETを形成するCMOS半導
体装置の製造方法であって、前記NチャネルMOSFETの活
性領域となる部分の周囲にLOCOS法で厚い酸化膜を形成
する工程と、該厚い酸化膜の形成後に高温のN2ガス雰
囲気下でアニールする工程とを含むことを特徴とする。 【0013】上述した本発明によれば、LOCOS酸化膜の
形成時にP型不純物の酸化膜への吸収とN型不純物の蓄
積という現象が生じて、P型ウェルの酸化膜との界面が
N型化しても、その後の高温のN2ガス雰囲気下のアニ
ール処理で、P型及びN型の不純物が再拡散され、その
濃度分布が平準化される。従って、その濃度分布が逆転
することは無い。このため、LOCOS酸化膜の成長に伴う
N型反転層の形成が妨げられ、NチャネルMOSFETのソー
ス・ドレイン領域間にリーク電流が生じるという不良の
発生を防止することができる。 【0014】 【発明の実施の形態】以下、本発明の実施の形態につい
て図1乃至図3を参照して説明する。 【0015】P型の半導体基板11を準備し、N型ウェ
ル12,14を形成し、更にP型ウェル13を形成し、
二重構造のウェルを形成するところまでは従来の技術と
同様である。また、厚いLOCOS酸化膜となる部分に素子
分離用のP++拡散領域20を形成して、活性領域とな
る部分に窒化膜のマスクを形成し、フィールド部分にLO
COS法により厚い酸化膜を形成する工程も従来と同様で
ある。 【0016】本発明の実施の形態においては、LOCOS法
によるフィールド部分への厚い酸化膜の形成後に、N2
ガス雰囲気下の高温でアニール処理を行う。このアニー
ル処理は、例えば1100℃で2時間程度行なう。この
アニール処理により、LOCOS法による厚い酸化膜の形成
に伴うP型不純物、N型不純物の偏析現象を平準化する
ことができる。即ち、LOCOS法による厚い酸化膜の形成
においては、ボロン等のP型不純物は酸化膜に吸収され
て界面付近でその濃度が急減し、リン等のN型不純物は
酸化膜に吸収されず界面付近に蓄積し、その濃度が上昇
する現象があることは上述したとおりである。そして、
この現象によりP型ウェルの酸化膜近傍がN型化し、N
チャネルMOSFETにリーク電流が発生する場合があること
も上述したとおりである。このLOCOS酸化膜の形成後
に、高温で再拡散することにより酸化膜界面付近に蓄積
されたN型不純物と、同様に酸化膜付近で急減したP型
不純物濃度を平準化し、この逆転現象を防止することが
できる。 【0017】このアニール処理後に、ゲート電極配線の
形成工程、PチャネルMOSFET、NチャネルMOSFETのソー
ス・ドレイン領域の形成工程、中間絶縁膜の形成工程、
アルミ配線層の形成工程等のそれぞれ工程は従来と同様
である。 【0018】次に図2における矢印Aの部分の基板表面
からの不純物濃度プロファイルの変化について図3を参
照して説明する。LOCOS酸化膜形成前では、図2の断面
図に示すように、矢印Aの深さ方向に沿って、P型ウェ
ル13、N型ウェル12、P−型の半導体基板11が形
成されている。従って、不純物濃度のプロファイルとし
ては図3(A)に示すように、基板表面から表面濃度が
高く比較的拡散深さが浅いP型不純物のプロファイル
P、同様に基板表面から表面濃度がP型不純物よりは低
いが拡散深さが深いN型不純物のプロファイルNが形成
されている。P型基板の不純物濃度Psubは基板の深さ
方向に対して一定である。 【0019】そして、LOCOS法により厚い酸化膜を形成
すると、図3(B)に示すように酸化膜との界面近傍で
P型不純物がLOCOS酸化膜に吸収され、N型不純物がLOC
OS酸化膜の界面近傍の半導体部分に蓄積される現象が生
じることは上述した通りである。そして酸化膜との界面
近傍でP型不純物濃度が低減し、N型不純物濃度が増加
して濃度分布の逆転現象が生じる。 【0020】しかしながら、上述したLOCOSの厚い酸化
膜の形成後に、N2ガス雰囲気下の高温でアニール処理
を行うことで不純物濃度分布のピークが低減される。即
ち、酸化膜界面近傍に形成されたN型不純物濃度プロフ
ァイルのピークNpが図3(C)に示すように低減され
る。そしてP型不純物プロファイルPのピークPpが同
様に平準化され低くなり、界面における濃度Pkが上昇
する。これにより酸化膜界面近傍においてはLOCOS酸化
膜形成後のP型不純物とN型不純物の濃度分布の逆転現
象が解消され、P型ウェル表面がN型に反転するという
現象が防止される。これにより低電圧(5V)系のNチ
ャネルMOSFETにリーク電流が生ぜず、CMOS半導体装
置の歩留まりが向上する等の効果が得られる。 【0021】上述したようにLOCOS酸化膜の形成に伴う
二重構造型のウェル内における酸化膜の界面近傍におけ
る濃度分布の逆転現象が、N2雰囲気下の高温でのアニ
ール処理により解消することができる。このアニール処
理は、マスク工程或いは別途のイオン注入等の他の付加
的な工程を要さず、比較的簡単な設備で、且つ繁雑な作
業を要することなく行うことができる。これにより、半
導体装置の製造コストをほとんど上昇させることなく2
重構造型のウェルを有するCMOS半導体装置を良好な歩留
まりで製造することができる。又、このアニール処理は
NチャネルMOSFET、又はPチャネルMOSFET等の形成前に
行なうので、これらのデバイスに与える影響も勿論な
い。 【0022】又、上記実施形態ではN2ガス雰囲気下で
1100℃、2時間程度のアニール処理を行う例につい
て説明したが、雰囲気ガスの種類、アニール処理の温
度、時間等は製造する半導体装置の種類、特性等に応じ
て適宜変更すべきものである。このように本発明の趣旨
を逸脱することなく種々の変形実施例が可能である。 【0023】 【発明の効果】以上に説明したように本発明は、二重構
造型のウェルを有するCMOS半導体装置において、LOCOS
酸化膜の形成後に、高温でアニール処理を行うようにし
たものである。これによりLOCOS酸化膜の形成後にも、
その界面近傍でP型層とN型層との間に逆転現象が発生
することを防止して、リーク不良の発生を防止できる。
【図面の簡単な説明】 【図1】二重構造型のウェルを有するCMOS半導体装
置の断面図である。 【図2】活性領域部分の近傍の平面図と断面図である。 【図3】本発明の一実施形態の図2における矢印A方向
の不純物濃度分布を示す図であり、(A)はLOCOS酸化
膜形成前、(B)はLOCOS酸化膜形成後、(C)はアニ
ール処理後である。 【図4】従来の図2における矢印A方向の不純物濃度分
布を示す図であり、(A)はLOCOS酸化膜形成前、
(B)はLOCOS酸化膜形成後である。
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/316 H01L 21/76 H01L 21/761 H01L 21/8238 H01L 27/092

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 半導体基板にN型ウェルと該ウェル内に
    配置されたP型ウェルとからなる二重のウェルを形成
    し、前記P型ウェル内にNチャネルMOSFETを形成するCM
    OS半導体装置の製造方法であって、前記N型ウェルおよび前記P型ウェルを前記半導体基板
    に形成した後に、 前記NチャネルMOSFETの活性領域とな
    る部分の周囲に厚いLOCOSフィールド酸化膜を形成し、
    その際に前記P型ウェル表面の不純物濃度が前記LOCOS
    フィールド酸化膜に吸収されて急減しN型化する工程
    と、前記LOCOSフィールド酸化膜を形成後にN2ガス雰囲気
    下でアニールして、N型不純物およびP型不純物の偏析
    現象を平準化して前記P型ウェル表面の逆転現象を防止
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
JP22833497A 1997-08-25 1997-08-25 半導体装置の製造方法 Expired - Fee Related JP3448465B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22833497A JP3448465B2 (ja) 1997-08-25 1997-08-25 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22833497A JP3448465B2 (ja) 1997-08-25 1997-08-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH1167754A JPH1167754A (ja) 1999-03-09
JP3448465B2 true JP3448465B2 (ja) 2003-09-22

Family

ID=16874837

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22833497A Expired - Fee Related JP3448465B2 (ja) 1997-08-25 1997-08-25 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3448465B2 (ja)

Also Published As

Publication number Publication date
JPH1167754A (ja) 1999-03-09

Similar Documents

Publication Publication Date Title
US4013484A (en) High density CMOS process
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
US5047358A (en) Process for forming high and low voltage CMOS transistors on a single integrated circuit chip
US4717684A (en) Semiconductor integrated circuit device
JP2861624B2 (ja) 半導体装置の製造方法
US7161198B2 (en) Semiconductor integrated circuit device having MOS transistor
US4818719A (en) Method of manufacturing an integrated CMOS of ordinary logic circuit and of high voltage MOS circuit
JP3381110B2 (ja) 半導体装置の製造方法
US7067888B2 (en) Semiconductor device and a method of manufacturing the same
JPS58170048A (ja) 半導体装置
KR100331844B1 (ko) 씨모스소자
JP3448465B2 (ja) 半導体装置の製造方法
US6207996B1 (en) Semiconductor device and method for manufacturing the same
US6887750B2 (en) Method for manufacturing semiconductor device including implanting a first impurity through an anti-oxidation mask
JP2000174218A (ja) 半導体装置とその製造方法
JPH05291573A (ja) 半導体装置およびその製造方法
JPH11312802A (ja) 半導体装置
JPH06196643A (ja) 半導体装置
KR100264877B1 (ko) Soi형 소자 분리 영역을 가지는 반도체 장치의 제조 방법
JP2848274B2 (ja) 半導体装置の製造方法
JP2953915B2 (ja) 半導体集積回路装置及びその製造方法
JP2003069026A (ja) 半導体装置およびその製造方法
JPH02189965A (ja) 半導体装置の製造方法
JP3162937B2 (ja) Cmos半導体装置の製造方法
JPH1167929A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080704

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080704

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090704

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090704

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100704

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110704

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110704

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120704

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130704

Year of fee payment: 10

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees