JPH10335479A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10335479A JPH10335479A JP9139909A JP13990997A JPH10335479A JP H10335479 A JPH10335479 A JP H10335479A JP 9139909 A JP9139909 A JP 9139909A JP 13990997 A JP13990997 A JP 13990997A JP H10335479 A JPH10335479 A JP H10335479A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ｎチャネル型とｐチャネル型のＭＯＳＦＥＴで
ＬＤＤ拡散層の幅を別々に最適化することが可能なＣＭ
ＯＳ集積回路を有する半導体装置を提供する。 【解決手段】第１チャネル形成領域１０と、第１チャネ
ル形成領域上のゲート絶縁膜２１の上層の第１ゲート電
極３０と、第１ゲート電極の両側部の第１ソース・ドレ
イン領域１４と、第１ソース・ドレイン領域と第１チャ
ネル形成領域の間に形成された第１ＬＤＤ領域１２とを
有するｎチャネル型トランジスタＴｒ１と、第２チャネ
ル形成領域１１と、第２チャネル形成領域上のゲート絶
縁膜２１の上層の第２ゲート電極３１と、第２ゲート電
極の両側部の第２ソース・ドレイン領域１５と、第２ソ
ース・ドレイン領域と第２チャネル形成領域の間に形成
され、第１ＬＤＤ領域１２の幅と異なる幅を有する第２
ＬＤＤ領域１３とを有するｐチャネル型トランジスタＴ
ｒ２とを有する構成とする。
ＬＤＤ拡散層の幅を別々に最適化することが可能なＣＭ
ＯＳ集積回路を有する半導体装置を提供する。 【解決手段】第１チャネル形成領域１０と、第１チャネ
ル形成領域上のゲート絶縁膜２１の上層の第１ゲート電
極３０と、第１ゲート電極の両側部の第１ソース・ドレ
イン領域１４と、第１ソース・ドレイン領域と第１チャ
ネル形成領域の間に形成された第１ＬＤＤ領域１２とを
有するｎチャネル型トランジスタＴｒ１と、第２チャネ
ル形成領域１１と、第２チャネル形成領域上のゲート絶
縁膜２１の上層の第２ゲート電極３１と、第２ゲート電
極の両側部の第２ソース・ドレイン領域１５と、第２ソ
ース・ドレイン領域と第２チャネル形成領域の間に形成
され、第１ＬＤＤ領域１２の幅と異なる幅を有する第２
ＬＤＤ領域１３とを有するｐチャネル型トランジスタＴ
ｒ２とを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＭＯＳ型電界効果トランジスタ
を有する半導体装置およびその製造方法に関する。
の製造方法に関し、特にＭＯＳ型電界効果トランジスタ
を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置に用いられるトランジスタと
しては、バイポーラトランジスタと金属−酸化膜−半導
体積層電界効果トランジスタ（MOSFET:Metal-Oxide-Sem
iconductor Field Effect Transistor）に大別される。
ＭＯＳＦＥＴとしては、さらにｎチャネル型とｐチャネ
ル型とに分類される。ｎチャネル型とｐチャネル型のＭ
ＯＳＦＥＴを有する相補的ＭＯＳ（CMOS:Complementary
MOS）集積回路は、静止時の消費電力が無視できるほど
小さいことから、今日における代表的なＬＳＩとして広
く使用されており、大規模集積化が進められてきてい
る。
しては、バイポーラトランジスタと金属−酸化膜−半導
体積層電界効果トランジスタ（MOSFET:Metal-Oxide-Sem
iconductor Field Effect Transistor）に大別される。
ＭＯＳＦＥＴとしては、さらにｎチャネル型とｐチャネ
ル型とに分類される。ｎチャネル型とｐチャネル型のＭ
ＯＳＦＥＴを有する相補的ＭＯＳ（CMOS:Complementary
MOS）集積回路は、静止時の消費電力が無視できるほど
小さいことから、今日における代表的なＬＳＩとして広
く使用されており、大規模集積化が進められてきてい
る。
【０００３】今日において、半導体装置に要求される性
能はより高速化、高性能化、大容量化が求められてお
り、これに伴って半導体装置の製造プロセスはさらなる
高集積化のための微細加工技術が開発、研究されてい
る。とりわけ、０．３５μｍ世代以降のＭＯＳＦＥＴの
形成においては、ゲート電極の微細加工技術の開発が盛
んである。ゲート長が１μｍ以下になるとポリシリコン
とタングステンシリサイドを積層させて形成したポリサ
イド構造が用いられ、ゲート長が０．５μｍ以下になる
と、短チャネル効果の抑制とホットキャリアによるトラ
ンジスタ特性の劣化の抑制の目的で、ゲート電極側壁に
酸化シリコンなどからなるサイドウォール絶縁膜を形成
したＬＤＤ（Lightly Doped Drain ）構造が用いられる
ようになってきた。近年ではゲート長が０．３５μｍ以
下のトランジスタの形成、量産化技術の開発が盛んに行
われている。
能はより高速化、高性能化、大容量化が求められてお
り、これに伴って半導体装置の製造プロセスはさらなる
高集積化のための微細加工技術が開発、研究されてい
る。とりわけ、０．３５μｍ世代以降のＭＯＳＦＥＴの
形成においては、ゲート電極の微細加工技術の開発が盛
んである。ゲート長が１μｍ以下になるとポリシリコン
とタングステンシリサイドを積層させて形成したポリサ
イド構造が用いられ、ゲート長が０．５μｍ以下になる
と、短チャネル効果の抑制とホットキャリアによるトラ
ンジスタ特性の劣化の抑制の目的で、ゲート電極側壁に
酸化シリコンなどからなるサイドウォール絶縁膜を形成
したＬＤＤ（Lightly Doped Drain ）構造が用いられる
ようになってきた。近年ではゲート長が０．３５μｍ以
下のトランジスタの形成、量産化技術の開発が盛んに行
われている。
【０００４】図７は上記のＬＤＤ構造を用いた従来のＭ
ＯＳ型電界効果トランジスタを有する半導体装置の断面
図である。ＬＯＣＯＳ法により形成された素子分離絶縁
膜２０により区切られた半導体基板１０のチャネル形成
領域となる活性領域上に、酸化シリコンからなる薄膜の
ゲート絶縁膜２１が形成されており、その上層にポリシ
リコンのゲート電極３０が形成されている。ゲート電極
３０の両側にサイドウォール絶縁膜２２が形成されてい
る。ゲート電極３０の両側部の半導体基板１０中には、
高濃度の導電性不純物を含有するソース・ドレイン拡散
層１４が形成されており、さらにソース・ドレイン拡散
層１４の内側領域に低濃度の導電性不純物を含有するＬ
ＤＤ拡散層１２が形成されている。
ＯＳ型電界効果トランジスタを有する半導体装置の断面
図である。ＬＯＣＯＳ法により形成された素子分離絶縁
膜２０により区切られた半導体基板１０のチャネル形成
領域となる活性領域上に、酸化シリコンからなる薄膜の
ゲート絶縁膜２１が形成されており、その上層にポリシ
リコンのゲート電極３０が形成されている。ゲート電極
３０の両側にサイドウォール絶縁膜２２が形成されてい
る。ゲート電極３０の両側部の半導体基板１０中には、
高濃度の導電性不純物を含有するソース・ドレイン拡散
層１４が形成されており、さらにソース・ドレイン拡散
層１４の内側領域に低濃度の導電性不純物を含有するＬ
ＤＤ拡散層１２が形成されている。
【０００５】上記のＬＤＤ型のＭＯＳＦＥＴにおいて、
ＬＤＤ拡散層１４はゲート電極３０の両側に形成するサ
イドウォール絶縁膜２２をマスクとして不純物を導入し
て形成されることから、ＬＤＤ拡散層１４の幅はサイド
ウォール絶縁膜２２の幅により規定することができ、通
常の半導体装置の製造方法においては、所望のＬＤＤ拡
散層の幅となるようにサイドウォール絶縁膜２２の幅を
調節して形成している。
ＬＤＤ拡散層１４はゲート電極３０の両側に形成するサ
イドウォール絶縁膜２２をマスクとして不純物を導入し
て形成されることから、ＬＤＤ拡散層１４の幅はサイド
ウォール絶縁膜２２の幅により規定することができ、通
常の半導体装置の製造方法においては、所望のＬＤＤ拡
散層の幅となるようにサイドウォール絶縁膜２２の幅を
調節して形成している。
【０００６】また、上記のＬＤＤ構造は、ｎチャネル型
とｐチャネル型のＭＯＳＦＥＴのどちらにも採用するこ
とができ、その場合にはｎ型不純物とｐ型不純物を入れ
替えて形成することができる。
とｐチャネル型のＭＯＳＦＥＴのどちらにも採用するこ
とができ、その場合にはｎ型不純物とｐ型不純物を入れ
替えて形成することができる。
【０００７】上記のＬＤＤ型ＭＯＳＦＥＴを有する半導
体装置においては、ｎチャネル型のＭＯＳＦＥＴとｐチ
ャネル型のＭＯＳＦＥＴとで、導入する導電性不純物の
イオン種の違いなどにより、最適なＬＤＤ拡散層の幅が
異なってくる。ＬＤＤ拡散層の幅はＭＯＳＦＥＴの動作
特性に強く影響を与えるものであり、半導体装置の高速
化および高性能化が進められるなかでＬＤＤ拡散層の幅
を最適に形成する必要があり、ｎチャネル型ＭＯＳＦＥ
Ｔと有する半導体装置とｐチャネル型ＭＯＳＦＥＴを有
する半導体装置とでサイドウォール幅を変えて設計し、
それぞれに最適な幅のＬＤＤ拡散層が形成されている。
体装置においては、ｎチャネル型のＭＯＳＦＥＴとｐチ
ャネル型のＭＯＳＦＥＴとで、導入する導電性不純物の
イオン種の違いなどにより、最適なＬＤＤ拡散層の幅が
異なってくる。ＬＤＤ拡散層の幅はＭＯＳＦＥＴの動作
特性に強く影響を与えるものであり、半導体装置の高速
化および高性能化が進められるなかでＬＤＤ拡散層の幅
を最適に形成する必要があり、ｎチャネル型ＭＯＳＦＥ
Ｔと有する半導体装置とｐチャネル型ＭＯＳＦＥＴを有
する半導体装置とでサイドウォール幅を変えて設計し、
それぞれに最適な幅のＬＤＤ拡散層が形成されている。
【０００８】
【発明が解決しようとする課題】しかしながら、ｎチャ
ネル型とｐチャネル型のＭＯＳＦＥＴを有するＣＭＯＳ
集積回路に場合には、同一チップ上にｎチャネル型とｐ
チャネル型のＭＯＳＦＥＴを形成するものであり、従来
の製造方法によるとそれぞれに共通な幅のサイドウォー
ル絶縁膜を形成していることから、ＬＤＤ拡散層の幅も
ｎチャネル型とｐチャネル型のＭＯＳＦＥＴの両者で共
通となっており、ＬＤＤ拡散層の幅について別々に最適
化が行うことが困難な状況となっている。
ネル型とｐチャネル型のＭＯＳＦＥＴを有するＣＭＯＳ
集積回路に場合には、同一チップ上にｎチャネル型とｐ
チャネル型のＭＯＳＦＥＴを形成するものであり、従来
の製造方法によるとそれぞれに共通な幅のサイドウォー
ル絶縁膜を形成していることから、ＬＤＤ拡散層の幅も
ｎチャネル型とｐチャネル型のＭＯＳＦＥＴの両者で共
通となっており、ＬＤＤ拡散層の幅について別々に最適
化が行うことが困難な状況となっている。
【０００９】本発明は上記の状況に鑑みてなされたもの
であり、従って本発明の目的は、ｎチャネル型とｐチャ
ネル型のＭＯＳＦＥＴを有するＣＭＯＳ集積回路におい
て、ｎチャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯ
ＳＦＥＴとでサイドウォール幅を変えて形成することが
でき、これによりｎチャネル型のＭＯＳＦＥＴとｐチャ
ネル型のＭＯＳＦＥＴとでＬＤＤ拡散層の幅を別々に最
適化することが可能となり、それぞれのトランジスタ特
性を最適に設計することができるＣＭＯＳ集積回路を有
する半導体装置およびその製造方法を提供することであ
る。
であり、従って本発明の目的は、ｎチャネル型とｐチャ
ネル型のＭＯＳＦＥＴを有するＣＭＯＳ集積回路におい
て、ｎチャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯ
ＳＦＥＴとでサイドウォール幅を変えて形成することが
でき、これによりｎチャネル型のＭＯＳＦＥＴとｐチャ
ネル型のＭＯＳＦＥＴとでＬＤＤ拡散層の幅を別々に最
適化することが可能となり、それぞれのトランジスタ特
性を最適に設計することができるＣＭＯＳ集積回路を有
する半導体装置およびその製造方法を提供することであ
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、ｎチャネル型トランジスタ
とｐチャネル型トランジスタを有するＣＭＯＳ集積回路
を有する半導体装置であって、半導体基板に形成された
第１チャネル形成領域と、該第１チャネル形成領域から
ゲート絶縁膜を介して配置され、前記半導体基板上に形
成された第１ゲート電極と、前記第１ゲート電極の両側
部の半導体基板中に形成され、前記第１チャネル形成領
域に接続する第１ソース・ドレイン領域と、前記第１ソ
ース・ドレイン領域と前記第１チャネル形成領域の間に
形成された第１ＬＤＤ領域とを有するｎチャネル型トラ
ンジスタと、前記半導体基板に形成された第２チャネル
形成領域と、該第２チャネル形成領域からゲート絶縁膜
を介して配置され、前記半導体基板上に形成された第２
ゲート電極と、前記第２ゲート電極の両側部の半導体基
板中に形成され、前記第２チャネル形成領域に接続する
第２ソース・ドレイン領域と、前記第２ソース・ドレイ
ン領域と前記第２チャネル形成領域の間に形成され、前
記第１ＬＤＤ領域の幅と異なる幅を有する第２ＬＤＤ領
域とを有するｐチャネル型トランジスタとを有する。
め、本発明の半導体装置は、ｎチャネル型トランジスタ
とｐチャネル型トランジスタを有するＣＭＯＳ集積回路
を有する半導体装置であって、半導体基板に形成された
第１チャネル形成領域と、該第１チャネル形成領域から
ゲート絶縁膜を介して配置され、前記半導体基板上に形
成された第１ゲート電極と、前記第１ゲート電極の両側
部の半導体基板中に形成され、前記第１チャネル形成領
域に接続する第１ソース・ドレイン領域と、前記第１ソ
ース・ドレイン領域と前記第１チャネル形成領域の間に
形成された第１ＬＤＤ領域とを有するｎチャネル型トラ
ンジスタと、前記半導体基板に形成された第２チャネル
形成領域と、該第２チャネル形成領域からゲート絶縁膜
を介して配置され、前記半導体基板上に形成された第２
ゲート電極と、前記第２ゲート電極の両側部の半導体基
板中に形成され、前記第２チャネル形成領域に接続する
第２ソース・ドレイン領域と、前記第２ソース・ドレイ
ン領域と前記第２チャネル形成領域の間に形成され、前
記第１ＬＤＤ領域の幅と異なる幅を有する第２ＬＤＤ領
域とを有するｐチャネル型トランジスタとを有する。
【００１１】上記の本発明の半導体装置は、ｎチャネル
型トランジスタとｐチャネル型トランジスタを有するＣ
ＭＯＳ集積回路を有しており、ｎチャネル型トランジス
タとｐチャネル型トランジスタはそれぞれ、チャネル形
成領域、ゲート絶縁膜、ゲート電極、ソース・ドレイン
領域、ＬＤＤ領域を有している。ＬＤＤ構造を有してい
ることから、ｎチャネル型トランジスタとｐチャネル型
トランジスタはともに短チャネル効果およびホットキャ
リアによるトランジスタ特性の劣化を抑制することがで
きる。また、ｎチャネル型トランジスタのＬＤＤ領域の
幅とｐチャネル型トランジスタのＬＤＤ領域の幅とは異
なって形成されている。
型トランジスタとｐチャネル型トランジスタを有するＣ
ＭＯＳ集積回路を有しており、ｎチャネル型トランジス
タとｐチャネル型トランジスタはそれぞれ、チャネル形
成領域、ゲート絶縁膜、ゲート電極、ソース・ドレイン
領域、ＬＤＤ領域を有している。ＬＤＤ構造を有してい
ることから、ｎチャネル型トランジスタとｐチャネル型
トランジスタはともに短チャネル効果およびホットキャ
リアによるトランジスタ特性の劣化を抑制することがで
きる。また、ｎチャネル型トランジスタのＬＤＤ領域の
幅とｐチャネル型トランジスタのＬＤＤ領域の幅とは異
なって形成されている。
【００１２】上記の本発明の半導体装置によれば、ｎチ
ャネル型トランジスタのＬＤＤ領域の幅とｐチャネル型
トランジスタのＬＤＤ領域の幅とは異なっていることか
ら、ｎチャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯ
ＳＦＥＴとでＬＤＤ拡散層の幅を別々に最適化すること
が可能となり、それぞれのトランジスタ特性を最適に設
計することができる。
ャネル型トランジスタのＬＤＤ領域の幅とｐチャネル型
トランジスタのＬＤＤ領域の幅とは異なっていることか
ら、ｎチャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯ
ＳＦＥＴとでＬＤＤ拡散層の幅を別々に最適化すること
が可能となり、それぞれのトランジスタ特性を最適に設
計することができる。
【００１３】上記の本発明の半導体装置は、好適には、
前記第１ゲート電極の両側部に、第１の幅を有する第１
サイドウォール絶縁膜を有し、前記第２ゲート電極の両
側部に、前記第１の幅と異なる第２の幅を有する第２サ
イドウォール絶縁膜を有する。ＬＤＤ領域はゲート電極
の両側に形成するサイドウォール絶縁膜をマスクとして
不純物を導入して形成することから、第１の幅を有する
第１サイドウォール絶縁膜をマスクとして形成する第１
ＬＤＤ領域の幅と、第１の幅と異なる第２の幅を有する
第２サイドウォール絶縁膜をマスクとして形成する第２
ＬＤＤ領域の幅は異なるものとすることができる。
前記第１ゲート電極の両側部に、第１の幅を有する第１
サイドウォール絶縁膜を有し、前記第２ゲート電極の両
側部に、前記第１の幅と異なる第２の幅を有する第２サ
イドウォール絶縁膜を有する。ＬＤＤ領域はゲート電極
の両側に形成するサイドウォール絶縁膜をマスクとして
不純物を導入して形成することから、第１の幅を有する
第１サイドウォール絶縁膜をマスクとして形成する第１
ＬＤＤ領域の幅と、第１の幅と異なる第２の幅を有する
第２サイドウォール絶縁膜をマスクとして形成する第２
ＬＤＤ領域の幅は異なるものとすることができる。
【００１４】上記の本発明の半導体装置は、好適には、
前記第１サイドウォール絶縁膜および前記第２サイドウ
ォール絶縁膜のうち、少なくとも一方が２層以上のサイ
ドウォール状の絶縁膜の積層体として構成されている。
これにより、サイドウォール絶縁膜の積層体の膜厚を調
節することで第１サイドウォール絶縁膜と第２サイドウ
ォール絶縁膜の幅を変えるて設計することが可能とな
り、第１ＬＤＤ領域の幅と第２ＬＤＤ領域の幅は異なる
ものとすることができる。
前記第１サイドウォール絶縁膜および前記第２サイドウ
ォール絶縁膜のうち、少なくとも一方が２層以上のサイ
ドウォール状の絶縁膜の積層体として構成されている。
これにより、サイドウォール絶縁膜の積層体の膜厚を調
節することで第１サイドウォール絶縁膜と第２サイドウ
ォール絶縁膜の幅を変えるて設計することが可能とな
り、第１ＬＤＤ領域の幅と第２ＬＤＤ領域の幅は異なる
ものとすることができる。
【００１５】上記の本発明の半導体装置は、好適には、
前記第１サイドウォール絶縁膜が１層の絶縁膜から構成
されており、前記第２サイドウォール絶縁膜が２層の絶
縁膜の積層体として構成されている。これにより、２層
の絶縁膜の積層体の膜厚を調節することで第２サイドウ
ォール絶縁膜の幅を第１サイドウォール絶縁膜の幅と変
えて設計することが可能となり、第１ＬＤＤ領域の幅と
第２ＬＤＤ領域の幅は異なるものとすることができる。
前記第１サイドウォール絶縁膜が１層の絶縁膜から構成
されており、前記第２サイドウォール絶縁膜が２層の絶
縁膜の積層体として構成されている。これにより、２層
の絶縁膜の積層体の膜厚を調節することで第２サイドウ
ォール絶縁膜の幅を第１サイドウォール絶縁膜の幅と変
えて設計することが可能となり、第１ＬＤＤ領域の幅と
第２ＬＤＤ領域の幅は異なるものとすることができる。
【００１６】さらに上記の目的を達成するため、本発明
の半導体装置の製造方法は、ｎチャネル型トランジスタ
とｐチャネル型トランジスタを有するＣＭＯＳ集積回路
を有する半導体装置の製造方法であって、第１トランジ
スタ形成領域に第１導電型の第１チャネル形成領域を有
し、第２トランジスタ形成領域に第２導電型の第２チャ
ネル形成領域を有する半導体基板上にゲート絶縁膜を形
成する工程と、前記第１チャネル形成領域上のゲート絶
縁膜の上層に第１ゲート電極を形成し、前記第２チャネ
ル形成領域上のゲート絶縁膜の上層に第２ゲート電極を
形成する工程と、前記第１ゲート電極をマスクとして前
記第２導電型の不純物を導入し、前記第１ゲート電極の
両側部の半導体基板中に第１ＬＤＤ領域を形成する工程
と、前記第２ゲート電極をマスクとして前記第１導電型
の不純物を導入し、前記第２ゲート電極の両側部の半導
体基板中に第２ＬＤＤ領域を形成する工程と、前記第１
ゲート電極および前記第２ゲート電極の両側部に第１サ
イドウォール絶縁膜を形成する工程と、前記第１サイド
ウォール絶縁膜をマスクとして前記第１トランジスタ形
成領域に前記第２導電型の不純物を導入し、前記第１ゲ
ート電極の両側部の半導体基板中に第１ソース・ドレイ
ン領域を形成する工程と、前記第２ゲート電極の両側の
前記第１サイドウォール絶縁膜の両側部に拡張サイドウ
ォール絶縁膜を形成する工程と、前記第１サイドウォー
ル絶縁膜と拡張サイドウォール絶縁膜をマスクとして前
記第１導電型の不純物を導入し、前記第２ゲート電極の
両側部の半導体基板中に第２ソース・ドレイン領域を形
成する工程とを有する。
の半導体装置の製造方法は、ｎチャネル型トランジスタ
とｐチャネル型トランジスタを有するＣＭＯＳ集積回路
を有する半導体装置の製造方法であって、第１トランジ
スタ形成領域に第１導電型の第１チャネル形成領域を有
し、第２トランジスタ形成領域に第２導電型の第２チャ
ネル形成領域を有する半導体基板上にゲート絶縁膜を形
成する工程と、前記第１チャネル形成領域上のゲート絶
縁膜の上層に第１ゲート電極を形成し、前記第２チャネ
ル形成領域上のゲート絶縁膜の上層に第２ゲート電極を
形成する工程と、前記第１ゲート電極をマスクとして前
記第２導電型の不純物を導入し、前記第１ゲート電極の
両側部の半導体基板中に第１ＬＤＤ領域を形成する工程
と、前記第２ゲート電極をマスクとして前記第１導電型
の不純物を導入し、前記第２ゲート電極の両側部の半導
体基板中に第２ＬＤＤ領域を形成する工程と、前記第１
ゲート電極および前記第２ゲート電極の両側部に第１サ
イドウォール絶縁膜を形成する工程と、前記第１サイド
ウォール絶縁膜をマスクとして前記第１トランジスタ形
成領域に前記第２導電型の不純物を導入し、前記第１ゲ
ート電極の両側部の半導体基板中に第１ソース・ドレイ
ン領域を形成する工程と、前記第２ゲート電極の両側の
前記第１サイドウォール絶縁膜の両側部に拡張サイドウ
ォール絶縁膜を形成する工程と、前記第１サイドウォー
ル絶縁膜と拡張サイドウォール絶縁膜をマスクとして前
記第１導電型の不純物を導入し、前記第２ゲート電極の
両側部の半導体基板中に第２ソース・ドレイン領域を形
成する工程とを有する。
【００１７】上記の本発明の半導体装置の製造方法は、
第１トランジスタ形成領域に第１導電型の第１チャネル
形成領域を有し、第２トランジスタ形成領域に第２導電
型の第２チャネル形成領域を有する半導体基板上にゲー
ト絶縁膜を形成し、第１チャネル形成領域上のゲート絶
縁膜の上層に第１ゲート電極を、第２チャネル形成領域
上のゲート絶縁膜の上層に第２ゲート電極をそれぞれ形
成した後で、第１ゲート電極をマスクとして第２導電型
の不純物を導入し、第１ゲート電極の両側部の半導体基
板中に第１ＬＤＤ領域を形成し、さらに第２ゲート電極
をマスクとして第１導電型の不純物を導入し、第２ゲー
ト電極の両側部の半導体基板中に第２ＬＤＤ領域を形成
する。次に、第１ゲート電極および第２ゲート電極の両
側部に第１サイドウォール絶縁膜を形成して、この第１
サイドウォール絶縁膜をマスクとして第２導電型の不純
物を導入し、第１ソース・ドレイン領域を形成する。こ
れにより、第１トランジスタ形成領域に所望のトランジ
スタを形成する。次に、第２トランジスタ形成領域にお
いて、第２ゲート電極の両側の第１サイドウォール絶縁
膜の両側部に拡張サイドウォール絶縁膜を形成し、第１
サイドウォール絶縁膜と拡張サイドウォール絶縁膜をマ
スクとして第１導電型の不純物を導入し、第２ソース・
ドレイン領域を形成する。
第１トランジスタ形成領域に第１導電型の第１チャネル
形成領域を有し、第２トランジスタ形成領域に第２導電
型の第２チャネル形成領域を有する半導体基板上にゲー
ト絶縁膜を形成し、第１チャネル形成領域上のゲート絶
縁膜の上層に第１ゲート電極を、第２チャネル形成領域
上のゲート絶縁膜の上層に第２ゲート電極をそれぞれ形
成した後で、第１ゲート電極をマスクとして第２導電型
の不純物を導入し、第１ゲート電極の両側部の半導体基
板中に第１ＬＤＤ領域を形成し、さらに第２ゲート電極
をマスクとして第１導電型の不純物を導入し、第２ゲー
ト電極の両側部の半導体基板中に第２ＬＤＤ領域を形成
する。次に、第１ゲート電極および第２ゲート電極の両
側部に第１サイドウォール絶縁膜を形成して、この第１
サイドウォール絶縁膜をマスクとして第２導電型の不純
物を導入し、第１ソース・ドレイン領域を形成する。こ
れにより、第１トランジスタ形成領域に所望のトランジ
スタを形成する。次に、第２トランジスタ形成領域にお
いて、第２ゲート電極の両側の第１サイドウォール絶縁
膜の両側部に拡張サイドウォール絶縁膜を形成し、第１
サイドウォール絶縁膜と拡張サイドウォール絶縁膜をマ
スクとして第１導電型の不純物を導入し、第２ソース・
ドレイン領域を形成する。
【００１８】上記の本発明の半導体装置の製造方法によ
れば、第１ソース・ドレイン領域の形成には第１サイド
ウォール絶縁膜をマスクとし、第２ソース・ドレイン領
域の形成には、第１サイドウォール絶縁膜と拡張サイド
ウォール絶縁膜をマスクとしていることから、それぞれ
のマスクとなるサイドウォール幅が異なっており、第１
ＬＤＤ領域の幅よりも第２ＬＤＤ領域の幅を広くするこ
とが可能となっている。これにより、一方をｎチャネル
型トランジスタ、他方をｐチャネル型トランジスタとす
ることで、それぞれのＭＯＳＦＥＴのＬＤＤ拡散層の幅
を別々に最適化することが可能となり、それぞれのトラ
ンジスタ特性を最適に設計することができる。
れば、第１ソース・ドレイン領域の形成には第１サイド
ウォール絶縁膜をマスクとし、第２ソース・ドレイン領
域の形成には、第１サイドウォール絶縁膜と拡張サイド
ウォール絶縁膜をマスクとしていることから、それぞれ
のマスクとなるサイドウォール幅が異なっており、第１
ＬＤＤ領域の幅よりも第２ＬＤＤ領域の幅を広くするこ
とが可能となっている。これにより、一方をｎチャネル
型トランジスタ、他方をｐチャネル型トランジスタとす
ることで、それぞれのＭＯＳＦＥＴのＬＤＤ拡散層の幅
を別々に最適化することが可能となり、それぞれのトラ
ンジスタ特性を最適に設計することができる。
【００１９】上記の本発明の半導体装置の製造方法は、
好適には、前記第１導電型がｐ型であり、前記第２導電
型がｎ型である。これにより、ｎチャネル型トランジス
タのＬＤＤ領域の幅よりもｐチャネル型トランジスタの
ＬＤＤ領域の幅を広いものとすることができる。
好適には、前記第１導電型がｐ型であり、前記第２導電
型がｎ型である。これにより、ｎチャネル型トランジス
タのＬＤＤ領域の幅よりもｐチャネル型トランジスタの
ＬＤＤ領域の幅を広いものとすることができる。
【００２０】上記の本発明の半導体装置の製造方法は、
好適には、前記第１ソース・ドレイン領域を形成する工
程の後、前記拡張サイドウォール絶縁膜を形成する工程
の前に、前記第１トランジスタ形成領域および第２トラ
ンジスタ形成領域に全面に絶縁膜を形成する工程をさら
に有し、前記第２トランジスタ形成領域の第１サイドウ
ォール絶縁膜の両側部に拡張サイドウォール絶縁膜を形
成する工程が前記第１トランジスタ形成領域の前記絶縁
膜をレジスト膜で保護してエッチバックする工程を含
む。これにより、第２ＬＤＤ領域の幅を第１ＬＤＤ領域
の幅よりも広くするための拡張サイドウォール絶縁膜を
形成することが可能となる。
好適には、前記第１ソース・ドレイン領域を形成する工
程の後、前記拡張サイドウォール絶縁膜を形成する工程
の前に、前記第１トランジスタ形成領域および第２トラ
ンジスタ形成領域に全面に絶縁膜を形成する工程をさら
に有し、前記第２トランジスタ形成領域の第１サイドウ
ォール絶縁膜の両側部に拡張サイドウォール絶縁膜を形
成する工程が前記第１トランジスタ形成領域の前記絶縁
膜をレジスト膜で保護してエッチバックする工程を含
む。これにより、第２ＬＤＤ領域の幅を第１ＬＤＤ領域
の幅よりも広くするための拡張サイドウォール絶縁膜を
形成することが可能となる。
【００２１】上記の本発明の半導体装置の製造方法は、
好適には、前記絶縁膜を形成する工程の後、前記拡張サ
イドウォール絶縁膜を形成する工程の前に、前記絶縁膜
の上層に導電層を形成する工程と、前記第１トランジス
タ形成領域の前記導電層を保護して前記第２トランジス
タ形成領域の導電層を除去する工程とをさらに有し、前
記第２ソース・ドレイン領域を形成する工程の後に、前
記第１トランジスタ形成領域に残された前記導電層を配
線加工する工程をさらに有する。これにより、第１トラ
ンジスタ形成領域に形成する上層の配線を少ない工程数
の増加によって実現することが可能である。
好適には、前記絶縁膜を形成する工程の後、前記拡張サ
イドウォール絶縁膜を形成する工程の前に、前記絶縁膜
の上層に導電層を形成する工程と、前記第１トランジス
タ形成領域の前記導電層を保護して前記第２トランジス
タ形成領域の導電層を除去する工程とをさらに有し、前
記第２ソース・ドレイン領域を形成する工程の後に、前
記第１トランジスタ形成領域に残された前記導電層を配
線加工する工程をさらに有する。これにより、第１トラ
ンジスタ形成領域に形成する上層の配線を少ない工程数
の増加によって実現することが可能である。
【００２２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００２３】第１実施形態 図１は、本実施形態の半導体装置の断面図である。例え
ばＬＯＣＯＳ法により形成された酸化シリコンの素子分
離絶縁膜２０により区切られたｐ型半導体基板１０の第
１チャネル形成領域上に、酸化シリコンからなる薄膜の
ゲート絶縁膜２１が形成されており、その上層に例えば
ポリシリコンあるいはポリシリコンとタングステンシリ
サイドの積層体であるポリサイドの第１ゲート電極３０
が形成されている。第１ゲート電極３０の両側部の半導
体基板１０中には高濃度のｎ型不純物を含有する第１ソ
ース・ドレイン拡散層１４が形成されており、第１チャ
ネル形成領域と第１ソース・ドレイン拡散層１４の間に
低濃度のｎ型不純物を含有する第１ＬＤＤ拡散層１２が
形成されている。以上で、ｎチャネル型の第１トランジ
スタＴｒ１が形成されている。第１ゲート電極３０の両
側部には、例えば酸化シリコンからなる第１サイドウォ
ール絶縁膜２２が形成されている。
ばＬＯＣＯＳ法により形成された酸化シリコンの素子分
離絶縁膜２０により区切られたｐ型半導体基板１０の第
１チャネル形成領域上に、酸化シリコンからなる薄膜の
ゲート絶縁膜２１が形成されており、その上層に例えば
ポリシリコンあるいはポリシリコンとタングステンシリ
サイドの積層体であるポリサイドの第１ゲート電極３０
が形成されている。第１ゲート電極３０の両側部の半導
体基板１０中には高濃度のｎ型不純物を含有する第１ソ
ース・ドレイン拡散層１４が形成されており、第１チャ
ネル形成領域と第１ソース・ドレイン拡散層１４の間に
低濃度のｎ型不純物を含有する第１ＬＤＤ拡散層１２が
形成されている。以上で、ｎチャネル型の第１トランジ
スタＴｒ１が形成されている。第１ゲート電極３０の両
側部には、例えば酸化シリコンからなる第１サイドウォ
ール絶縁膜２２が形成されている。
【００２４】さらに、ｐ型半導体基板１０に形成された
ｎ型ウェル１１の第２チャネル形成領域上に、酸化シリ
コンからなる薄膜のゲート絶縁膜２１が形成されてお
り、その上層に例えばポリシリコンあるいはポリシリコ
ンとタングステンシリサイドの積層体であるポリサイド
の第２ゲート電極３１が形成されている。第２ゲート電
極３１の両側部のウェル１１中には高濃度のｐ型不純物
を含有する第２ソース・ドレイン拡散層１５が形成され
ており、第２チャネル形成領域と第２ソース・ドレイン
拡散層１５の間に低濃度のｐ型不純物を含有する第２Ｌ
ＤＤ拡散層１３が形成されている。以上で、ｐチャネル
型の第２トランジスタＴｒ２が形成されている。第２ゲ
ート電極３１の両側部には、例えば酸化シリコンからな
る第１サイドウォール絶縁膜２２と拡張サイドウォール
絶縁膜２３ａからなる第２サイドウォール絶縁膜２４が
形成されている。また、第１トランジスタＴｒ１は例え
ば酸化シリコンからなる絶縁膜２３により被覆されてい
る。
ｎ型ウェル１１の第２チャネル形成領域上に、酸化シリ
コンからなる薄膜のゲート絶縁膜２１が形成されてお
り、その上層に例えばポリシリコンあるいはポリシリコ
ンとタングステンシリサイドの積層体であるポリサイド
の第２ゲート電極３１が形成されている。第２ゲート電
極３１の両側部のウェル１１中には高濃度のｐ型不純物
を含有する第２ソース・ドレイン拡散層１５が形成され
ており、第２チャネル形成領域と第２ソース・ドレイン
拡散層１５の間に低濃度のｐ型不純物を含有する第２Ｌ
ＤＤ拡散層１３が形成されている。以上で、ｐチャネル
型の第２トランジスタＴｒ２が形成されている。第２ゲ
ート電極３１の両側部には、例えば酸化シリコンからな
る第１サイドウォール絶縁膜２２と拡張サイドウォール
絶縁膜２３ａからなる第２サイドウォール絶縁膜２４が
形成されている。また、第１トランジスタＴｒ１は例え
ば酸化シリコンからなる絶縁膜２３により被覆されてい
る。
【００２５】上記の半導体装置は、第１トランジスタＴ
ｒ１の第１ＬＤＤ拡散層の幅Ｌ1 と第２トランジスタＴ
ｒ２の第２ＬＤＤ拡散層の幅Ｌ2 は異なって設計されて
おり、ｎチャネル型の第１トランジスタＴｒ１と、ｐチ
ャネル型の第２トランジスタＴｒ２のそれぞれに最適な
ＬＤＤ幅を有している。これにより、それぞれのトラン
ジスタ特性を最適に設計することができるＣＭＯＳ集積
回路を有する半導体装置である。
ｒ１の第１ＬＤＤ拡散層の幅Ｌ1 と第２トランジスタＴ
ｒ２の第２ＬＤＤ拡散層の幅Ｌ2 は異なって設計されて
おり、ｎチャネル型の第１トランジスタＴｒ１と、ｐチ
ャネル型の第２トランジスタＴｒ２のそれぞれに最適な
ＬＤＤ幅を有している。これにより、それぞれのトラン
ジスタ特性を最適に設計することができるＣＭＯＳ集積
回路を有する半導体装置である。
【００２６】以下に、上記の本実施形態の半導体装置の
製造方法について説明する。まず、図２（ａ）に達する
までの工程について説明する。ｐ型シリコン半導体基板
１０に対して例えばＬＯＣＯＳ法により酸化シリコンよ
りなる素子分離絶縁膜２０を形成し、次にｎ型の不純物
イオンを注入してｎ型のウェル１１を形成し、第１トラ
ンジスタ形成領域と第２トランジスタ形成領域をそれぞ
れ形成する。その他パンチスルー抑制のためのイオン注
入などを行った後、素子分離絶縁膜２０によって区切ら
れた活性領域上に、例えば熱酸化法により薄膜の酸化シ
リコンであるゲート絶縁膜２１を形成し、その上層に例
えばＣＶＤ法によりポリシリコンを堆積させ、ゲート電
極パターンにエッチング加工して、第１トランジスタ形
成領域に第１ゲート電極３０、第２トランジスタ形成領
域に第２ゲート電極３１を形成する。ゲート電極として
は、ポリシリコンとタングステンシリサイドを堆積させ
ることでポリサイド構造としてもよい。
製造方法について説明する。まず、図２（ａ）に達する
までの工程について説明する。ｐ型シリコン半導体基板
１０に対して例えばＬＯＣＯＳ法により酸化シリコンよ
りなる素子分離絶縁膜２０を形成し、次にｎ型の不純物
イオンを注入してｎ型のウェル１１を形成し、第１トラ
ンジスタ形成領域と第２トランジスタ形成領域をそれぞ
れ形成する。その他パンチスルー抑制のためのイオン注
入などを行った後、素子分離絶縁膜２０によって区切ら
れた活性領域上に、例えば熱酸化法により薄膜の酸化シ
リコンであるゲート絶縁膜２１を形成し、その上層に例
えばＣＶＤ法によりポリシリコンを堆積させ、ゲート電
極パターンにエッチング加工して、第１トランジスタ形
成領域に第１ゲート電極３０、第２トランジスタ形成領
域に第２ゲート電極３１を形成する。ゲート電極として
は、ポリシリコンとタングステンシリサイドを堆積させ
ることでポリサイド構造としてもよい。
【００２７】次に、第２トランジスタ形成領域を例えば
レジスト膜で保護して第１トランジスタ形成領域に第１
ゲート電極３０をマスクとしてＰなどのｎ型の不純物イ
オンを例えば１×１０13／ｃｍ2 程度のドーズ量で注入
し、第１ＬＤＤ拡散層１２を形成する。次に、第２トラ
ンジスタ形成領域を保護するレジスト膜を除去し、第１
トランジスタ形成領域を例えばレジスト膜で保護して第
２トランジスタ形成領域に第２ゲート電極３１をマスク
としてＢなどのｐ型の不純物イオンを例えば１×１０13
／ｃｍ2 程度のドーズ量で注入し、第２ＬＤＤ拡散層１
３を形成する。次に、第１トランジスタ形成領域を保護
するレジスト膜を除去し、例えばＣＶＤ法により酸化シ
リコンを第１トランジスタ形成領域と第２トランジスタ
形成領域に全面に堆積させ、次に全面にエッチバックす
ることにより、第１ゲート電極３０と第２ゲート電極３
１の両側部に第１サイドウォール絶縁膜２２を形成す
る。以上で、図２（ａ）に至る。
レジスト膜で保護して第１トランジスタ形成領域に第１
ゲート電極３０をマスクとしてＰなどのｎ型の不純物イ
オンを例えば１×１０13／ｃｍ2 程度のドーズ量で注入
し、第１ＬＤＤ拡散層１２を形成する。次に、第２トラ
ンジスタ形成領域を保護するレジスト膜を除去し、第１
トランジスタ形成領域を例えばレジスト膜で保護して第
２トランジスタ形成領域に第２ゲート電極３１をマスク
としてＢなどのｐ型の不純物イオンを例えば１×１０13
／ｃｍ2 程度のドーズ量で注入し、第２ＬＤＤ拡散層１
３を形成する。次に、第１トランジスタ形成領域を保護
するレジスト膜を除去し、例えばＣＶＤ法により酸化シ
リコンを第１トランジスタ形成領域と第２トランジスタ
形成領域に全面に堆積させ、次に全面にエッチバックす
ることにより、第１ゲート電極３０と第２ゲート電極３
１の両側部に第１サイドウォール絶縁膜２２を形成す
る。以上で、図２（ａ）に至る。
【００２８】次に、図２（ｂ）に示すように、第２トラ
ンジスタ形成領域を被覆するレジスト膜Ｒ１をフォトリ
ソグラフィーにより形成し、第１トランジスタ形成領域
に第１サイドウォール絶縁膜２２をマスクとしてＡｓな
どのｎ型の不純物イオンＤ１を例えば１×１０15／ｃｍ
2 程度のドーズ量で注入し、第１ソース・ドレイン拡散
層１４を形成する。
ンジスタ形成領域を被覆するレジスト膜Ｒ１をフォトリ
ソグラフィーにより形成し、第１トランジスタ形成領域
に第１サイドウォール絶縁膜２２をマスクとしてＡｓな
どのｎ型の不純物イオンＤ１を例えば１×１０15／ｃｍ
2 程度のドーズ量で注入し、第１ソース・ドレイン拡散
層１４を形成する。
【００２９】次に、図３（ｃ）に示すように、レジスト
膜Ｒ１を除去した後、例えばＣＶＤ法により酸化シリコ
ンを全面に堆積させ、絶縁膜２３を形成する。次に、絶
縁膜２３の上層に第１トランジスタ形成領域を被覆する
レジスト膜Ｒ２をフォトリソグラフィーにより形成す
る。
膜Ｒ１を除去した後、例えばＣＶＤ法により酸化シリコ
ンを全面に堆積させ、絶縁膜２３を形成する。次に、絶
縁膜２３の上層に第１トランジスタ形成領域を被覆する
レジスト膜Ｒ２をフォトリソグラフィーにより形成す
る。
【００３０】次に、図３（ｄ）に示すように、レジスト
膜Ｒ２をマスクとしてＲＩＥ（反応性イオンエッチン
グ）などのエッチングを施し、第２ゲート電極３１の両
側部の第１サイドウォール絶縁膜２２のさらに両側部
に、拡張サイドウォール絶縁膜２３ａを形成する。これ
により、第２ゲート電極３１の両側部に第１サイドウォ
ール絶縁膜２２と拡張サイドウォール絶縁膜２３ａとか
らなる第２サイドウォール絶縁膜２４が形成される。
膜Ｒ２をマスクとしてＲＩＥ（反応性イオンエッチン
グ）などのエッチングを施し、第２ゲート電極３１の両
側部の第１サイドウォール絶縁膜２２のさらに両側部
に、拡張サイドウォール絶縁膜２３ａを形成する。これ
により、第２ゲート電極３１の両側部に第１サイドウォ
ール絶縁膜２２と拡張サイドウォール絶縁膜２３ａとか
らなる第２サイドウォール絶縁膜２４が形成される。
【００３１】次に、図３（ｅ）に示すように、第２トラ
ンジスタ形成領域に第２サイドウォール絶縁膜２４をマ
スクとしてＢなどのｐ型の不純物イオンＤ２を例えば１
×１０15／ｃｍ2 程度のドーズ量で注入し、第２ソース
・ドレイン拡散層１５を形成する。
ンジスタ形成領域に第２サイドウォール絶縁膜２４をマ
スクとしてＢなどのｐ型の不純物イオンＤ２を例えば１
×１０15／ｃｍ2 程度のドーズ量で注入し、第２ソース
・ドレイン拡散層１５を形成する。
【００３２】次に、図１に示すように、レジスト膜Ｒ２
を除去する。この後の工程としては、注入した導電性不
純物を活性化するためのアニール処理を施す工程などを
行う。以上で、第１トランジスタ形成領域に、第１チャ
ネル形成領域、ゲート絶縁膜２１、第１ゲート電極３
０、第１ソース・ドレイン拡散層１４、および第１ＬＤ
Ｄ拡散層１２を有するＬＤＤ構造であるｎチャネル型の
第１トランジスタＴｒ１が形成され、また、第２トラン
ジスタ形成領域に、第２チャネル形成領域、ゲート絶縁
膜２１、第２ゲート電極３１、第２ソース・ドレイン拡
散層１５、および第２ＬＤＤ拡散層１３を有するＬＤＤ
構造であるｐチャネル型の第２トランジスタＴｒ２が形
成される。ｎチャネル型の第１トランジスタＴｒ１およ
びｐチャネル型の第２トランジスタＴｒ２とからＣＭＯ
Ｓ集積回路が構成されている。
を除去する。この後の工程としては、注入した導電性不
純物を活性化するためのアニール処理を施す工程などを
行う。以上で、第１トランジスタ形成領域に、第１チャ
ネル形成領域、ゲート絶縁膜２１、第１ゲート電極３
０、第１ソース・ドレイン拡散層１４、および第１ＬＤ
Ｄ拡散層１２を有するＬＤＤ構造であるｎチャネル型の
第１トランジスタＴｒ１が形成され、また、第２トラン
ジスタ形成領域に、第２チャネル形成領域、ゲート絶縁
膜２１、第２ゲート電極３１、第２ソース・ドレイン拡
散層１５、および第２ＬＤＤ拡散層１３を有するＬＤＤ
構造であるｐチャネル型の第２トランジスタＴｒ２が形
成される。ｎチャネル型の第１トランジスタＴｒ１およ
びｐチャネル型の第２トランジスタＴｒ２とからＣＭＯ
Ｓ集積回路が構成されている。
【００３３】上記の本実施形態の製造方法によれば、第
１トランジスタＴｒ１の第１ＬＤＤ拡散層の幅Ｌ1 と第
２トランジスタＴｒ２の第２ＬＤＤ拡散層の幅Ｌ2 は異
なって形成することができ、ｎチャネル型の第１トラン
ジスタＴｒ１と、ｐチャネル型の第２トランジスタＴｒ
２のそれぞれに最適なＬＤＤ幅に形成することができ
る。これにより、それぞれのトランジスタ特性を最適に
設計することができるＣＭＯＳ集積回路を有する半導体
装置を製造することができる。また、第１トランジスタ
Ｔｒ１を被覆する絶縁膜２３と、拡張サイドウォール絶
縁膜２３ａを同時に堆積するので、工程数を増加させる
ことなく、第１トランジスタＴｒ１と第２トランジスタ
Ｔｒ２とで幅の異なるサイドウォール絶縁膜を形成する
ことが可能である。また、拡張サイドウォール絶縁膜２
３ａを形成するためのレジスト膜Ｒ２を利用して第２ト
ランジスタ形成領域に第２ソース・ドレイン拡散層１５
を形成するための不純物イオン注入を行うことができる
ので、工程数の増加を抑えて製造することができる。
１トランジスタＴｒ１の第１ＬＤＤ拡散層の幅Ｌ1 と第
２トランジスタＴｒ２の第２ＬＤＤ拡散層の幅Ｌ2 は異
なって形成することができ、ｎチャネル型の第１トラン
ジスタＴｒ１と、ｐチャネル型の第２トランジスタＴｒ
２のそれぞれに最適なＬＤＤ幅に形成することができ
る。これにより、それぞれのトランジスタ特性を最適に
設計することができるＣＭＯＳ集積回路を有する半導体
装置を製造することができる。また、第１トランジスタ
Ｔｒ１を被覆する絶縁膜２３と、拡張サイドウォール絶
縁膜２３ａを同時に堆積するので、工程数を増加させる
ことなく、第１トランジスタＴｒ１と第２トランジスタ
Ｔｒ２とで幅の異なるサイドウォール絶縁膜を形成する
ことが可能である。また、拡張サイドウォール絶縁膜２
３ａを形成するためのレジスト膜Ｒ２を利用して第２ト
ランジスタ形成領域に第２ソース・ドレイン拡散層１５
を形成するための不純物イオン注入を行うことができる
ので、工程数の増加を抑えて製造することができる。
【００３４】第２実施形態 図４は、本実施形態の半導体装置の断面図である。例え
ばＬＯＣＯＳ法により形成された酸化シリコンの素子分
離絶縁膜２０により区切られたｐ型半導体基板１０の第
１チャネル形成領域上に、酸化シリコンからなる薄膜の
ゲート絶縁膜２１が形成されており、その上層に例えば
ポリシリコンあるいはポリシリコンとタングステンシリ
サイドの積層体であるポリサイドの第１ゲート電極３０
が形成されている。第１ゲート電極３０の両側部の半導
体基板１０中には高濃度のｎ型不純物を含有する第１ソ
ース・ドレイン拡散層１４が形成されており、第１チャ
ネル形成領域と第１ソース・ドレイン拡散層１４の間に
低濃度のｎ型不純物を含有する第１ＬＤＤ拡散層１２が
形成されている。以上で、ｎチャネル型の第１トランジ
スタＴｒ１が形成されている。第１ゲート電極３０の両
側部には、例えば酸化シリコンからなる第１サイドウォ
ール絶縁膜２２が形成されている。
ばＬＯＣＯＳ法により形成された酸化シリコンの素子分
離絶縁膜２０により区切られたｐ型半導体基板１０の第
１チャネル形成領域上に、酸化シリコンからなる薄膜の
ゲート絶縁膜２１が形成されており、その上層に例えば
ポリシリコンあるいはポリシリコンとタングステンシリ
サイドの積層体であるポリサイドの第１ゲート電極３０
が形成されている。第１ゲート電極３０の両側部の半導
体基板１０中には高濃度のｎ型不純物を含有する第１ソ
ース・ドレイン拡散層１４が形成されており、第１チャ
ネル形成領域と第１ソース・ドレイン拡散層１４の間に
低濃度のｎ型不純物を含有する第１ＬＤＤ拡散層１２が
形成されている。以上で、ｎチャネル型の第１トランジ
スタＴｒ１が形成されている。第１ゲート電極３０の両
側部には、例えば酸化シリコンからなる第１サイドウォ
ール絶縁膜２２が形成されている。
【００３５】さらに、ｐ型半導体基板１０に形成された
ｎ型ウェル１１の第２チャネル形成領域上に、酸化シリ
コンからなる薄膜のゲート絶縁膜２１が形成されてお
り、その上層に例えばポリシリコンあるいはポリシリコ
ンとタングステンシリサイドの積層体であるポリサイド
の第２ゲート電極３１が形成されている。第２ゲート電
極３１の両側部のウェル１１中には高濃度のｐ型不純物
を含有する第２ソース・ドレイン拡散層１５が形成され
ており、第２チャネル形成領域と第２ソース・ドレイン
拡散層１５の間に低濃度のｐ型不純物を含有する第２Ｌ
ＤＤ拡散層１３が形成されている。以上で、ｐチャネル
型の第２トランジスタＴｒ２が形成されている。第２ゲ
ート電極３１の両側部には、例えば酸化シリコンからな
る第１サイドウォール絶縁膜２２と拡張サイドウォール
絶縁膜２３ａからなる第２サイドウォール絶縁膜２４が
形成されている。
ｎ型ウェル１１の第２チャネル形成領域上に、酸化シリ
コンからなる薄膜のゲート絶縁膜２１が形成されてお
り、その上層に例えばポリシリコンあるいはポリシリコ
ンとタングステンシリサイドの積層体であるポリサイド
の第２ゲート電極３１が形成されている。第２ゲート電
極３１の両側部のウェル１１中には高濃度のｐ型不純物
を含有する第２ソース・ドレイン拡散層１５が形成され
ており、第２チャネル形成領域と第２ソース・ドレイン
拡散層１５の間に低濃度のｐ型不純物を含有する第２Ｌ
ＤＤ拡散層１３が形成されている。以上で、ｐチャネル
型の第２トランジスタＴｒ２が形成されている。第２ゲ
ート電極３１の両側部には、例えば酸化シリコンからな
る第１サイドウォール絶縁膜２２と拡張サイドウォール
絶縁膜２３ａからなる第２サイドウォール絶縁膜２４が
形成されている。
【００３６】また、第１トランジスタＴｒ１は例えば酸
化シリコンからなる絶縁膜２３により被覆されており、
その上層に例えばポリシリコンからなる上層配線３２ａ
が形成されている。上層配線３２ａは、ポリシリコンと
タングステンシリサイドの積層体であるポリサイド構造
とすることもできる。
化シリコンからなる絶縁膜２３により被覆されており、
その上層に例えばポリシリコンからなる上層配線３２ａ
が形成されている。上層配線３２ａは、ポリシリコンと
タングステンシリサイドの積層体であるポリサイド構造
とすることもできる。
【００３７】上記の半導体装置は、第１トランジスタＴ
ｒ１の第１ＬＤＤ拡散層の幅Ｌ1 と第２トランジスタＴ
ｒ２の第２ＬＤＤ拡散層の幅Ｌ2 は異なって設計されて
おり、ｎチャネル型の第１トランジスタＴｒ１と、ｐチ
ャネル型の第２トランジスタＴｒ２のそれぞれに最適な
ＬＤＤ幅を有している。これにより、それぞれのトラン
ジスタ特性を最適に設計することができるＣＭＯＳ集積
回路を有する半導体装置である。
ｒ１の第１ＬＤＤ拡散層の幅Ｌ1 と第２トランジスタＴ
ｒ２の第２ＬＤＤ拡散層の幅Ｌ2 は異なって設計されて
おり、ｎチャネル型の第１トランジスタＴｒ１と、ｐチ
ャネル型の第２トランジスタＴｒ２のそれぞれに最適な
ＬＤＤ幅を有している。これにより、それぞれのトラン
ジスタ特性を最適に設計することができるＣＭＯＳ集積
回路を有する半導体装置である。
【００３８】以下に、上記の本実施形態の半導体装置の
製造方法について説明する。まず、図５（ａ）に達する
までの工程について説明する。ｐ型シリコン半導体基板
１０に対して例えばＬＯＣＯＳ法により酸化シリコンよ
りなる素子分離絶縁膜２０を形成し、次にｎ型の不純物
イオンを注入してｎ型のウェル１１を形成し、第１トラ
ンジスタ形成領域と第２トランジスタ形成領域をそれぞ
れ形成する。その他パンチスルー抑制のためのイオン注
入などを行った後、素子分離絶縁膜２０によって区切ら
れた活性領域上に、例えば熱酸化法により薄膜の酸化シ
リコンであるゲート絶縁膜２１を形成し、その上層に例
えばＣＶＤ法によりポリシリコンを堆積させ、ゲート電
極パターンにエッチング加工して、第１トランジスタ形
成領域に第１ゲート電極３０、第２トランジスタ形成領
域に第２ゲート電極３１を形成する。ゲート電極として
は、ポリシリコンとタングステンシリサイドを堆積させ
ることでポリサイド構造としてもよい。
製造方法について説明する。まず、図５（ａ）に達する
までの工程について説明する。ｐ型シリコン半導体基板
１０に対して例えばＬＯＣＯＳ法により酸化シリコンよ
りなる素子分離絶縁膜２０を形成し、次にｎ型の不純物
イオンを注入してｎ型のウェル１１を形成し、第１トラ
ンジスタ形成領域と第２トランジスタ形成領域をそれぞ
れ形成する。その他パンチスルー抑制のためのイオン注
入などを行った後、素子分離絶縁膜２０によって区切ら
れた活性領域上に、例えば熱酸化法により薄膜の酸化シ
リコンであるゲート絶縁膜２１を形成し、その上層に例
えばＣＶＤ法によりポリシリコンを堆積させ、ゲート電
極パターンにエッチング加工して、第１トランジスタ形
成領域に第１ゲート電極３０、第２トランジスタ形成領
域に第２ゲート電極３１を形成する。ゲート電極として
は、ポリシリコンとタングステンシリサイドを堆積させ
ることでポリサイド構造としてもよい。
【００３９】次に、第２トランジスタ形成領域を例えば
レジスト膜で保護して第１トランジスタ形成領域に第１
ゲート電極３０をマスクとしてＰなどのｎ型の不純物イ
オンを例えば１×１０13／ｃｍ2 程度のドーズ量で注入
し、第１ＬＤＤ拡散層１２を形成する。次に、第２トラ
ンジスタ形成領域を保護するレジスト膜を除去し、第１
トランジスタ形成領域を例えばレジスト膜で保護して第
２トランジスタ形成領域に第２ゲート電極３１をマスク
としてＢなどのｐ型の不純物イオンを例えば１×１０13
／ｃｍ2 程度のドーズ量で注入し、第２ＬＤＤ拡散層１
３を形成する。次に、第１トランジスタ形成領域を保護
するレジスト膜を除去し、例えばＣＶＤ法により酸化シ
リコンを第１トランジスタ形成領域と第２トランジスタ
形成領域に全面に堆積させ、次に全面にエッチバックす
ることにより、第１ゲート電極３０と第２ゲート電極３
１の両側部に第１サイドウォール絶縁膜２２を形成す
る。以上で、図５（ａ）に至る。
レジスト膜で保護して第１トランジスタ形成領域に第１
ゲート電極３０をマスクとしてＰなどのｎ型の不純物イ
オンを例えば１×１０13／ｃｍ2 程度のドーズ量で注入
し、第１ＬＤＤ拡散層１２を形成する。次に、第２トラ
ンジスタ形成領域を保護するレジスト膜を除去し、第１
トランジスタ形成領域を例えばレジスト膜で保護して第
２トランジスタ形成領域に第２ゲート電極３１をマスク
としてＢなどのｐ型の不純物イオンを例えば１×１０13
／ｃｍ2 程度のドーズ量で注入し、第２ＬＤＤ拡散層１
３を形成する。次に、第１トランジスタ形成領域を保護
するレジスト膜を除去し、例えばＣＶＤ法により酸化シ
リコンを第１トランジスタ形成領域と第２トランジスタ
形成領域に全面に堆積させ、次に全面にエッチバックす
ることにより、第１ゲート電極３０と第２ゲート電極３
１の両側部に第１サイドウォール絶縁膜２２を形成す
る。以上で、図５（ａ）に至る。
【００４０】次に、図５（ｂ）に示すように、第２トラ
ンジスタ形成領域を被覆するレジスト膜Ｒ１をフォトリ
ソグラフィーにより形成し、第１トランジスタ形成領域
に第１サイドウォール絶縁膜２２をマスクとしてＡｓな
どのｎ型の不純物イオンＤ１を例えば１×１０15／ｃｍ
2 程度のドーズ量で注入し、第１ソース・ドレイン拡散
層１４を形成する。
ンジスタ形成領域を被覆するレジスト膜Ｒ１をフォトリ
ソグラフィーにより形成し、第１トランジスタ形成領域
に第１サイドウォール絶縁膜２２をマスクとしてＡｓな
どのｎ型の不純物イオンＤ１を例えば１×１０15／ｃｍ
2 程度のドーズ量で注入し、第１ソース・ドレイン拡散
層１４を形成する。
【００４１】次に、図５（ｃ）に示すように、レジスト
膜Ｒ１を除去した後、例えばＣＶＤ法により酸化シリコ
ンを全面に堆積させ、絶縁膜２３を形成する。次に、絶
縁膜２３の上層に例えばＣＶＤ法によりポリシリコンを
堆積させ、上層配線層３２を形成する。上層配線層３２
の上層に、第１トランジスタ形成領域を被覆するレジス
ト膜Ｒ３をフォトリソグラフィーにより形成する。
膜Ｒ１を除去した後、例えばＣＶＤ法により酸化シリコ
ンを全面に堆積させ、絶縁膜２３を形成する。次に、絶
縁膜２３の上層に例えばＣＶＤ法によりポリシリコンを
堆積させ、上層配線層３２を形成する。上層配線層３２
の上層に、第１トランジスタ形成領域を被覆するレジス
ト膜Ｒ３をフォトリソグラフィーにより形成する。
【００４２】次に、図６（ｄ）に示すように、レジスト
膜Ｒ３をマスクとしてＲＩＥ（反応性イオンエッチン
グ）などのエッチングを施し、第２トランジスタ形成領
域上の上層配線層３２を除去し、続けてＲＥＩなどのエ
ッチングを施して第２ゲート電極３１の両側部の第１サ
イドウォール絶縁膜２２のさらに両側部に、拡張サイド
ウォール絶縁膜２３ａを形成する。これにより、第２ゲ
ート電極３１の両側部に第１サイドウォール絶縁膜２２
と拡張サイドウォール絶縁膜２３ａとからなる第２サイ
ドウォール絶縁膜２４が形成される。
膜Ｒ３をマスクとしてＲＩＥ（反応性イオンエッチン
グ）などのエッチングを施し、第２トランジスタ形成領
域上の上層配線層３２を除去し、続けてＲＥＩなどのエ
ッチングを施して第２ゲート電極３１の両側部の第１サ
イドウォール絶縁膜２２のさらに両側部に、拡張サイド
ウォール絶縁膜２３ａを形成する。これにより、第２ゲ
ート電極３１の両側部に第１サイドウォール絶縁膜２２
と拡張サイドウォール絶縁膜２３ａとからなる第２サイ
ドウォール絶縁膜２４が形成される。
【００４３】次に、図６（ｅ）に示すように、第２トラ
ンジスタ形成領域に第２サイドウォール絶縁膜２４をマ
スクとしてＢなどのｐ型の不純物イオンＤ２を例えば１
×１０15／ｃｍ2 程度のドーズ量で注入し、第２ソース
・ドレイン拡散層１５を形成する。
ンジスタ形成領域に第２サイドウォール絶縁膜２４をマ
スクとしてＢなどのｐ型の不純物イオンＤ２を例えば１
×１０15／ｃｍ2 程度のドーズ量で注入し、第２ソース
・ドレイン拡散層１５を形成する。
【００４４】次に、図６（ｆ）に示すように、レジスト
膜Ｒ３を除去した後、上層配線層３２をパターン加工す
るためのレジスト膜Ｒ４を形成する。このとき、第２ト
ランジスタ形成領域も被覆してレジスト膜を形成する。
膜Ｒ３を除去した後、上層配線層３２をパターン加工す
るためのレジスト膜Ｒ４を形成する。このとき、第２ト
ランジスタ形成領域も被覆してレジスト膜を形成する。
【００４５】次に、図４に示すように、レジスト膜Ｒ４
をマスクとしてＲＩＥなどのエッチングを施し、上層配
線層３２をパターン加工することで上層配線３２ａを形
成し、レジスト膜Ｒ４を除去する。この後の工程として
は、注入した導電性不純物を活性化するためのアニール
処理を施す工程などを行う。以上で、第１トランジスタ
形成領域に、第１チャネル形成領域、ゲート絶縁膜２
１、第１ゲート電極３０、第１ソース・ドレイン拡散層
１４、および第１ＬＤＤ拡散層１２を有するＬＤＤ構造
であるｎチャネル型の第１トランジスタＴｒ１が形成さ
れ、また、第２トランジスタ形成領域に、第２チャネル
形成領域、ゲート絶縁膜２１、第２ゲート電極３１、第
２ソース・ドレイン拡散層１５、および第２ＬＤＤ拡散
層１３を有するＬＤＤ構造であるｐチャネル型の第２ト
ランジスタＴｒ２が形成される。ｎチャネル型の第１ト
ランジスタＴｒ１およびｐチャネル型の第２トランジス
タＴｒ２とからＣＭＯＳ集積回路が構成されている。
をマスクとしてＲＩＥなどのエッチングを施し、上層配
線層３２をパターン加工することで上層配線３２ａを形
成し、レジスト膜Ｒ４を除去する。この後の工程として
は、注入した導電性不純物を活性化するためのアニール
処理を施す工程などを行う。以上で、第１トランジスタ
形成領域に、第１チャネル形成領域、ゲート絶縁膜２
１、第１ゲート電極３０、第１ソース・ドレイン拡散層
１４、および第１ＬＤＤ拡散層１２を有するＬＤＤ構造
であるｎチャネル型の第１トランジスタＴｒ１が形成さ
れ、また、第２トランジスタ形成領域に、第２チャネル
形成領域、ゲート絶縁膜２１、第２ゲート電極３１、第
２ソース・ドレイン拡散層１５、および第２ＬＤＤ拡散
層１３を有するＬＤＤ構造であるｐチャネル型の第２ト
ランジスタＴｒ２が形成される。ｎチャネル型の第１ト
ランジスタＴｒ１およびｐチャネル型の第２トランジス
タＴｒ２とからＣＭＯＳ集積回路が構成されている。
【００４６】上記の本実施形態の製造方法によれば、第
１トランジスタＴｒ１の第１ＬＤＤ拡散層の幅Ｌ1 と第
２トランジスタＴｒ２の第２ＬＤＤ拡散層の幅Ｌ2 は異
なって形成することができ、ｎチャネル型の第１トラン
ジスタＴｒ１と、ｐチャネル型の第２トランジスタＴｒ
２のそれぞれに最適なＬＤＤ幅に形成することができ
る。これにより、それぞれのトランジスタ特性を最適に
設計することができるＣＭＯＳ集積回路を有する半導体
装置を製造することができる。また、第１トランジスタ
Ｔｒ１を被覆する絶縁膜２３と、拡張サイドウォール絶
縁膜２３ａを同時に堆積するので、工程数を増加させる
ことなく、第１トランジスタＴｒ１と第２トランジスタ
Ｔｒ２とで幅の異なるサイドウォール絶縁膜を形成する
ことが可能であり、さらに第１トランジスタＴｒ１の上
層の上層配線３２ａも工程数をあまり増やすことなく容
易に形成することが可能である。また、拡張サイドウォ
ール絶縁膜２３ａを形成するためのレジスト膜Ｒ２を利
用して第２トランジスタ形成領域に第２ソース・ドレイ
ン拡散層１５を形成するための不純物イオン注入を行う
ことができるので、工程数の増加を抑えて製造すること
ができる。
１トランジスタＴｒ１の第１ＬＤＤ拡散層の幅Ｌ1 と第
２トランジスタＴｒ２の第２ＬＤＤ拡散層の幅Ｌ2 は異
なって形成することができ、ｎチャネル型の第１トラン
ジスタＴｒ１と、ｐチャネル型の第２トランジスタＴｒ
２のそれぞれに最適なＬＤＤ幅に形成することができ
る。これにより、それぞれのトランジスタ特性を最適に
設計することができるＣＭＯＳ集積回路を有する半導体
装置を製造することができる。また、第１トランジスタ
Ｔｒ１を被覆する絶縁膜２３と、拡張サイドウォール絶
縁膜２３ａを同時に堆積するので、工程数を増加させる
ことなく、第１トランジスタＴｒ１と第２トランジスタ
Ｔｒ２とで幅の異なるサイドウォール絶縁膜を形成する
ことが可能であり、さらに第１トランジスタＴｒ１の上
層の上層配線３２ａも工程数をあまり増やすことなく容
易に形成することが可能である。また、拡張サイドウォ
ール絶縁膜２３ａを形成するためのレジスト膜Ｒ２を利
用して第２トランジスタ形成領域に第２ソース・ドレイ
ン拡散層１５を形成するための不純物イオン注入を行う
ことができるので、工程数の増加を抑えて製造すること
ができる。
【００４７】本発明は、ＤＲＡＭなどの半導体記憶装
置、Ａ／Ｄコンバータなどの半導体装置、あるいは論理
演算素子などの半導体装置など、ＣＭＯＳ集積回路を有
する半導体装置であればなんでも適用できる。
置、Ａ／Ｄコンバータなどの半導体装置、あるいは論理
演算素子などの半導体装置など、ＣＭＯＳ集積回路を有
する半導体装置であればなんでも適用できる。
【００４８】本発明は、上記の実施形態に限定されな
い。例えば、ゲート電極は１層構成でもポリサイドなど
の２層構成でもよく、さらに３層以上の構成でもよい。
ｎチャネル型トランジスタはｐ型半導体基板上だけでな
くｎ型、ν型またはπ型の半導体基板中に形成したｐ型
ウェル上に形成してもよく、また、ｐチャネル型トラン
ジスタはｐ型半導体基板中のｎ型ウェル上だけでなく、
ｎ型半導体基板上、あるいはν型またはπ型の半導体基
板中に形成したｎ型ウェル上に形成してもよい。また、
ｎチャネル型トランジスタとｐチャネル型トランジスタ
のどちらのＬＤＤ領域の幅が広い場合でもよい。その
他、本発明の要旨を逸脱しない範囲で、種々の変更を行
うことができる。
い。例えば、ゲート電極は１層構成でもポリサイドなど
の２層構成でもよく、さらに３層以上の構成でもよい。
ｎチャネル型トランジスタはｐ型半導体基板上だけでな
くｎ型、ν型またはπ型の半導体基板中に形成したｐ型
ウェル上に形成してもよく、また、ｐチャネル型トラン
ジスタはｐ型半導体基板中のｎ型ウェル上だけでなく、
ｎ型半導体基板上、あるいはν型またはπ型の半導体基
板中に形成したｎ型ウェル上に形成してもよい。また、
ｎチャネル型トランジスタとｐチャネル型トランジスタ
のどちらのＬＤＤ領域の幅が広い場合でもよい。その
他、本発明の要旨を逸脱しない範囲で、種々の変更を行
うことができる。
【００４９】
【発明の効果】本発明によれば、ｎチャネル型とｐチャ
ネル型のＭＯＳＦＥＴを有するＣＭＯＳ集積回路におい
て、ｎチャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯ
ＳＦＥＴとでサイドウォール幅が異なり、これによりｎ
チャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯＳＦＥ
ＴとでＬＤＤ拡散層の幅を別々に最適化することが可能
となり、それぞれのトランジスタ特性を最適に設計する
ことができるＣＭＯＳ集積回路を有する半導体装置を提
供することができる。
ネル型のＭＯＳＦＥＴを有するＣＭＯＳ集積回路におい
て、ｎチャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯ
ＳＦＥＴとでサイドウォール幅が異なり、これによりｎ
チャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯＳＦＥ
ＴとでＬＤＤ拡散層の幅を別々に最適化することが可能
となり、それぞれのトランジスタ特性を最適に設計する
ことができるＣＭＯＳ集積回路を有する半導体装置を提
供することができる。
【００５０】また、本発明によれば、上記のｎチャネル
型のＭＯＳＦＥＴとｐチャネル型のＭＯＳＦＥＴとでサ
イドウォール幅を異ならせて形成することができ、ｎチ
ャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯＳＦＥＴ
とでＬＤＤ拡散層の幅を別々に最適化することが可能な
ＣＭＯＳ集積回路を有する半導体装置を容易に製造する
ことができる。
型のＭＯＳＦＥＴとｐチャネル型のＭＯＳＦＥＴとでサ
イドウォール幅を異ならせて形成することができ、ｎチ
ャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯＳＦＥＴ
とでＬＤＤ拡散層の幅を別々に最適化することが可能な
ＣＭＯＳ集積回路を有する半導体装置を容易に製造する
ことができる。
【図１】図１は本発明の第１実施形態にかかる半導体装
置の断面図である。
置の断面図である。
【図２】図２は本発明の第１実施形態にかかる半導体装
置の製造方法の製造工程を示す断面図であり、（ａ）は
第１サイドウォール絶縁膜の形成工程まで、（ｂ）は第
１ソース・ドレイン拡散層の形成工程までを示す。
置の製造方法の製造工程を示す断面図であり、（ａ）は
第１サイドウォール絶縁膜の形成工程まで、（ｂ）は第
１ソース・ドレイン拡散層の形成工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、
（ｃ）は第１トランジスタ形成領域を被覆するレジスト
膜の形成工程まで、（ｄ）は拡張サイドウォール絶縁膜
の形成工程まで、（ｅ）は第２ソース・ドレイン拡散層
の形成工程までを示す。
（ｃ）は第１トランジスタ形成領域を被覆するレジスト
膜の形成工程まで、（ｄ）は拡張サイドウォール絶縁膜
の形成工程まで、（ｅ）は第２ソース・ドレイン拡散層
の形成工程までを示す。
【図４】図４は本発明の第２実施形態にかかる半導体装
置の断面図である。
置の断面図である。
【図５】図５は本発明の第２実施形態にかかる半導体装
置の製造方法の製造工程を示す断面図であり、（ａ）は
第１サイドウォール絶縁膜の形成工程まで、（ｂ）は第
１ソース・ドレイン拡散層の形成工程まで、（ｃ）は第
１トランジスタ形成領域を被覆するレジスト膜の形成工
程までを示す。
置の製造方法の製造工程を示す断面図であり、（ａ）は
第１サイドウォール絶縁膜の形成工程まで、（ｂ）は第
１ソース・ドレイン拡散層の形成工程まで、（ｃ）は第
１トランジスタ形成領域を被覆するレジスト膜の形成工
程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、
（ｄ）は拡張サイドウォール絶縁膜の形成工程まで、
（ｅ）は第２ソース・ドレイン拡散層の形成工程まで、
（ｆ）上層配線層をパターン加工するためのレジスト膜
の形成工程までを示す。
（ｄ）は拡張サイドウォール絶縁膜の形成工程まで、
（ｅ）は第２ソース・ドレイン拡散層の形成工程まで、
（ｆ）上層配線層をパターン加工するためのレジスト膜
の形成工程までを示す。
【図７】図７は従来例の半導体装置の断面図である。
１０…半導体基板、１１…ウェル、１２…第１ＬＤＤ拡
散層、１３…第２ＬＤＤ拡散層、１４…第１ソース・ド
レイン拡散層、１５…第２ソース・ドレイン拡散層、２
０…素子分離絶縁膜、２１…ゲート絶縁膜、２２…第１
サイドウォール絶縁膜、２３…絶縁膜、２３ａ…拡張サ
イドウォール絶縁膜、２４…第２サイドウォール絶縁
膜、３０…第１ゲート電極、３１…第２ゲート電極、３
２…上層配線層、Ｒ１〜Ｒ４…レジスト膜、Ｄ１、Ｄ２
…導電性不純物。
散層、１３…第２ＬＤＤ拡散層、１４…第１ソース・ド
レイン拡散層、１５…第２ソース・ドレイン拡散層、２
０…素子分離絶縁膜、２１…ゲート絶縁膜、２２…第１
サイドウォール絶縁膜、２３…絶縁膜、２３ａ…拡張サ
イドウォール絶縁膜、２４…第２サイドウォール絶縁
膜、３０…第１ゲート電極、３１…第２ゲート電極、３
２…上層配線層、Ｒ１〜Ｒ４…レジスト膜、Ｄ１、Ｄ２
…導電性不純物。
Claims (8)
- 【請求項１】ｎチャネル型トランジスタとｐチャネル型
トランジスタを有するＣＭＯＳ集積回路を有する半導体
装置であって、 半導体基板に形成された第１チャネル形成領域と、該第
１チャネル形成領域からゲート絶縁膜を介して配置さ
れ、前記半導体基板上に形成された第１ゲート電極と、
前記第１ゲート電極の両側部の半導体基板中に形成さ
れ、前記第１チャネル形成領域に接続する第１ソース・
ドレイン領域と、前記第１ソース・ドレイン領域と前記
第１チャネル形成領域の間に形成された第１ＬＤＤ領域
とを有するｎチャネル型トランジスタと、 前記半導体基板に形成された第２チャネル形成領域と、
該第２チャネル形成領域からゲート絶縁膜を介して配置
され、前記半導体基板上に形成された第２ゲート電極
と、前記第２ゲート電極の両側部の半導体基板中に形成
され、前記第２チャネル形成領域に接続する第２ソース
・ドレイン領域と、前記第２ソース・ドレイン領域と前
記第２チャネル形成領域の間に形成され、前記第１ＬＤ
Ｄ領域の幅と異なる幅を有する第２ＬＤＤ領域とを有す
るｐチャネル型トランジスタとを有する半導体装置。 - 【請求項２】前記第１ゲート電極の両側部に、第１の幅
を有する第１サイドウォール絶縁膜を有し、 前記第２ゲート電極の両側部に、前記第１の幅と異なる
第２の幅を有する第２サイドウォール絶縁膜を有する請
求項１記載の半導体装置。 - 【請求項３】前記第１サイドウォール絶縁膜および前記
第２サイドウォール絶縁膜のうち、少なくとも一方が２
層以上のサイドウォール状の絶縁膜の積層体として構成
されている請求項２記載の半導体装置。 - 【請求項４】前記第１サイドウォール絶縁膜が１層の絶
縁膜から構成されており、前記第２サイドウォール絶縁
膜が２層の絶縁膜の積層体として構成されている請求項
３記載の半導体装置。 - 【請求項５】ｎチャネル型トランジスタとｐチャネル型
トランジスタを有するＣＭＯＳ集積回路を有する半導体
装置の製造方法であって、 第１トランジスタ形成領域に第１導電型の第１チャネル
形成領域を有し、第２トランジスタ形成領域に第２導電
型の第２チャネル形成領域を有する半導体基板上にゲー
ト絶縁膜を形成する工程と、 前記第１チャネル形成領域上のゲート絶縁膜の上層に第
１ゲート電極を形成し、前記第２チャネル形成領域上の
ゲート絶縁膜の上層に第２ゲート電極を形成する工程
と、 前記第１ゲート電極をマスクとして前記第２導電型の不
純物を導入し、前記第１ゲート電極の両側部の半導体基
板中に第１ＬＤＤ領域を形成する工程と、 前記第２ゲート電極をマスクとして前記第１導電型の不
純物を導入し、前記第２ゲート電極の両側部の半導体基
板中に第２ＬＤＤ領域を形成する工程と、 前記第１ゲート電極および前記第２ゲート電極の両側部
に第１サイドウォール絶縁膜を形成する工程と、 前記第１サイドウォール絶縁膜をマスクとして前記第１
トランジスタ形成領域に前記第２導電型の不純物を導入
し、前記第１ゲート電極の両側部の半導体基板中に第１
ソース・ドレイン領域を形成する工程と、 前記第２ゲート電極の両側の前記第１サイドウォール絶
縁膜の両側部に拡張サイドウォール絶縁膜を形成する工
程と、 前記第１サイドウォール絶縁膜と拡張サイドウォール絶
縁膜をマスクとして前記第１導電型の不純物を導入し、
前記第２ゲート電極の両側部の半導体基板中に第２ソー
ス・ドレイン領域を形成する工程とを有する半導体装置
の製造方法。 - 【請求項６】前記第１導電型がｐ型であり、前記第２導
電型がｎ型である請求項５記載の半導体装置の製造方
法。 - 【請求項７】前記第１ソース・ドレイン領域を形成する
工程の後、前記拡張サイドウォール絶縁膜を形成する工
程の前に、前記第１トランジスタ形成領域および第２ト
ランジスタ形成領域に全面に絶縁膜を形成する工程をさ
らに有し、 前記第２トランジスタ形成領域の第１サイドウォール絶
縁膜の両側部に拡張サイドウォール絶縁膜を形成する工
程が前記第１トランジスタ形成領域の前記絶縁膜をレジ
スト膜で保護してエッチバックする工程を含む請求項５
記載の半導体装置の製造方法。 - 【請求項８】前記絶縁膜を形成する工程の後、前記拡張
サイドウォール絶縁膜を形成する工程の前に、前記絶縁
膜の上層に導電層を形成する工程と、前記第１トランジ
スタ形成領域の前記導電層を保護して前記第２トランジ
スタ形成領域の導電層を除去する工程とをさらに有し、 前記第２ソース・ドレイン領域を形成する工程の後に、
前記第１トランジスタ形成領域に残された前記導電層を
配線加工する工程をさらに有する請求項７記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9139909A JPH10335479A (ja) | 1997-05-29 | 1997-05-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9139909A JPH10335479A (ja) | 1997-05-29 | 1997-05-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335479A true JPH10335479A (ja) | 1998-12-18 |
Family
ID=15256465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9139909A Pending JPH10335479A (ja) | 1997-05-29 | 1997-05-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335479A (ja) |
-
1997
- 1997-05-29 JP JP9139909A patent/JPH10335479A/ja active Pending
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