JP2004039814A - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
【課題】プレーナ型キャパシタを有し、複数の電源電圧を使う半導体集積回路装置において、工程数の増加を招くことなくそれぞれのＭＯＳトランジスタの閾値を制御し、同時にプレーナ型キャパシタの閾値電圧を低減する。
【解決手段】ｎ型第１素子領域に形成されたｐチャネルメモリトランジスタおよびキャパシタと、ｐ型第２素子領域上に形成されたｎチャネル低電圧ＭＯＳトランジスタと、ｐ型第３素子領域上に形成されたｎチャネル高電圧ＭＯＳトランジスタとよりなる半導体集積回路装置において、前記第２のＭＯＳトランジスタのチャネル領域に、ｐ型不純物元素により、高濃度プロファイルでチャネルドープを行なうと同時に、前記第１素子領域中のキャパシタ領域に、前記ｐ型不純物元素を実質的に同じプロファイルで導入する。
【選択図】 図３
【解決手段】ｎ型第１素子領域に形成されたｐチャネルメモリトランジスタおよびキャパシタと、ｐ型第２素子領域上に形成されたｎチャネル低電圧ＭＯＳトランジスタと、ｐ型第３素子領域上に形成されたｎチャネル高電圧ＭＯＳトランジスタとよりなる半導体集積回路装置において、前記第２のＭＯＳトランジスタのチャネル領域に、ｐ型不純物元素により、高濃度プロファイルでチャネルドープを行なうと同時に、前記第１素子領域中のキャパシタ領域に、前記ｐ型不純物元素を実質的に同じプロファイルで導入する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特にプレーナ型キャパシタを備えた半導体装置に関する。
【０００２】
ＤＲＡＭは基本的な半導体記憶装置であるが、特にプレーナ型キャパシタを備えたＤＲＡＭは単一のトランジスタと単一のキャパシタとよりなり、微細化に適した構成を有しているため、最近ではメモリ半導体装置としての使用のみならず、高速ＣＭＯＳ論理回路に高速メモリとして使われているＳＲＡＭを、プレーナ型キャパシタを備えたＤＲＡＭにより代替する試みがなされている。
【０００３】
いわゆるスタック型キャパシタを備えたＤＲＡＭの方が面積を縮小できるが、多層構造のキャパシタはサーマルバジェットを増大させ、トランジスタ特性を劣化させるため、スタック型キャパシタを有するＤＲＡＭは高速ＣＭＯＳ論理回路との両立性の点で課題を有している。一方、プレーナ型キャパシタを備えたＤＲＡＭは６トランジスタを使うＳＲＡＭよりも高い集積密度での集積化が可能であり、また多層構造キャパシタを使わないためサーマルバジェットも低減でき、高速ＣＭＯＳ論理回路での使用に特に適している。
【０００４】
プレーナ型キャパシタでは、基板上にキャパシタ絶縁膜を介してセルプレート電極が形成されるが、その際に前記セルプレート電極に電圧を印加し、前記基板中に前記キャパシタ絶縁膜との界面に沿って反転層を誘起し、これをストレージ電極として利用する。
【０００５】
従って、このような構成のプレーナ型キャパシタでは、キャパシタが動作するに必要な閾値電圧が存在し、かかる閾値電圧を超える電圧を前記セルプレート電極に印加する必要がある。
【０００６】
ところで今日のＣＭＯＳ高速論理集積回路では、ＣＭＯＳ論理素子自体は０．１８μｍあるいはそれ以下のゲート長、およびこれに対応して３ｎｍあるいはそれ以下の膜厚のゲート酸化膜を有しており、１．５Ｖ程度の低電圧で高速動作を行う。一方、同じ集積回路上には例えば３．３Ｖで動作する入出力回路等の高電圧トランジスタも形成されており、従ってこのようなプレーナ型キャパシタは、これらＣＭＯＳ高速論理集積回路上に形成されるＣＭＯＳ論理素子および高電圧素子の製造工程と並行して、工程数を増加させることなく形成できるものであるのが望ましい。
【０００７】
【従来の技術】
単一のプレーナ型キャパシタと単一のトランスファトランジスタとを備えたＤＲＡＭでは、前記トランスファトランジスタの閾値電圧をＶｔｈ１，キャパシタの対向電極に印加される電圧をＶｃｐ，基板とキャパシタ絶縁膜との界面に反転層を形成するに必要な閾値電圧をＶｔｈ２，かかるプレーナ型キャパシタに値「１」を書き込む際の電圧をＶｂ１とした場合、キャパシタに電荷を蓄積するには、Ｖｃｐ−（Ｖｂ１−Ｖｔｈ１）＞Ｖｔｈ２の条件が満足される必要がある。すなわち、キャパシタの閾値Ｖｔｈ２が小さいほど、対向電極に印加される電圧の範囲が広がり、設計自由度が増大する。このため、従来より、プレーナ型キャパシタに対応して、基板中に不純物元素をイオン注入することが行われている。例えば米国特許５，９８６，３１４号公報を参照。
【０００８】
図１（Ａ）〜図２（Ｄ）は、かかる従来のプレーナ型キャパシタおよびこれに協働するトランスファトランジスタを有するＤＲＡＭを、集積回路を構成する別のＭＯＳトランジスタと同時に形成する工程を示す。
【０００９】
図１（Ａ）を参照するに、ｐ型Ｓｉ基板１１上にはＳＴＩ構造などの素子分離構造１２によりメモリセル領域１１ＡとｎＭＯＳトランジスタ領域１１Ｂとが画成されており、前記メモリセル領域１１Ａには、前記ｎＭＯＳトランジスタ領域１１Ｂを覆うレジストパターン１３ＡをマスクとしたＰのイオン注入により、ｎ型ウェル１１ａが形成されている。
【００１０】
図１（Ａ）の状態では、さらにレジストパターン１２ＡをマスクにＡｓをイオン注入され、その結果、前記メモリセル領域１１Ａには、前記領域１１Ａに形成されるトランスファトランジスタのチャネルドープ領域となるｎ型領域１１ｂが形成される。
【００１１】
さらに図１（Ｂ）の工程において前記メモリセル領域１１Ａ中のトランジスタ形成領域を覆うようにレジストパターン１３Ｂを形成し、前記レジストパターン１３ＢをマスクにＢなどのｐ型不純物元素をイオン注入することにより、前記メモリセル領域１１Ａ中に、プレーナキャパシタ形成領域に対応して、キャリア濃度の低いｎ−型不純物領域１１ｃが形成される。同時に、前記ｎＭＯＳトランジスタ領域１１Ｂには、前記領域１１Ｂに形成されるｎＭＯＳトランジスタのチャネルドープ領域となるｐ型領域１１ｄが形成される。
【００１２】
さらに図２（Ｃ）の工程において熱酸化処理を行うことにより図１（Ｂ）の構造上に熱酸化膜１４が形成され、図２（Ｄ）の工程において前記熱酸化膜１４上にポリシリコン膜などの導電膜を堆積し、これをパターニングすることにより、前記メモリセル領域１１Ａにおいては、前記ｎ型領域１１ｂ上にゲート電極１５Ｇ１が、また前記ｐ型領域１１ｃ上に電極１５が形成される。同時に前記ｎＭＯＳトランジスタ領域１１Ｂにおいては、前記ｐ型領域１１ｄ上にゲート電極１５Ｇ２が形成される。その際、前記ゲート電極１５Ｇ１および１５Ｇ２下の熱酸化膜１４は、ゲート絶縁膜として使われる。
【００１３】
さらに図２（Ｄ）の構造に対して前記ゲート電極１５Ｇ１あるいは１５Ｇ２をマスクにソース領域およびドレイン領域を形成するイオン注入を行うことにより（図示せず）、前記メモリセル領域１１Ａにトランスファトランジスタが、また前記ｎＭＯＳトランジスタ領域１１ＢにｎＭＯＳトランジスタが形成される。
【００１４】
このような構造の半導体装置においては、図２（Ｄ）の電極１５に駆動電圧を印加することにより前記ｎ−型領域１１ｃと熱酸化膜１４との間に反転層が誘起され、その結果、前記メモリセル領域１１Ａにはかかる反転層をストレージ電極とするプレーナ型キャパシタが形成される。その際、前記電極１５はセルプレート電極として作用し、一方前記ｐ型拡散領域１１ｃはストレージノードとして作用する。このようにして形成されたプレーナ型キャパシタは前記領域１１Ａに形成されたＭＯＳトランジスタと協働し、プレーナ型ＤＲＡＭを形成する。
【００１５】
【発明が解決しようとする課題】
一方、先にも述べたように、最近のＣＭＯＳ論路回路では、１．２Ｖ程度の低電圧で動作する高速ＣＭＯＳ素子の他に、３．３Ｖで動作する入出力回路等の高電圧素子が含まれることがある。このように単一の基板上において複数の電源電圧を使う半導体集積回路装置においては、電源電圧に応じて厚さの異なるゲート絶縁膜を形成する必要があり、また電源電圧に応じてチャネルドープ領域のドーズ量を変化させる必要がある。
【００１６】
そこで、このような複数の電源電圧を使用する半導体集積回路装置において、ＤＲＡＭなどのプレーナ型キャパシタを有する半導体装置を、工程数を増加させることなく形成できる半導体集積回路装置の製造方法が求められている。先に説明した従来の半導体集積回路装置の製造方法では、このような複数の電源電圧を使用する半導体集積回路装置の製造を、工程数を増やすことなく行うことはできない。
【００１７】
また、前記従来の技術による半導体集積回路装置の製造方法では、プレーナキャパシタと協働してＤＲＡＭを形成するＭＯＳトランジスタがｎＭＯＳトランジスタより構成されているが、電子をキャリアとするｎＭＯＳトランジスタは放射線により誘起されるソフトエラーに対して脆弱であり、より有効質量の大きいホールをキャリアとするｐＭＯＳトランジスタによりメモリセルトランジスタを形成するのが望ましい。この要請は、特に容量の小さなプレーナ型キャパシタを使ったＤＲＡＭにおいて切実である。しかし従来より、ｐＭＯＳトランジスタをメモリセルトランジスタとしたプレーナ型ＤＲＡＭを、複数の電源電圧を使う半導体集積回路装置、特に高速論理回路を有する半導体集積回路装置と一体に、しかも工程数の増大を招くことなく形成できる半導体装置の製造方法は知られていなかった。
【００１８】
そこで本発明は上記の課題を解決した、新規で有用な半導体装置の製造方法、およびかかる製造方法により製造された半導体装置を提供することを課題とする。
【００１９】
本発明のより具体的な課題は、このような複数の電源電圧を使う論理集積回路装置などの半導体集積回路装置の製造において、論理素子と混載されるプレーナ型ＤＲＡＭ、あるいはその他のキャパシタを含む半導体素子を、工程数の増加をまねくことなく形成できる半導体集積回路装置の製造方法、およびかかる製造方法により製造された半導体集積回路装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は上記の課題を、基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第２導電型を有する第２の素子領域と、前記基板上に形成された第２導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタとよりなる半導体集積回路装置の製造方法であって、前記第３の素子領域に、第１導電型の不純物元素を選択的に導入し、前記第３のＭＯＳトランジスタのチャネルドープを行う工程と、前記第１の素子領域の前記キャパシタ領域、および前記第２の素子領域に前記第２導電型の不純物元素を導入し、前記第１の素子領域に前記キャパシタ領域に対応して、前記キャパシタの下部電極として作用する拡散領域を、また前記第２の素子領域において前記第２のＭＯＳトランジスタのチャネルドープを行う工程と、前記第１の素子領域の前記トランジスタ形成領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ形成領域にキャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のトランジスタを形成する工程とよりなり、前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、前記第３のＭＯＳトランジスタを形成する工程は、前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、前記第１の素子領域中、前記キャパシタ領域に前記下部電極となる拡散領域を形成する工程と、前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープを行う工程とは、同時に実行されることを特徴とする半導体集積回路装置の製造方法により、解決する。
【００２１】
また本発明は上記の課題を、基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第１導電型を有する第２の素子領域と、前記基板上に形成された第１導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第２導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第２導電型チャネルとを備えた第３のＭＯＳトランジスタとを備えた半導体集積回路装置であって、前記第１の素子領域および前記第３の素子領域に第１導電型の不純物元素を導入し、前記第１の素子領域中、前記キャパシタ領域に、前記キャパシタの下部電極となる拡散領域を、また前記第３の素子領域に前記第３のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、前記第１の素子領域中の前記トランジスタ領域および前記第２の素子領域に、第２の、逆導電型の不純物元素を導入し、前記トランジスタ領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を、また前記第２の素子領域に第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、前記第１の素子領域中、前記トランジスタ領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ形成領域に前記キャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のトランジスタを形成する工程とよりなり、前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、前記第３のＭＯＳトランジスタは前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、前記第１の素子領域に前記拡散領域を形成する工程と前記第３の素子領域に前記第３のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行され、前記第１の素子領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を形成する工程と前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行されることを特徴とする半導体集積回路装置の製造方法により、解決する。
［作用］
本発明によれば、低電圧ＭＯＳトランジスタと高電圧トランジスタのウェルドープおよびチャネルドープを組み合わせることで、工程数の増加なしにキャパシタの閾値電圧を変化させることができる。
【００２２】
【発明の実施の形態】
［第１実施例］
図３（Ａ）〜図５（Ｅ）は、本発明の第１実施例による半導体集積回路装置のを示す。
【００２３】
図３（Ａ）〜図５（Ｅ）を参照するに、ｐ型Ｓｉ基板２１上にはＳＴＩ構造などの素子分離構造２２により素子領域２１Ａ〜２１Ｃが画成されており、前記素子領域２１Ａにはすでにｎ型ウェル２１ａが形成されている。
【００２４】
図３（Ａ）の工程では、前記ｎ型ウェル２１ａが形成された素子領域２１ＡをレジストパターンＲ１により覆い、前記レジストパターンＲ１をマスクにＢなどのｐ型不純物元素を例えば３００ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域２１Ｂおよび２１Ｃ中にｐ型ウェル２１ｂが形成される。さらに引き続き前記ｐ型不純物元素を例えば５０ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域２１Ｃには前記ｐ型ウェル２１ｂ中、基板表面近傍に、ｐ型領域２１ｄが所定の不純物濃度で形成される。このｐ型領域２１ｄには、後で説明するように、高耐圧ｎＭＯＳトランジスタのチャネルが形成される。
【００２５】
図３（Ａ）の工程では、また低電圧動作ｎＭＯＳトランジスタが形成される素子領域２１Ｂにも、前記ｐ型領域２１ｄと同じ濃度でｐ型領域２１ｃが、同時に形成される。
【００２６】
次に図３（Ｂ）の工程において前記素子領域２１ＣはレジストパターンＲ２により覆われ、前記レジストパターンＲ２をマスクに、Ｂなどのｐ型不純物元素を例えば３０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域２１Ｂに、前記領域２１Ｂに形成されるｎＭＯＳトランジスタのチャネルドープが行われ、その結果、前記素子領域１２Ｂにはｐ型領域２１ｅが、前記素子領域２１Ｃ中のｐ型領域２１ｄよりも高い、所定の不純物濃度で形成される。
【００２７】
図３（Ｂ）の工程では、前記レジストパターンＲ２は前記メモリセル領域２１Ａの一部を覆い、同時にその一部を露出するように形成されており、その結果、前記Ｂのイオン注入は、前記メモリセル領域２１Ａの露出領域においても生じり、図３（Ｂ）の工程では、前記メモリセル領域２１Ａを構成するｎ型ウェル２１ａの一部にもＢが、前記ｐ型領域２１ｅと実質的に同一のプロファイルで導入され、キャリア濃度の減少した、好ましくはｎ−型の拡散領域２１ｆが、前記メモリセル領域２１Ａの一部に形成される。ただし、前記拡散領域２１ｆは、キャリア濃度の低いｐ−型領域であってもよい。
【００２８】
次に図４（Ｃ）の工程において図３（Ｂ）のレジストパターンＲ２が除去され、さらに前記素子領域２１Ａ上に酸化膜２３Ａを、前記素子領域２１Ｂ上に酸化膜２３Ｂを、さらに前記素子領域２１Ｃ上に酸化膜２３Ｃを形成する。その際、図４（Ｃ）の工程では前記酸化膜２３Ａおよび２３Ｂが同時に、同一の膜厚で形成され、一方前記酸化膜２３Ｃは前記酸化膜２３Ｂよりも大きな膜厚で形成される。このような膜厚の異なる酸化膜は、例えば最初に素子領域２１Ａ〜２１Ｃ上に同時に大きな膜厚で酸化膜を形成し、さらに前記素子領域２１Ｃ上の酸化膜２３Ｃをレジストマスク覆った状態で素子領域２１Ａ，２１Ｂから酸化膜をエッチングにより除去して基板を露出し、さらに前記レジストマスクを除去し、再び酸化処理を行うことにより、薄い酸化膜２３Ａ，２３Ｂを前記素子領域２１Ａ，２１Ｂ上にそれぞれ形成することにより、形成できる。前記酸化膜２３Ａと２３Ｂとは同時に、実質的に同一の膜厚に形成できる。
【００２９】
さらに図４（Ｄ）の工程において、前記素子領域２１Ａ上に前記絶縁膜２３Ａを介してゲート電極２４Ａが、素子領域２３Ｂ上にゲート電極２４Ｂが前記絶縁膜２３Ｂを介して、さらに前記素子領域２１Ｃ上にゲート電極２４Ｃが前記絶縁膜２３Ｃを介して形成され、さらに前記拡散領域２１ｆ上には、前記絶縁膜２３Ａを隔てて、電極２４Ｄが形成される。その際、前記電極２４Ｄは、その下の絶縁膜２３Ａおよび拡散領域２１ｆと共に、プレーナ型キャパシタを形成する。
【００３０】
さらに図５（Ｅ）の工程において図４（Ｄ）の素子領域２１Ａにｐ型不純物元素が前記ゲート電極２４Ａおよび電極２４Ｄをマスクにイオン注入され、前記素子領域２１Ａにｐ型ソース領域２４Ａｓおよびｐ型ドレイン領域２４Ａｄが形成される。すなわち前記素子領域２１Ａには、ゲート電極２４Ａおよびｐ型ソース領域２４Ａｓ、ｐ型ドレイン領域２４Ａｄを備えたｐＭＯＳトランジスタが形成される。その際、前記ｐ型ドレイン領域２４Ａｄは前記拡散領域２１ｆまで延在し、その結果、前記ｐＭＯＳトランジスタはドレイン領域が前記プレーナ型キャパシタと電気的に接続され、前記キャパシタと共にプレーナ型ＤＲＡＭを形成する。
【００３１】
図６は、このようにして素子領域２１Ａに形成されたＤＲＡＭの等価回路図を示す。
【００３２】
図６を参照するに、ＤＲＡＭを構成するｐＭＯＳトランジスタはソース領域２４Ａｓが負電位のビットラインＢＬに接続されており、セルプレート電極２４Ｄが接地されている。
【００３３】
このような状態では、ストレージノードを構成するｎ−型拡散領域２１ｆには絶縁膜２３Ａとの界面に沿って容易にホールよりなる反転層が形成され、その結果前記拡散領域２１ｆはセルプレート電極２４Ｄおよび間に介在する絶縁膜２３Ａと共に、有効なプレーナ型キャパシタを形成する。
【００３４】
このような構成のＤＲＡＭでは、前記キャパシタ絶縁膜２３Ａ直下の拡散領域２１ｆには前記ｎ型ウェル２１ａを形成するｎ型不純物元素の他に、図３（Ｂ）の工程でｐ型不純物元素が導入されており、その結果、前記電極２４Ｄに電圧を印加した際に前記拡散領域２１ｆと絶縁膜２３Ａとの界面における反転層形成の閾値電圧が減少し、わずかな印加電圧により反転層を形成することが可能になる。
【００３５】
図５（Ｅ）の工程では、さらに素子領域２１Ｂおよび２１ＣにおいてＡｓあるいはＰがイオン注入され、前記ｐ型のチャネルドープ領域２１ｅ中、前記ゲート電極２４Ｂの両側にｎ型ソース領域２４Ｂｓおよびｎ型ドレイン領域２４Ｂｄが、また前記ｐ型のチャネルドープ領域２１ｄ中、前記ゲート電極２４Ｃの両側にｎ型ソース領域２４Ｃｓおよびｎ型ドレイン領域２４Ｃｄが形成される。その際、周知の工程により、ＬＤＤ領域を形成することも可能である。これにより、前記素子領域２１ＢにはＤＲＡＭの周辺回路あるいは高速論理素子を形成するｎチャネルＭＯＳトランジスタが形成される。一方前記素子領域２１Ｃには、高耐圧の、すなわち高い電源電圧で動作するｎチャネルＭＯＳトランジスタが形成される。
【００３６】
本実施例では図３（Ｂ）の工程に示すように、プレーナ型キャパシタの閾値制御と同時に、素子領域２１ＢのＭＯＳトランジスタの閾値制御がなされており、その結果、素子領域２１Ａ〜２１ＣのＭＯＳトランジスタの各々について、最適な閾値制御を実現することが可能である。
【００３７】
また本発明ではＤＲＡＭメモリセルトランジスタがｐチャネルＭＯＳトランジスタの場合を説明しているが、メモリセルトランジスタはｎチャネルＭＯＳトランジスタであってもよい。このとこは、前記素子領域２１Ｂ，２１ＣにはｐチャネルＭＯＳトランジスタが形成され、先に説明したのと逆導電型のイオン種がイオン注入される。
［第２実施例］
次に本発明の第２実施例による半導体集積回路装置の製造工程を、図７（Ａ）〜図８（Ｅ）を参照しながら説明する。
【００３８】
図８（Ａ）を参照するに、ｐ型Ｓｉ基板３１上にはＳＴＩ構造などの素子分離構造３２により素子領域３１Ａ〜３１Ｃが画成されており、図７（Ａ）の工程では、前記素子領域３１Ａ〜３１Ｃの各々に、Ｐを例えば５００ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入を一様に実行することにより、前記素子領域３１Ａ〜３１Ｃの各々にｎ型ウェル３１ａが形成される。さらに引き続き前記Ａｓを例えば１５０ｋｅＶの加速電圧下、５×１０１２ｃｍ−２のドーズ量で、一様にイオン注入することにより、前記素子領域３１Ａ〜３１Ｃの各々において、前記ｎ型ウェル３１ａ中、基板表面近傍に、ｎ型領域３１ｂが所定の不純物濃度で形成される。このｎ型領域３１ｂには、後で説明するように、高耐圧ｎＭＯＳトランジスタのチャネルが形成される。
【００３９】
次に図７（Ｂ）の工程において前記素子領域３１ＡをレジストパターンＲ３により保護し、Ａｓを例えば５０ｋｅＶの加速電圧下、２×１０１３ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域３１Ｂにおいて前記ｎ型領域３１ｂの表面近傍に、前記素子領域３１Ｂに形成されるｐＭＯＳトランジスタのチャネル領域を構成するｎ型領域３１ｃが形成される。すなわち、図６（Ｂ）の工程において、前記素子領域３１Ｂに形成されるｐＭＯＳトランジスタのチャネルドープがなされる。
【００４０】
図７（Ｂ）の工程では、さらに前記素子領域３１Ａの一部が前記レジストパターンＲ３により露出されており、露出領域には、前記素子領域３１ＢへのＡｓのイオン注入と同時に、Ａｓが、同一の濃度および同一のプロファイルで導入される。その結果、前記素子領域３１Ａには、前記領域３１Ａに形成されるｐＭＯＳトランジスタのチャネル領域に対応して、前記ｎ型領域３１ｂよりもキャリア濃度の高いｎ型領域３１ｄが形成される。なお、前記ｎ型領域３１ｄは素子領域３１Ｂ中の前記ｎ型領域３１ｃと同一のキャリア濃度を有する。
【００４１】
次に図８（Ｃ）の工程において図７（Ｂ）のレジストパターンＲ３が除去され、さらに前記素子領域３１Ａ上に酸化膜３３Ａを、前記素子領域３１Ｂ上に酸化膜３３Ｂを、さらに前記素子領域３１Ｃ上に酸化膜３３Ｃを形成する。その際、図８（Ｃ）の工程では前記酸化膜３３Ａおよび３３Ｂが同時に、同一の膜厚で形成され、一方前記酸化膜３３Ｃは前記酸化膜３３Ｂよりも大きな膜厚で形成される。前記酸化膜３３Ａと３３Ｂとは実質的に同一の膜厚に形成される。
【００４２】
さらに図８（Ｄ）の工程において、前記素子領域３１Ａ上に前記絶縁膜３３Ａを介してゲート電極３４Ａが、素子領域３３Ｂ上にゲート電極３４Ｂが前記絶縁膜３３Ｂを介して、さらに前記素子領域３１Ｃ上にゲート電極３４Ｃが前記絶縁膜３３Ｃを介して形成され、さらに前記素子領域３１Ａにおいては前記拡散領域３１ｂ上に、前記絶縁膜３３Ａを隔てて、キャパシタ電極３４Ｄが形成される。その際、前記キャパシタ電極３４Ｄは、その下の絶縁膜３３Ａおよび拡散領域３１ｆと共に、プレーナ型キャパシタを形成する。
【００４３】
さらに図９（Ｅ）の工程において図８（Ｄ）の素子領域３１Ａにｐ型不純物元素が、前記ゲート電極３４Ａおよびキャパシタ電極３４Ｄをマスクにイオン注入され、その結果、前記素子領域３１Ａにｐ型ソース領域３４Ａｓおよびｐ型ドレイン領域３４Ａｄが形成される。すなわち前記素子領域３１Ａには、ゲート電極３４Ａおよびｐ型ソース領域３４Ａｓ、ｐ型ドレイン領域３４Ａｄを備えたｐＭＯＳトランジスタが形成される。その際、前記ｐ型ドレイン領域３４Ａｄは前記拡散領域３１ｂまで延在し、その結果、前記ｐＭＯＳトランジスタはドレイン領域が前記プレーナ型キャパシタと電気的に接続され、前記キャパシタと共にＤＲＡＭを形成する。
【００４４】
図９（Ｅ）の工程では、さらに素子領域３１Ｂおよび３１ＣにおいてもＢがイオン注入され、前記素子領域３１Ｂにおいては前記ｎ型チャネルドープ領域３ｃ中、前記ゲート電極３４Ｂの両側にｐ型ソース領域３４Ｂｓおよびｐ型ドレイン領域３４Ｂｄが、また素子領域３１Ｃにおいては前記ｎ型のチャネルドープ領域３１ｂ中、前記ゲート電極３４Ｃの両側にｐ型ソース領域３４Ｃｓおよびｐ型ドレイン領域３４Ｃｄが形成される。その際、周知の工程により、ＬＤＤ領域を形成することも可能である。これにより、前記素子領域３１ＢにはＤＲＡＭの周辺回路あるいは高速論理素子を形成するｐチャネルＭＯＳトランジスタが形成される。一方前記素子領域３１Ｃには、高耐圧の、すなわち高い電源電圧で動作するｐチャネルＭＯＳトランジスタが形成される。
【００４５】
このような構成のＤＲＡＭでは、前記キャパシタ絶縁膜３３Ａ直下の拡散領域３１ｂには前記素子領域３１Ｃのｎ型チャネルドープ領域３１ｂと同じキャリア濃度が実現されており、その結果、前記電極３４Ｄに電圧を印加した際に、わずかな電圧で前記拡散領域３１ｂと絶縁膜３３Ａとの界面に反転層を形成することが可能になる。
【００４６】
本実施例では図７（Ａ）の工程に示すように、プレーナ型キャパシタの閾値制御と同時に、素子領域３１Ｃの高耐圧ｐＭＯＳトランジスタの閾値制御がなされており、また図７（Ｂ）の工程における素子領域３１Ｂの低電圧ｐＭＯＳトランジスタの閾値制御の際に、同時に素子領域３１Ａのトランスファトランジスタを形成するｐチャネルＭＯＳトランジスタの閾値制御がなされ、その結果、素子領域３１Ａ〜３１ＣのＭＯＳトランジスタの各々について、追加工程を行うことなく、最適な閾値制御を実現することが可能である。
【００４７】
また本発明による半導体集積回路装置では、先の実施例と同様に、素子領域３１ＡにおいてＤＲＡＭのメモリセルトランジスタを構成するＭＯＳトランジスタがｐＭＯＳトランジスタであるため、ソフトエラーに対して優れた耐性を実現することができる。
［第３実施例］
図１０（Ａ）〜図１３（Ｇ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す。
【００４８】
図１０（Ａ）を参照するに、ｐ型Ｓｉ基板４１上にはＳＴＩ構造の素子分離構造４２により、メモリセル領域４１Ａと、ＣＭＯＳ論理素子の一部を構成するｎＭＯＳトランジスタが形成される素子領域４１Ｂと、高耐圧ｎＭＯＳトランジスタが形成される素子領域４１Ｃと、ＣＭＯＳ論理素子の一部を構成するｐＭＯＳトランジスタが形成される素子領域４１Ｄと、高耐圧ｐＭＯＳトランジスタが形成される素子領域４１Ｅとが画成されている。
【００４９】
図１０（Ａ）の工程では、前記素子領域４１Ｂおよび４１ＣをレジストパターンＲ４で覆い、前記レジストパターンＲ４をマスクに、前記素子領域４１Ａおよび４１Ｄ，４１ＥにＰを例えば５００ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入し、ｎ型ウェル４１ａを形成する。
【００５０】
さらに図１０（Ａ）の工程では、前記レジストパターンＲ４をマスクに、前記素子領域４１Ａおよび４１Ｄ，４１Ｅに、Ａｓを例えば１５０ｋｅＶの加速電圧下、５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｅ中、前記ｎ型ウェル４１ａ内に、前記素子領域４１Ｅに形成されるｐＭＯＳ高耐圧トランジスタのチャネルドープが行われる。その結果、前記素子領域４１Ｅにおいては、ｎ側ウェル４１ａの表面近傍に、ｎ型チャネルドープ領域４１ｂが形成される。同時に、前記素子領域４１Ａおよび４１Ｄにおいても、前記ｎ型ウェル４１ａの表面近傍に、同一濃度でｎ型領域４１ｃおよび４１ｄが、それぞれ形成される。
【００５１】
次に図１０（Ｂ）の工程において前記素子領域４１Ａおよび４１Ｄ，４１ＥはレジストパターンＲ５により覆われ、前記レジストパターンＲ５をマスクにＢを例えば３００ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入を行ない、前記素子領域４１Ｂおよび４１Ｃにｐ型ウェル４１ｅを形成する。
【００５２】
図１０（Ｂ）の工程では、さらに引き続き前記レジストパターンＲ５をマスクにＢを例えば５０ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｃ中、前記ｐ型ウェル４１ｅ内に、前記素子領域４１Ｃ中に形成されるｎＭＯＳ高耐圧トランジスタのチャネルドープが行われる。その結果、前記素子領域４１Ｃにおいては、ｐ型ウェル４１ｅの表面近傍に、ｐ型チャネルドープ領域４１ｆが形成される。同時に、前記素子領域４１Ｂにおいても、前記ｐ型ウェル４１ｅの表面近傍に、同一濃度でｐ型領域４１ｇが形成される。
【００５３】
次に図１１（Ｃ）の工程において、前記素子領域４１Ｃ，４１Ｄおよび４１ＥがレジストパターンＲ６により覆われ、さらに前記レジストパターンＲ６をマスクに、Ｂを例えば３０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｂ中、前記ｐ型領域４１ｇ内に、前記素子領域４１Ｂ中に形成されるｎＭＯＳトランジスタのチャネルドープが行われる。その結果、前記素子領域４１Ｂにおいては、前記ｐ型領域４１ｇの表面近傍に、ｐ型チャネルドープ領域４１ｈが形成される。
【００５４】
ところで、図１１（Ｃ）の工程では、前記レジストパターンＲ６は、前記素子領域４１Ａのうちトランジスタ形成領域を覆い、キャパシタ形成領域を露出するように形成されており、その結果、前記素子領域４１Ｂ中におけるチャネルドープ工程と同時に、前記素子領域４１Ａのうちキャパシタ形成領域においてもＢのイオン注入が同時に、同一の濃度および同一のプロファイルで行われ、その結果、前記ｎ型領域４１ｃの一部に、ｎ−型あるいはｐ−型の拡散領域４１ｉが形成される。
【００５５】
さらに図１１（Ｄ）の工程において前記素子領域４１Ｂ，４１Ｃ，４１Ｅおよび前記素子領域４１Ａのうち、前記拡散領域４１ｉを覆うようにレジストパターンＲ７が形成され、さらに前記レジストパターンＲ７をマスクにＡｓのイオン注入を例えば１５０ｋｅＶの加速電圧下、２×１０１３ｃｍ−２のドーズ量で行うことにより、前記素子領域４１Ｄ中、前記ｎ型領域４１ｄ内に、前記素子領域４１Ｄ中に形成されるｐＭＯＳトランジスタのチャネルドープが行われる。同時に、前記素子領域４１Ａにおいても、トランジスタ形成領域において、前記素子領域４１Ａに形成されるｐＭＯＳトランジスタのチャネルドープが、同一の濃度およびプロファイルで行われる。その結果、前記素子領域４１Ｄにおいては前記ｎ型領域４１ｄの表面近傍にｎ型チャネルドープ領域４１ｊが、また前記素子領域４１Ａにおいては、前記ｎ型領域４１ｃの表面近傍にｎ型チャネルドープ領域４１ｋが形成される。
【００５６】
勿論、図１１（Ｄ）の工程において前記素子領域４１Ｄへのイオン注入と素子領域４１Ａへのイオン注入とを異なったマスクを使っておこなうことで、前記素子領域４１Ｄに形成されるｐＭＯＳトランジスタの閾値特性と前記素子領域４１Ａに形成されるｐＭＯＳトランジスタの閾値特性とを変化させることも可能である。
【００５７】
次に図１２（Ｅ）の工程において前記素子領域４１Ｃおよび４１Ｅ上にそれぞれシリコン酸化膜４３Ｃおよび４３Ｅを例えば６ｎｍの膜厚で形成し、さらに前記素子領域４１Ａ，４１Ｂおよび４１Ｄ上にそれぞれシリコン酸化膜４３Ａ，４３Ｂおよび４３Ｄを、それぞれ例えば３ｎｍの、より小さい膜厚で形成する。このような素子領域毎に膜厚の異なった酸化膜は、例えば最初に全ての素子領域４１Ａ〜４１Ｅに対して６ｎｍの膜厚のシリコン酸化膜を熱酸化処理により形成し、続いてこのようにして形成されたシリコン酸化膜を素子領域４１Ａ，４１Ｂおよび４１Ｄから除去し、改めて膜厚が３ｎｍのシリコン酸化膜を熱酸化処理により形成することで、形成することが可能である。
【００５８】
さらに図１２（Ｅ）の工程では、このようにして形成された構造上にポリシリコン膜を例えば２００ｎｍの膜厚に堆積し、これをパターニングすることにより、前記素子領域４１Ａ〜４１Ｅにゲート電極４４Ａ〜４４Ｅを、それぞれのゲート長で形成する。さらに図１２（Ｅ）の工程では、前記ゲート電極４４Ａ〜４４Ｅの形成と同時に、前記拡散領域４１ｉ上に、間に形成されたシリコン酸化膜４３Ａを隔てて、セルプレートとなる電極４４Ｆが形成される。
【００５９】
次に図１２（Ｆ）の工程において前記素子領域４１Ｂおよび４１Ｃに前記ゲート電極４４Ｂおよび４４ＣをマスクにＰを例えば１５ｋｅＶの加速電圧下、１×１０１４ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｂにおいて前記ｐ型チャネルドープ領域４１ｈ中、前記ゲート電極４４Ｂの両側にｎ−型のソースエクステンション領域４５Ｂｓおよびドレインエクステンション領域４５Ｂｄを、また前記素子領域４１Ｃにおいて前記ｐ型チャネルドープ領域４１ｆ中、前記ゲート電極４４Ｃの両側にｎ−型のソースエクステンション領域４５Ｃｓおよびドレインエクステンション領域４５Ｃｄを形成する。
【００６０】
さらに図１２（Ｆ）の工程では、前記素子領域４１Ａ，４１Ｄおよび４１Ｅに前記ゲート電極４４Ａ，４４Ｄおよび４４Ｅをマスクにフッ化ボロン（ＢＦ２）を例えば２０ｋｅＶの加速電圧下、１×１０１４ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ａにおいて前記ｎ型チャネルドープ領域４１ｋ中、前記ゲート電極４４Ａの両側にｐ−型のソースエクステンション領域４５Ａｓおよびドレインエクステンション領域４５Ａｄを、前記素子領域４１Ｄにおいて前記ｎ型チャネルドープ領域４１ｊ中、前記ゲート電極４４Ｄの両側にｐ−型のソースエクステンション領域４５Ｄｓおよびドレインエクステンション領域４５Ｄｄを、また前記素子領域４１Ｅにおいて前記ｎ型チャネルドープ領域４１ｂ中、前記ゲート電極４４Ｅの両側にｐ−型のソースエクステンション領域４５Ｅｓおよびドレインエクステンション領域４５Ｅｄを形成する。
【００６１】
さらに図１２（Ｆ）の工程では、前記ゲート電極４４Ａ〜４４Ｅの各々に側壁絶縁膜を周知の方法で形成し、前記素子領域４１Ｂおよび４１Ｃに前記ゲート電極４４Ｂ，４４Ｃおよびその側壁絶縁膜４７をマスクにＰを例えば１５ｋｅＶの加速電圧下、１×１０１５ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｂにおいて前記ｐ型チャネルドープ領域４１ｈ中、前記ゲート電極４４Ｂの両側にｎ＋型のソース領域４６ＢＳおよびドレイン領域４６ＢＤを、また前記素子領域４１Ｃにおいて前記ｐ型チャネルドープ領域４１ｆ中、前記ゲート電極４４Ｃの両側にｎ＋型のソース領域４６ＣＳおよびドレイン領域４６ＣＤを形成する。
【００６２】
同様に、図１２（Ｆ）の工程において前記素子領域４１Ａ，４１Ｄおよび４１Ｅに前記ゲート電極４４Ａ，４４Ｄ，４４Ｅおよびその側壁絶縁膜４７をマスクにＢを例えば１５ｋｅＶの加速電圧下、１×１０１５ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ａにおいて前記ｎ型チャネルドープ領域４１ｋ中、前記ゲート電極４４Ａの両側にｐ＋型のソース領域４６ＡＳおよびドレイン領域４６ＡＤを、前記素子領域４１Ｄにおいて前記ｎ型チャネルドープ領域４１ｊ中、前記ゲート電極４４Ｄの両側にｐ＋型のソース領域４６ＤＳおよびドレイン領域４６ＤＤを、前記素子領域４１Ｅにおいて前記ｎ型チャネルドープ領域４１ｂ中、前記ゲート電極４４Ｅの両側にｐ＋型のソース領域４６ＥＳおよびドレイン領域４６ＥＤを形成する。
【００６３】
さらにこのようにしてイオン注入を行った構造に対して例えば１０００℃で１０秒間熱処理することにより、注入された不純物元素を活性化する。
【００６４】
さらに図１３（Ｇ）の工程において図１２（Ｆ）の構造上にＣｏＳｉ膜を例えば３０ｎｍの膜厚にスパッタし、さらにこれを例えば５００℃、３０秒間熱処理することにより、前記ゲート電極４４Ａ〜４４Ｅおよび前記ソース領域４６ＡＳ〜４６ＥＳ，前記ドレイン領域４６ＡＤ〜４ＥＤの各々に低抵抗シリサイド膜（図示せず）を形成する。
【００６５】
さらに残ったシリサイド化していないＣｏＳｉ膜を除去した後、得られた構造上にＳｉＯ２などの層間絶縁膜４８をプラズマＣＶＤ法により、例えば１μｍの厚さに形成する。
【００６６】
さらに形成された層間絶縁膜４８中に前記素子領域４１Ａ中のソース領域４１ＡＳを露出するコンタクトホールを形成し、前記コンタクトホールにビット線コンタクトを形成する。同時に他のソース領域あるいはドレイン領域に対応したコンタクトプラグ４９を各素子領域４１Ｂ〜４１Ｅについて形成し、さらに前記層間絶縁膜４８上にビットラインＢＬおよび配線パターン５０を形成することにより、所望の半導体集積回路装置が得られる。
【００６７】
このようにして得られた半導体集積回路装置は、高速論理回路部に、素子領域４１Ｂに形成されるｎＭＯＳトランジスタと素子領域４１Ｄに形成されるｐＭＯＳトランジスタとよりなるＣＭＯＳ素子を含む。
【００６８】
先にも説明したように、本実施例の半導体集積回路装置では、前記素子領域４１Ａに形成されるプレーナ型キャパシタの閾値電圧が、前記拡散領域４１ｉにＢをイオン注入することにより低減されており、所望のキャパシタ動作を得るためにセルプレート電極４４Ｆに印加する必要のある駆動電圧の選択自由度が向上する。また同時に、低電圧動作する薄いゲート絶縁膜を有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて最適な閾値制御がなされ、さらに高電圧動作する厚いゲート電極を有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて最適な閾値制御がなされる。
【００６９】
その際、本実施例による製造方法によれば、これらの閾値制御を行うのに、余計な工程を行う必要がない。
【００７０】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７１】
（付記１） 基板と、
前記基板上に形成された第１導電型を有する第１の素子領域と、
前記基板上に形成された第２導電型を有する第２の素子領域と、
前記基板上に形成された第２導電型を有する第３の素子領域と、
前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、
前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、
前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、
前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタとよりなる半導体集積回路装置において、
前記第３のＭＯＳトランジスタのチャネル領域には、第２導電型不純物元素により、第１のプロファイルでチャネルドープがなされており、
前記第２のＭＯＳトランジスタのチャネル領域には、第２導電型不純物元素により、第２の、より高濃度のプロファイルでチャネルドープがなされており、
前記第１の素子領域には、前記キャパシタ領域に、前記第２のＭＯＳトランジスタのチャネルドープから前記第３のＭＯＳトランジスタのチャネルドープを差し引いたものと実質的に同じプロファイルで、第２導電型不純物元素が導入され、キャパシタ下部電極として作用する拡散領域が形成されていることを特徴とする半導体集積回路装置。
【００７２】
（付記２） 前記拡散領域は前記第１導電型を有し、前記拡散領域のキャリア濃度は、前記第１の素子領域のキャリア濃度よりも低いことを特徴とする付記１記載の半導体集積回路装置。
【００７３】
（付記３） さらに前記第２の素子領域には、前記第１の膜厚のゲート絶縁膜を有し前記第１導電型チャネルを有する第４のＭＯＳトランジスタが形成されており、前記第３の素子領域には、前記第２の膜厚のゲート絶縁膜を有し前記第１導電型チャネルを有する第５のＭＯＳトランジスタが形成されていることを特徴とする付記１または２記載の半導体集積回路装置。
【００７４】
（付記４） 基板と、
前記基板上に形成された第１導電型を有する第１の素子領域と、
前記基板上に形成された第１導電型を有する第２の素子領域と、
前記基板上に形成された第１導電型を有する第３の素子領域と、
前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、
前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、
前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第２導電型チャネルとを備えた第２のＭＯＳトランジスタと、
前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第２導電型チャネルとを備えた第３のＭＯＳトランジスタとを備えた半導体集積回路装置において、
前記第３のＭＯＳトランジスタのチャネル領域には、第１導電型不純物元素により、第１のプロファイルでチャネルドープがなされており、
前記第２のＭＯＳトランジスタのチャネル領域には、第１導電型不純物元素により、第２の、より高濃度のプロファイルでチャネルドープがなされており、
前記第１の素子領域には、前記キャパシタ領域において、前記第３のＭＯＳトランジスタのチャネルドープと実質的に同じプロファイルで、第１導電型不純物元素が導入され、前記キャパシタの下部電極として作用する拡散領域が形成されていることを特徴とする半導体集積回路装置。
【００７５】
（付記５） 前記第１のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであることを特徴とする付記１〜４のうち、いずれか一項記載の半導体集積回路装置。
【００７６】
（付記６） 前記キャパシタは、前記第１の素子領域において、前記キャパシタ形成領域を覆うように形成された、前記第１のゲート絶縁膜と実質的に同じ膜厚のキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成されたキャパシタ電極とを備えたことを特徴とする請求項１〜５のうち、いずれか一項記載の半導体集積回路装置。
【００７７】
（付記７） 前記キャパシタ下部電極として作用する拡散領域は前記第１導電型を有し、キャリア濃度が、前記第１のＭＯＳトランジスタのチャネル領域よりも濃度低いことを特徴とする付記１〜６のうち、いずれか一項記載の半導体集積回路装置。
【００７８】
（付記８） 前記第１のＭＯＳトランジスタと前記キャパシタとは、ＤＲＡＭを構成することを特徴とする付記１〜７のうち、いずれか一項記載の半導体集積回路装置。
【００７９】
（付記９） 基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第２導電型を有する第２の素子領域と、前記基板上に形成された第２導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタとよりなる半導体集積回路装置の製造方法であって、
前記第２の素子領域と前記第３の素子領域に、第２導電型の不純物元素を選択的に導入し、前記第３のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記キャパシタ領域および前記第２の素子領域に前記第２導電型の不純物元素を導入し、前記第１の素子領域に前記キャパシタ領域に対応して、前記キャパシタの下部電極として作用する拡散領域を、また前記第２の素子領域において前記第２のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記トランジスタ領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ領域にキャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のＭＯＳトランジスタを形成する工程とよりなり、
前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第３のＭＯＳトランジスタを形成する工程は、前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第１の素子領域中、前記キャパシタ領域に前記下部電極となる拡散領域を形成する工程と、前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープを行う工程とは、同時に実行され、
前記第３のＭＯＳトランジスタのチャネルドープを行う工程では、同時に前記第２の素子領域にも前記第２導電型の不純物元素を導入することを特徴とする半導体集積回路装置の製造方法。
【００８０】
（付記１０） 前記第２のＭＯＳトランジスタのチャネルドープ工程の後、前記第１〜第３のＭＯＳトランジスタを形成する工程の前に、前記第１の素子領域に第１導電型の不純物元素を、前記キャパシタ領域を避けて導入する工程を含むことを特徴とする付記９記載の半導体集積回路装置の製造方法。
【００８１】
（付記１１） 前記基板上には、さらに前記第１導電型の第４の素子領域が形成されており、前記第１の素子領域に前記第１導電型の不純物元素を導入する工程と同時に、前記第１導電型不純物元素が、前記第４の素子領域にも導入されることを特徴とする付記１０記載の半導体集積回路装置の製造方法。
【００８２】
（付記１２） 前記基板上には、さらに前記第１導電型の第５の素子領域が形成されており、前記第３のＭＯＳトランジスタのチャネルドープ工程に先立って、前記第１の素子領域、前記第４の素子領域および前記第５の素子領域には、第１導電型の不純物元素が導入されることを特徴とする付記１１記載の半導体集積回路装置の製造方法。
【００８３】
（付記１３） 基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第１導電型を有する第２の素子領域と、前記基板上に形成された第１導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第２導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第２導電型チャネルとを備えた第３のＭＯＳトランジスタとを備えた半導体集積回路装置の製造方法であって、
前記第１の素子領域および前記第２の素子領域および前記第３の素子領域に第１導電型の不純物元素を導入し、前記第１の素子領域中、前記キャパシタ領域に、前記キャパシタの下部電極となる拡散領域を、また前記第３の素子領域に前記第３のＭＯＳトランジスタの第１導電型チャネルドープ領域を形成する工程と、前記第１の素子領域中の前記トランジスタ領域および前記第２の素子領域に第１導電型の不純物元素を導入し、前記トランジスタ領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を、また前記第２の素子領域に第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、
前記第１の素子領域中、前記トランジスタ領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ領域に前記キャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のトランジスタを形成する工程とよりなり、
前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第３のＭＯＳトランジスタは前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第１の素子領域に前記拡散領域を形成する工程と前記第３の素子領域に前記第３のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行され、
前記第１の素子領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を形成する工程と前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行されることを特徴とする半導体集積回路装置の製造方法。
【００８４】
（付記１４） 前記第１の素子領域において、前記第１のＭＯＳトランジスタはｐＭＯＳトランジスタよりなることを特徴とする付記８〜１３のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【００８５】
（付記１５） 前記第１の素子領域において、前記第１のＭＯＳトランジスタと前記キャパシタとはＤＲＡＭを形成することを特徴とする付記９〜１４のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【００８６】
（付記１６） 基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第２導電型を有する第２の素子領域と、前記基板上に形成された第２導電型を有する第３の素子領域と、前記基板上に形成された第１導電型を有する第４の素子領域と、前記基板上に形成された第１導電型を有する第５の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタと、前記第４の素子領域上に形成された、第３の膜厚を有する第４のゲート絶縁膜と第２導電型チャネルとを備えた第４のＭＯＳトランジスタと、前記第５の素子領域上に形成された、第４の、前記第３の膜厚よりも大きな膜厚を有する第５のゲート絶縁膜と第２導電型チャネルとを備えた第５のＭＯＳトランジスタとを備えた半導体集積回路装置の製造方法であって、
前記第１の素子領域と前記第４の素子領域と前記第５の素子領域に第１導電型の不純物元素を選択的に導入し、前記第１の素子領域中の前記キャパシタ領域に、前記キャパシタの下部電極となる拡散領域を、また前記第５の素子領域に前記第５のＭＯＳトランジスタの第１導電型チャネルドープ領域を形成する工程と、前記第２の素子領域と前記第３の素子領域に第２導電型の不純物元素を選択的に導入し、前記第３のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記キャパシタ領域および前記第２の素子領域に第１導電型の不純物元素を選択的に導入し、前記第１の素子領域に前記キャパシタ領域に対応して、前記キャパシタの下部電極として作用する拡散領域を、また前記第２の素子領域において前記第２のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記トランジスタ領域および前記第４の素子領域に第１導電型の不純物元素を導入し、前記トランジスタ領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を、また前記第４の素子領域に前記第４のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、
前記第１の素子領域の前記トランジスタ形成領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ形成領域にキャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、前記第３の素子領域に前記第３のＭＯＳトランジスタを、前記第４の素子領域に前記第４のＭＯＳトランジスタを、さらに前記第５の素子領域に前記第５のＭＯＳトランジスタを形成する工程とよりなり、
前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第３のＭＯＳトランジスタを形成する工程は、前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第４のＭＯＳトランジスタを形成する工程は、前記第３のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第５のＭＯＳトランジスタを形成する工程は、前記第５のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第１の素子領域中、前記キャパシタ領域に前記下部電極となる拡散領域を形成する工程と、前記第４の素子領域に前記第４のＭＯＳトランジスタのチャネルドープを行う工程とは、同時に実行されることを特徴とする半導体集積回路装置の製造方法。
【００８７】
【発明の効果】
本発明によれば、前記第１の素子領域に形成されるキャパシタの下部電極を形成する拡散領域が、前記第２のＭＯＳトランジスタのチャネルドープ工程、あるいは前記第３のＭＯＳトランジスタのチャネルドープ工程と同時に実行され、その結果、複数の電源電圧を使用する半導体集積回路装置において、工程数を増やすことなく、キャパシタを形成することが可能になる。また、本発明によれば、ゲート絶縁膜の膜厚が異なり、従って動作電圧の異なる第２および第３のＭＯＳトランジスタにおいて、前記キャパシタ領域へのイオン注入工程と同時に閾値電圧を変化させることができ、半導体集積回路装置の製造工程が簡素化される。
【００８８】
特に本発明によれば、低電圧ＭＯＳトランジスタと高電圧トランジスタのウェルドープおよびチャネルドープを組み合わせることで、工程数の増加なしにキャパシタの閾値電圧を変化させることができる。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は、従来のプレーナ型キャパシタを有する半導体集積回路装置の製造工程を説明する図（その１）である。
【図２】（Ｃ），（Ｄ）は、従来のプレーナ型キャパシタを有する半導体集積回路装置の製造工程を説明する図（その２）である。
【図３】（Ａ），（Ｂ）は、本発明の第１実施例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図４】（Ｃ），（Ｄ）は、本発明の第１実施例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図５】（Ｅ）は、本発明の第１実施例による半導体集積回路装置の製造工程を説明する図（その３）である。
【図６】図５（Ｅ）の工程で得られたプレーナ型キャパシタを有するＤＲＡＭの等価回路図である。
【図７】（Ａ），（Ｂ）は、本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図８】（Ｃ），（Ｄ）は、本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図９】（Ｅ）は、本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１０】（Ａ），（Ｂ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１１】（Ｃ），（Ｄ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１２】（Ｅ），（Ｆ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１３】（Ｇ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その４）である。
【符号の説明】
１１，２１基板
１１Ａ，１１Ｂ，２１Ａ〜２１Ｃ，３１Ａ〜３１Ｃ，４１Ａ〜４１Ｅ 素子領域
１１ａ，２１ａ，３１ａ，４１ａ ｎ型ウェル
１１ｂ，１１ｄ チャネルドープ領域
１１ｃ，２１ｆ，３１ｂ，４１ｉ ストレージノード
１２ 素子分離構造
１３Ａ，１３Ｂ，Ｒ１〜Ｒ７ レジストパターン
１４，２３Ａ〜２３Ｃ，３３Ａ〜３３Ｃ，４３Ａ〜４３Ｅ ゲート絶縁膜
１５Ｇ１，１５Ｇ２，２４Ａ〜２４Ｃ，３４Ａ〜３４Ｃ，４４Ａ〜４４Ｅ ゲート電極
１５，２４Ｄ，３４Ｄ，４４Ｆ キャパシタ電極
２１ｂ ｐ型ウェル
２１ｃ ｐ型領域
２１ｄ，２１ｅ，４１ｆ，４１ｈ ｐ型チャネルドープ領域
３１ｄ，４１ｂ，４１ｊ，４１ｋ ｎ型チャネルドープ領域
４５Ａｓ〜４５Ｅｓ ソースエクステンション領域
４５Ａｄ〜４５Ｅｄ ドレインエクステンション領域
４６ＡＳ〜４６ＥＳ ソース領域
４６ＡＤ〜４６ＥＤ ドレイン領域
４８ 層間絶縁膜
４９ＢＬ ビット線コンタクト
４９ コンタクトプラグ
５０ 配線パターン
ＢＬ ビット線
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特にプレーナ型キャパシタを備えた半導体装置に関する。
【０００２】
ＤＲＡＭは基本的な半導体記憶装置であるが、特にプレーナ型キャパシタを備えたＤＲＡＭは単一のトランジスタと単一のキャパシタとよりなり、微細化に適した構成を有しているため、最近ではメモリ半導体装置としての使用のみならず、高速ＣＭＯＳ論理回路に高速メモリとして使われているＳＲＡＭを、プレーナ型キャパシタを備えたＤＲＡＭにより代替する試みがなされている。
【０００３】
いわゆるスタック型キャパシタを備えたＤＲＡＭの方が面積を縮小できるが、多層構造のキャパシタはサーマルバジェットを増大させ、トランジスタ特性を劣化させるため、スタック型キャパシタを有するＤＲＡＭは高速ＣＭＯＳ論理回路との両立性の点で課題を有している。一方、プレーナ型キャパシタを備えたＤＲＡＭは６トランジスタを使うＳＲＡＭよりも高い集積密度での集積化が可能であり、また多層構造キャパシタを使わないためサーマルバジェットも低減でき、高速ＣＭＯＳ論理回路での使用に特に適している。
【０００４】
プレーナ型キャパシタでは、基板上にキャパシタ絶縁膜を介してセルプレート電極が形成されるが、その際に前記セルプレート電極に電圧を印加し、前記基板中に前記キャパシタ絶縁膜との界面に沿って反転層を誘起し、これをストレージ電極として利用する。
【０００５】
従って、このような構成のプレーナ型キャパシタでは、キャパシタが動作するに必要な閾値電圧が存在し、かかる閾値電圧を超える電圧を前記セルプレート電極に印加する必要がある。
【０００６】
ところで今日のＣＭＯＳ高速論理集積回路では、ＣＭＯＳ論理素子自体は０．１８μｍあるいはそれ以下のゲート長、およびこれに対応して３ｎｍあるいはそれ以下の膜厚のゲート酸化膜を有しており、１．５Ｖ程度の低電圧で高速動作を行う。一方、同じ集積回路上には例えば３．３Ｖで動作する入出力回路等の高電圧トランジスタも形成されており、従ってこのようなプレーナ型キャパシタは、これらＣＭＯＳ高速論理集積回路上に形成されるＣＭＯＳ論理素子および高電圧素子の製造工程と並行して、工程数を増加させることなく形成できるものであるのが望ましい。
【０００７】
【従来の技術】
単一のプレーナ型キャパシタと単一のトランスファトランジスタとを備えたＤＲＡＭでは、前記トランスファトランジスタの閾値電圧をＶｔｈ１，キャパシタの対向電極に印加される電圧をＶｃｐ，基板とキャパシタ絶縁膜との界面に反転層を形成するに必要な閾値電圧をＶｔｈ２，かかるプレーナ型キャパシタに値「１」を書き込む際の電圧をＶｂ１とした場合、キャパシタに電荷を蓄積するには、Ｖｃｐ−（Ｖｂ１−Ｖｔｈ１）＞Ｖｔｈ２の条件が満足される必要がある。すなわち、キャパシタの閾値Ｖｔｈ２が小さいほど、対向電極に印加される電圧の範囲が広がり、設計自由度が増大する。このため、従来より、プレーナ型キャパシタに対応して、基板中に不純物元素をイオン注入することが行われている。例えば米国特許５，９８６，３１４号公報を参照。
【０００８】
図１（Ａ）〜図２（Ｄ）は、かかる従来のプレーナ型キャパシタおよびこれに協働するトランスファトランジスタを有するＤＲＡＭを、集積回路を構成する別のＭＯＳトランジスタと同時に形成する工程を示す。
【０００９】
図１（Ａ）を参照するに、ｐ型Ｓｉ基板１１上にはＳＴＩ構造などの素子分離構造１２によりメモリセル領域１１ＡとｎＭＯＳトランジスタ領域１１Ｂとが画成されており、前記メモリセル領域１１Ａには、前記ｎＭＯＳトランジスタ領域１１Ｂを覆うレジストパターン１３ＡをマスクとしたＰのイオン注入により、ｎ型ウェル１１ａが形成されている。
【００１０】
図１（Ａ）の状態では、さらにレジストパターン１２ＡをマスクにＡｓをイオン注入され、その結果、前記メモリセル領域１１Ａには、前記領域１１Ａに形成されるトランスファトランジスタのチャネルドープ領域となるｎ型領域１１ｂが形成される。
【００１１】
さらに図１（Ｂ）の工程において前記メモリセル領域１１Ａ中のトランジスタ形成領域を覆うようにレジストパターン１３Ｂを形成し、前記レジストパターン１３ＢをマスクにＢなどのｐ型不純物元素をイオン注入することにより、前記メモリセル領域１１Ａ中に、プレーナキャパシタ形成領域に対応して、キャリア濃度の低いｎ−型不純物領域１１ｃが形成される。同時に、前記ｎＭＯＳトランジスタ領域１１Ｂには、前記領域１１Ｂに形成されるｎＭＯＳトランジスタのチャネルドープ領域となるｐ型領域１１ｄが形成される。
【００１２】
さらに図２（Ｃ）の工程において熱酸化処理を行うことにより図１（Ｂ）の構造上に熱酸化膜１４が形成され、図２（Ｄ）の工程において前記熱酸化膜１４上にポリシリコン膜などの導電膜を堆積し、これをパターニングすることにより、前記メモリセル領域１１Ａにおいては、前記ｎ型領域１１ｂ上にゲート電極１５Ｇ１が、また前記ｐ型領域１１ｃ上に電極１５が形成される。同時に前記ｎＭＯＳトランジスタ領域１１Ｂにおいては、前記ｐ型領域１１ｄ上にゲート電極１５Ｇ２が形成される。その際、前記ゲート電極１５Ｇ１および１５Ｇ２下の熱酸化膜１４は、ゲート絶縁膜として使われる。
【００１３】
さらに図２（Ｄ）の構造に対して前記ゲート電極１５Ｇ１あるいは１５Ｇ２をマスクにソース領域およびドレイン領域を形成するイオン注入を行うことにより（図示せず）、前記メモリセル領域１１Ａにトランスファトランジスタが、また前記ｎＭＯＳトランジスタ領域１１ＢにｎＭＯＳトランジスタが形成される。
【００１４】
このような構造の半導体装置においては、図２（Ｄ）の電極１５に駆動電圧を印加することにより前記ｎ−型領域１１ｃと熱酸化膜１４との間に反転層が誘起され、その結果、前記メモリセル領域１１Ａにはかかる反転層をストレージ電極とするプレーナ型キャパシタが形成される。その際、前記電極１５はセルプレート電極として作用し、一方前記ｐ型拡散領域１１ｃはストレージノードとして作用する。このようにして形成されたプレーナ型キャパシタは前記領域１１Ａに形成されたＭＯＳトランジスタと協働し、プレーナ型ＤＲＡＭを形成する。
【００１５】
【発明が解決しようとする課題】
一方、先にも述べたように、最近のＣＭＯＳ論路回路では、１．２Ｖ程度の低電圧で動作する高速ＣＭＯＳ素子の他に、３．３Ｖで動作する入出力回路等の高電圧素子が含まれることがある。このように単一の基板上において複数の電源電圧を使う半導体集積回路装置においては、電源電圧に応じて厚さの異なるゲート絶縁膜を形成する必要があり、また電源電圧に応じてチャネルドープ領域のドーズ量を変化させる必要がある。
【００１６】
そこで、このような複数の電源電圧を使用する半導体集積回路装置において、ＤＲＡＭなどのプレーナ型キャパシタを有する半導体装置を、工程数を増加させることなく形成できる半導体集積回路装置の製造方法が求められている。先に説明した従来の半導体集積回路装置の製造方法では、このような複数の電源電圧を使用する半導体集積回路装置の製造を、工程数を増やすことなく行うことはできない。
【００１７】
また、前記従来の技術による半導体集積回路装置の製造方法では、プレーナキャパシタと協働してＤＲＡＭを形成するＭＯＳトランジスタがｎＭＯＳトランジスタより構成されているが、電子をキャリアとするｎＭＯＳトランジスタは放射線により誘起されるソフトエラーに対して脆弱であり、より有効質量の大きいホールをキャリアとするｐＭＯＳトランジスタによりメモリセルトランジスタを形成するのが望ましい。この要請は、特に容量の小さなプレーナ型キャパシタを使ったＤＲＡＭにおいて切実である。しかし従来より、ｐＭＯＳトランジスタをメモリセルトランジスタとしたプレーナ型ＤＲＡＭを、複数の電源電圧を使う半導体集積回路装置、特に高速論理回路を有する半導体集積回路装置と一体に、しかも工程数の増大を招くことなく形成できる半導体装置の製造方法は知られていなかった。
【００１８】
そこで本発明は上記の課題を解決した、新規で有用な半導体装置の製造方法、およびかかる製造方法により製造された半導体装置を提供することを課題とする。
【００１９】
本発明のより具体的な課題は、このような複数の電源電圧を使う論理集積回路装置などの半導体集積回路装置の製造において、論理素子と混載されるプレーナ型ＤＲＡＭ、あるいはその他のキャパシタを含む半導体素子を、工程数の増加をまねくことなく形成できる半導体集積回路装置の製造方法、およびかかる製造方法により製造された半導体集積回路装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は上記の課題を、基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第２導電型を有する第２の素子領域と、前記基板上に形成された第２導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタとよりなる半導体集積回路装置の製造方法であって、前記第３の素子領域に、第１導電型の不純物元素を選択的に導入し、前記第３のＭＯＳトランジスタのチャネルドープを行う工程と、前記第１の素子領域の前記キャパシタ領域、および前記第２の素子領域に前記第２導電型の不純物元素を導入し、前記第１の素子領域に前記キャパシタ領域に対応して、前記キャパシタの下部電極として作用する拡散領域を、また前記第２の素子領域において前記第２のＭＯＳトランジスタのチャネルドープを行う工程と、前記第１の素子領域の前記トランジスタ形成領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ形成領域にキャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のトランジスタを形成する工程とよりなり、前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、前記第３のＭＯＳトランジスタを形成する工程は、前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、前記第１の素子領域中、前記キャパシタ領域に前記下部電極となる拡散領域を形成する工程と、前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープを行う工程とは、同時に実行されることを特徴とする半導体集積回路装置の製造方法により、解決する。
【００２１】
また本発明は上記の課題を、基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第１導電型を有する第２の素子領域と、前記基板上に形成された第１導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第２導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第２導電型チャネルとを備えた第３のＭＯＳトランジスタとを備えた半導体集積回路装置であって、前記第１の素子領域および前記第３の素子領域に第１導電型の不純物元素を導入し、前記第１の素子領域中、前記キャパシタ領域に、前記キャパシタの下部電極となる拡散領域を、また前記第３の素子領域に前記第３のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、前記第１の素子領域中の前記トランジスタ領域および前記第２の素子領域に、第２の、逆導電型の不純物元素を導入し、前記トランジスタ領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を、また前記第２の素子領域に第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、前記第１の素子領域中、前記トランジスタ領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ形成領域に前記キャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のトランジスタを形成する工程とよりなり、前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、前記第３のＭＯＳトランジスタは前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、前記第１の素子領域に前記拡散領域を形成する工程と前記第３の素子領域に前記第３のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行され、前記第１の素子領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を形成する工程と前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行されることを特徴とする半導体集積回路装置の製造方法により、解決する。
［作用］
本発明によれば、低電圧ＭＯＳトランジスタと高電圧トランジスタのウェルドープおよびチャネルドープを組み合わせることで、工程数の増加なしにキャパシタの閾値電圧を変化させることができる。
【００２２】
【発明の実施の形態】
［第１実施例］
図３（Ａ）〜図５（Ｅ）は、本発明の第１実施例による半導体集積回路装置のを示す。
【００２３】
図３（Ａ）〜図５（Ｅ）を参照するに、ｐ型Ｓｉ基板２１上にはＳＴＩ構造などの素子分離構造２２により素子領域２１Ａ〜２１Ｃが画成されており、前記素子領域２１Ａにはすでにｎ型ウェル２１ａが形成されている。
【００２４】
図３（Ａ）の工程では、前記ｎ型ウェル２１ａが形成された素子領域２１ＡをレジストパターンＲ１により覆い、前記レジストパターンＲ１をマスクにＢなどのｐ型不純物元素を例えば３００ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域２１Ｂおよび２１Ｃ中にｐ型ウェル２１ｂが形成される。さらに引き続き前記ｐ型不純物元素を例えば５０ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域２１Ｃには前記ｐ型ウェル２１ｂ中、基板表面近傍に、ｐ型領域２１ｄが所定の不純物濃度で形成される。このｐ型領域２１ｄには、後で説明するように、高耐圧ｎＭＯＳトランジスタのチャネルが形成される。
【００２５】
図３（Ａ）の工程では、また低電圧動作ｎＭＯＳトランジスタが形成される素子領域２１Ｂにも、前記ｐ型領域２１ｄと同じ濃度でｐ型領域２１ｃが、同時に形成される。
【００２６】
次に図３（Ｂ）の工程において前記素子領域２１ＣはレジストパターンＲ２により覆われ、前記レジストパターンＲ２をマスクに、Ｂなどのｐ型不純物元素を例えば３０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域２１Ｂに、前記領域２１Ｂに形成されるｎＭＯＳトランジスタのチャネルドープが行われ、その結果、前記素子領域１２Ｂにはｐ型領域２１ｅが、前記素子領域２１Ｃ中のｐ型領域２１ｄよりも高い、所定の不純物濃度で形成される。
【００２７】
図３（Ｂ）の工程では、前記レジストパターンＲ２は前記メモリセル領域２１Ａの一部を覆い、同時にその一部を露出するように形成されており、その結果、前記Ｂのイオン注入は、前記メモリセル領域２１Ａの露出領域においても生じり、図３（Ｂ）の工程では、前記メモリセル領域２１Ａを構成するｎ型ウェル２１ａの一部にもＢが、前記ｐ型領域２１ｅと実質的に同一のプロファイルで導入され、キャリア濃度の減少した、好ましくはｎ−型の拡散領域２１ｆが、前記メモリセル領域２１Ａの一部に形成される。ただし、前記拡散領域２１ｆは、キャリア濃度の低いｐ−型領域であってもよい。
【００２８】
次に図４（Ｃ）の工程において図３（Ｂ）のレジストパターンＲ２が除去され、さらに前記素子領域２１Ａ上に酸化膜２３Ａを、前記素子領域２１Ｂ上に酸化膜２３Ｂを、さらに前記素子領域２１Ｃ上に酸化膜２３Ｃを形成する。その際、図４（Ｃ）の工程では前記酸化膜２３Ａおよび２３Ｂが同時に、同一の膜厚で形成され、一方前記酸化膜２３Ｃは前記酸化膜２３Ｂよりも大きな膜厚で形成される。このような膜厚の異なる酸化膜は、例えば最初に素子領域２１Ａ〜２１Ｃ上に同時に大きな膜厚で酸化膜を形成し、さらに前記素子領域２１Ｃ上の酸化膜２３Ｃをレジストマスク覆った状態で素子領域２１Ａ，２１Ｂから酸化膜をエッチングにより除去して基板を露出し、さらに前記レジストマスクを除去し、再び酸化処理を行うことにより、薄い酸化膜２３Ａ，２３Ｂを前記素子領域２１Ａ，２１Ｂ上にそれぞれ形成することにより、形成できる。前記酸化膜２３Ａと２３Ｂとは同時に、実質的に同一の膜厚に形成できる。
【００２９】
さらに図４（Ｄ）の工程において、前記素子領域２１Ａ上に前記絶縁膜２３Ａを介してゲート電極２４Ａが、素子領域２３Ｂ上にゲート電極２４Ｂが前記絶縁膜２３Ｂを介して、さらに前記素子領域２１Ｃ上にゲート電極２４Ｃが前記絶縁膜２３Ｃを介して形成され、さらに前記拡散領域２１ｆ上には、前記絶縁膜２３Ａを隔てて、電極２４Ｄが形成される。その際、前記電極２４Ｄは、その下の絶縁膜２３Ａおよび拡散領域２１ｆと共に、プレーナ型キャパシタを形成する。
【００３０】
さらに図５（Ｅ）の工程において図４（Ｄ）の素子領域２１Ａにｐ型不純物元素が前記ゲート電極２４Ａおよび電極２４Ｄをマスクにイオン注入され、前記素子領域２１Ａにｐ型ソース領域２４Ａｓおよびｐ型ドレイン領域２４Ａｄが形成される。すなわち前記素子領域２１Ａには、ゲート電極２４Ａおよびｐ型ソース領域２４Ａｓ、ｐ型ドレイン領域２４Ａｄを備えたｐＭＯＳトランジスタが形成される。その際、前記ｐ型ドレイン領域２４Ａｄは前記拡散領域２１ｆまで延在し、その結果、前記ｐＭＯＳトランジスタはドレイン領域が前記プレーナ型キャパシタと電気的に接続され、前記キャパシタと共にプレーナ型ＤＲＡＭを形成する。
【００３１】
図６は、このようにして素子領域２１Ａに形成されたＤＲＡＭの等価回路図を示す。
【００３２】
図６を参照するに、ＤＲＡＭを構成するｐＭＯＳトランジスタはソース領域２４Ａｓが負電位のビットラインＢＬに接続されており、セルプレート電極２４Ｄが接地されている。
【００３３】
このような状態では、ストレージノードを構成するｎ−型拡散領域２１ｆには絶縁膜２３Ａとの界面に沿って容易にホールよりなる反転層が形成され、その結果前記拡散領域２１ｆはセルプレート電極２４Ｄおよび間に介在する絶縁膜２３Ａと共に、有効なプレーナ型キャパシタを形成する。
【００３４】
このような構成のＤＲＡＭでは、前記キャパシタ絶縁膜２３Ａ直下の拡散領域２１ｆには前記ｎ型ウェル２１ａを形成するｎ型不純物元素の他に、図３（Ｂ）の工程でｐ型不純物元素が導入されており、その結果、前記電極２４Ｄに電圧を印加した際に前記拡散領域２１ｆと絶縁膜２３Ａとの界面における反転層形成の閾値電圧が減少し、わずかな印加電圧により反転層を形成することが可能になる。
【００３５】
図５（Ｅ）の工程では、さらに素子領域２１Ｂおよび２１ＣにおいてＡｓあるいはＰがイオン注入され、前記ｐ型のチャネルドープ領域２１ｅ中、前記ゲート電極２４Ｂの両側にｎ型ソース領域２４Ｂｓおよびｎ型ドレイン領域２４Ｂｄが、また前記ｐ型のチャネルドープ領域２１ｄ中、前記ゲート電極２４Ｃの両側にｎ型ソース領域２４Ｃｓおよびｎ型ドレイン領域２４Ｃｄが形成される。その際、周知の工程により、ＬＤＤ領域を形成することも可能である。これにより、前記素子領域２１ＢにはＤＲＡＭの周辺回路あるいは高速論理素子を形成するｎチャネルＭＯＳトランジスタが形成される。一方前記素子領域２１Ｃには、高耐圧の、すなわち高い電源電圧で動作するｎチャネルＭＯＳトランジスタが形成される。
【００３６】
本実施例では図３（Ｂ）の工程に示すように、プレーナ型キャパシタの閾値制御と同時に、素子領域２１ＢのＭＯＳトランジスタの閾値制御がなされており、その結果、素子領域２１Ａ〜２１ＣのＭＯＳトランジスタの各々について、最適な閾値制御を実現することが可能である。
【００３７】
また本発明ではＤＲＡＭメモリセルトランジスタがｐチャネルＭＯＳトランジスタの場合を説明しているが、メモリセルトランジスタはｎチャネルＭＯＳトランジスタであってもよい。このとこは、前記素子領域２１Ｂ，２１ＣにはｐチャネルＭＯＳトランジスタが形成され、先に説明したのと逆導電型のイオン種がイオン注入される。
［第２実施例］
次に本発明の第２実施例による半導体集積回路装置の製造工程を、図７（Ａ）〜図８（Ｅ）を参照しながら説明する。
【００３８】
図８（Ａ）を参照するに、ｐ型Ｓｉ基板３１上にはＳＴＩ構造などの素子分離構造３２により素子領域３１Ａ〜３１Ｃが画成されており、図７（Ａ）の工程では、前記素子領域３１Ａ〜３１Ｃの各々に、Ｐを例えば５００ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入を一様に実行することにより、前記素子領域３１Ａ〜３１Ｃの各々にｎ型ウェル３１ａが形成される。さらに引き続き前記Ａｓを例えば１５０ｋｅＶの加速電圧下、５×１０１２ｃｍ−２のドーズ量で、一様にイオン注入することにより、前記素子領域３１Ａ〜３１Ｃの各々において、前記ｎ型ウェル３１ａ中、基板表面近傍に、ｎ型領域３１ｂが所定の不純物濃度で形成される。このｎ型領域３１ｂには、後で説明するように、高耐圧ｎＭＯＳトランジスタのチャネルが形成される。
【００３９】
次に図７（Ｂ）の工程において前記素子領域３１ＡをレジストパターンＲ３により保護し、Ａｓを例えば５０ｋｅＶの加速電圧下、２×１０１３ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域３１Ｂにおいて前記ｎ型領域３１ｂの表面近傍に、前記素子領域３１Ｂに形成されるｐＭＯＳトランジスタのチャネル領域を構成するｎ型領域３１ｃが形成される。すなわち、図６（Ｂ）の工程において、前記素子領域３１Ｂに形成されるｐＭＯＳトランジスタのチャネルドープがなされる。
【００４０】
図７（Ｂ）の工程では、さらに前記素子領域３１Ａの一部が前記レジストパターンＲ３により露出されており、露出領域には、前記素子領域３１ＢへのＡｓのイオン注入と同時に、Ａｓが、同一の濃度および同一のプロファイルで導入される。その結果、前記素子領域３１Ａには、前記領域３１Ａに形成されるｐＭＯＳトランジスタのチャネル領域に対応して、前記ｎ型領域３１ｂよりもキャリア濃度の高いｎ型領域３１ｄが形成される。なお、前記ｎ型領域３１ｄは素子領域３１Ｂ中の前記ｎ型領域３１ｃと同一のキャリア濃度を有する。
【００４１】
次に図８（Ｃ）の工程において図７（Ｂ）のレジストパターンＲ３が除去され、さらに前記素子領域３１Ａ上に酸化膜３３Ａを、前記素子領域３１Ｂ上に酸化膜３３Ｂを、さらに前記素子領域３１Ｃ上に酸化膜３３Ｃを形成する。その際、図８（Ｃ）の工程では前記酸化膜３３Ａおよび３３Ｂが同時に、同一の膜厚で形成され、一方前記酸化膜３３Ｃは前記酸化膜３３Ｂよりも大きな膜厚で形成される。前記酸化膜３３Ａと３３Ｂとは実質的に同一の膜厚に形成される。
【００４２】
さらに図８（Ｄ）の工程において、前記素子領域３１Ａ上に前記絶縁膜３３Ａを介してゲート電極３４Ａが、素子領域３３Ｂ上にゲート電極３４Ｂが前記絶縁膜３３Ｂを介して、さらに前記素子領域３１Ｃ上にゲート電極３４Ｃが前記絶縁膜３３Ｃを介して形成され、さらに前記素子領域３１Ａにおいては前記拡散領域３１ｂ上に、前記絶縁膜３３Ａを隔てて、キャパシタ電極３４Ｄが形成される。その際、前記キャパシタ電極３４Ｄは、その下の絶縁膜３３Ａおよび拡散領域３１ｆと共に、プレーナ型キャパシタを形成する。
【００４３】
さらに図９（Ｅ）の工程において図８（Ｄ）の素子領域３１Ａにｐ型不純物元素が、前記ゲート電極３４Ａおよびキャパシタ電極３４Ｄをマスクにイオン注入され、その結果、前記素子領域３１Ａにｐ型ソース領域３４Ａｓおよびｐ型ドレイン領域３４Ａｄが形成される。すなわち前記素子領域３１Ａには、ゲート電極３４Ａおよびｐ型ソース領域３４Ａｓ、ｐ型ドレイン領域３４Ａｄを備えたｐＭＯＳトランジスタが形成される。その際、前記ｐ型ドレイン領域３４Ａｄは前記拡散領域３１ｂまで延在し、その結果、前記ｐＭＯＳトランジスタはドレイン領域が前記プレーナ型キャパシタと電気的に接続され、前記キャパシタと共にＤＲＡＭを形成する。
【００４４】
図９（Ｅ）の工程では、さらに素子領域３１Ｂおよび３１ＣにおいてもＢがイオン注入され、前記素子領域３１Ｂにおいては前記ｎ型チャネルドープ領域３ｃ中、前記ゲート電極３４Ｂの両側にｐ型ソース領域３４Ｂｓおよびｐ型ドレイン領域３４Ｂｄが、また素子領域３１Ｃにおいては前記ｎ型のチャネルドープ領域３１ｂ中、前記ゲート電極３４Ｃの両側にｐ型ソース領域３４Ｃｓおよびｐ型ドレイン領域３４Ｃｄが形成される。その際、周知の工程により、ＬＤＤ領域を形成することも可能である。これにより、前記素子領域３１ＢにはＤＲＡＭの周辺回路あるいは高速論理素子を形成するｐチャネルＭＯＳトランジスタが形成される。一方前記素子領域３１Ｃには、高耐圧の、すなわち高い電源電圧で動作するｐチャネルＭＯＳトランジスタが形成される。
【００４５】
このような構成のＤＲＡＭでは、前記キャパシタ絶縁膜３３Ａ直下の拡散領域３１ｂには前記素子領域３１Ｃのｎ型チャネルドープ領域３１ｂと同じキャリア濃度が実現されており、その結果、前記電極３４Ｄに電圧を印加した際に、わずかな電圧で前記拡散領域３１ｂと絶縁膜３３Ａとの界面に反転層を形成することが可能になる。
【００４６】
本実施例では図７（Ａ）の工程に示すように、プレーナ型キャパシタの閾値制御と同時に、素子領域３１Ｃの高耐圧ｐＭＯＳトランジスタの閾値制御がなされており、また図７（Ｂ）の工程における素子領域３１Ｂの低電圧ｐＭＯＳトランジスタの閾値制御の際に、同時に素子領域３１Ａのトランスファトランジスタを形成するｐチャネルＭＯＳトランジスタの閾値制御がなされ、その結果、素子領域３１Ａ〜３１ＣのＭＯＳトランジスタの各々について、追加工程を行うことなく、最適な閾値制御を実現することが可能である。
【００４７】
また本発明による半導体集積回路装置では、先の実施例と同様に、素子領域３１ＡにおいてＤＲＡＭのメモリセルトランジスタを構成するＭＯＳトランジスタがｐＭＯＳトランジスタであるため、ソフトエラーに対して優れた耐性を実現することができる。
［第３実施例］
図１０（Ａ）〜図１３（Ｇ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す。
【００４８】
図１０（Ａ）を参照するに、ｐ型Ｓｉ基板４１上にはＳＴＩ構造の素子分離構造４２により、メモリセル領域４１Ａと、ＣＭＯＳ論理素子の一部を構成するｎＭＯＳトランジスタが形成される素子領域４１Ｂと、高耐圧ｎＭＯＳトランジスタが形成される素子領域４１Ｃと、ＣＭＯＳ論理素子の一部を構成するｐＭＯＳトランジスタが形成される素子領域４１Ｄと、高耐圧ｐＭＯＳトランジスタが形成される素子領域４１Ｅとが画成されている。
【００４９】
図１０（Ａ）の工程では、前記素子領域４１Ｂおよび４１ＣをレジストパターンＲ４で覆い、前記レジストパターンＲ４をマスクに、前記素子領域４１Ａおよび４１Ｄ，４１ＥにＰを例えば５００ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入し、ｎ型ウェル４１ａを形成する。
【００５０】
さらに図１０（Ａ）の工程では、前記レジストパターンＲ４をマスクに、前記素子領域４１Ａおよび４１Ｄ，４１Ｅに、Ａｓを例えば１５０ｋｅＶの加速電圧下、５×１０１２ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｅ中、前記ｎ型ウェル４１ａ内に、前記素子領域４１Ｅに形成されるｐＭＯＳ高耐圧トランジスタのチャネルドープが行われる。その結果、前記素子領域４１Ｅにおいては、ｎ側ウェル４１ａの表面近傍に、ｎ型チャネルドープ領域４１ｂが形成される。同時に、前記素子領域４１Ａおよび４１Ｄにおいても、前記ｎ型ウェル４１ａの表面近傍に、同一濃度でｎ型領域４１ｃおよび４１ｄが、それぞれ形成される。
【００５１】
次に図１０（Ｂ）の工程において前記素子領域４１Ａおよび４１Ｄ，４１ＥはレジストパターンＲ５により覆われ、前記レジストパターンＲ５をマスクにＢを例えば３００ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入を行ない、前記素子領域４１Ｂおよび４１Ｃにｐ型ウェル４１ｅを形成する。
【００５２】
図１０（Ｂ）の工程では、さらに引き続き前記レジストパターンＲ５をマスクにＢを例えば５０ｋｅＶの加速電圧下、３×１０１２ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｃ中、前記ｐ型ウェル４１ｅ内に、前記素子領域４１Ｃ中に形成されるｎＭＯＳ高耐圧トランジスタのチャネルドープが行われる。その結果、前記素子領域４１Ｃにおいては、ｐ型ウェル４１ｅの表面近傍に、ｐ型チャネルドープ領域４１ｆが形成される。同時に、前記素子領域４１Ｂにおいても、前記ｐ型ウェル４１ｅの表面近傍に、同一濃度でｐ型領域４１ｇが形成される。
【００５３】
次に図１１（Ｃ）の工程において、前記素子領域４１Ｃ，４１Ｄおよび４１ＥがレジストパターンＲ６により覆われ、さらに前記レジストパターンＲ６をマスクに、Ｂを例えば３０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｂ中、前記ｐ型領域４１ｇ内に、前記素子領域４１Ｂ中に形成されるｎＭＯＳトランジスタのチャネルドープが行われる。その結果、前記素子領域４１Ｂにおいては、前記ｐ型領域４１ｇの表面近傍に、ｐ型チャネルドープ領域４１ｈが形成される。
【００５４】
ところで、図１１（Ｃ）の工程では、前記レジストパターンＲ６は、前記素子領域４１Ａのうちトランジスタ形成領域を覆い、キャパシタ形成領域を露出するように形成されており、その結果、前記素子領域４１Ｂ中におけるチャネルドープ工程と同時に、前記素子領域４１Ａのうちキャパシタ形成領域においてもＢのイオン注入が同時に、同一の濃度および同一のプロファイルで行われ、その結果、前記ｎ型領域４１ｃの一部に、ｎ−型あるいはｐ−型の拡散領域４１ｉが形成される。
【００５５】
さらに図１１（Ｄ）の工程において前記素子領域４１Ｂ，４１Ｃ，４１Ｅおよび前記素子領域４１Ａのうち、前記拡散領域４１ｉを覆うようにレジストパターンＲ７が形成され、さらに前記レジストパターンＲ７をマスクにＡｓのイオン注入を例えば１５０ｋｅＶの加速電圧下、２×１０１３ｃｍ−２のドーズ量で行うことにより、前記素子領域４１Ｄ中、前記ｎ型領域４１ｄ内に、前記素子領域４１Ｄ中に形成されるｐＭＯＳトランジスタのチャネルドープが行われる。同時に、前記素子領域４１Ａにおいても、トランジスタ形成領域において、前記素子領域４１Ａに形成されるｐＭＯＳトランジスタのチャネルドープが、同一の濃度およびプロファイルで行われる。その結果、前記素子領域４１Ｄにおいては前記ｎ型領域４１ｄの表面近傍にｎ型チャネルドープ領域４１ｊが、また前記素子領域４１Ａにおいては、前記ｎ型領域４１ｃの表面近傍にｎ型チャネルドープ領域４１ｋが形成される。
【００５６】
勿論、図１１（Ｄ）の工程において前記素子領域４１Ｄへのイオン注入と素子領域４１Ａへのイオン注入とを異なったマスクを使っておこなうことで、前記素子領域４１Ｄに形成されるｐＭＯＳトランジスタの閾値特性と前記素子領域４１Ａに形成されるｐＭＯＳトランジスタの閾値特性とを変化させることも可能である。
【００５７】
次に図１２（Ｅ）の工程において前記素子領域４１Ｃおよび４１Ｅ上にそれぞれシリコン酸化膜４３Ｃおよび４３Ｅを例えば６ｎｍの膜厚で形成し、さらに前記素子領域４１Ａ，４１Ｂおよび４１Ｄ上にそれぞれシリコン酸化膜４３Ａ，４３Ｂおよび４３Ｄを、それぞれ例えば３ｎｍの、より小さい膜厚で形成する。このような素子領域毎に膜厚の異なった酸化膜は、例えば最初に全ての素子領域４１Ａ〜４１Ｅに対して６ｎｍの膜厚のシリコン酸化膜を熱酸化処理により形成し、続いてこのようにして形成されたシリコン酸化膜を素子領域４１Ａ，４１Ｂおよび４１Ｄから除去し、改めて膜厚が３ｎｍのシリコン酸化膜を熱酸化処理により形成することで、形成することが可能である。
【００５８】
さらに図１２（Ｅ）の工程では、このようにして形成された構造上にポリシリコン膜を例えば２００ｎｍの膜厚に堆積し、これをパターニングすることにより、前記素子領域４１Ａ〜４１Ｅにゲート電極４４Ａ〜４４Ｅを、それぞれのゲート長で形成する。さらに図１２（Ｅ）の工程では、前記ゲート電極４４Ａ〜４４Ｅの形成と同時に、前記拡散領域４１ｉ上に、間に形成されたシリコン酸化膜４３Ａを隔てて、セルプレートとなる電極４４Ｆが形成される。
【００５９】
次に図１２（Ｆ）の工程において前記素子領域４１Ｂおよび４１Ｃに前記ゲート電極４４Ｂおよび４４ＣをマスクにＰを例えば１５ｋｅＶの加速電圧下、１×１０１４ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｂにおいて前記ｐ型チャネルドープ領域４１ｈ中、前記ゲート電極４４Ｂの両側にｎ−型のソースエクステンション領域４５Ｂｓおよびドレインエクステンション領域４５Ｂｄを、また前記素子領域４１Ｃにおいて前記ｐ型チャネルドープ領域４１ｆ中、前記ゲート電極４４Ｃの両側にｎ−型のソースエクステンション領域４５Ｃｓおよびドレインエクステンション領域４５Ｃｄを形成する。
【００６０】
さらに図１２（Ｆ）の工程では、前記素子領域４１Ａ，４１Ｄおよび４１Ｅに前記ゲート電極４４Ａ，４４Ｄおよび４４Ｅをマスクにフッ化ボロン（ＢＦ２）を例えば２０ｋｅＶの加速電圧下、１×１０１４ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ａにおいて前記ｎ型チャネルドープ領域４１ｋ中、前記ゲート電極４４Ａの両側にｐ−型のソースエクステンション領域４５Ａｓおよびドレインエクステンション領域４５Ａｄを、前記素子領域４１Ｄにおいて前記ｎ型チャネルドープ領域４１ｊ中、前記ゲート電極４４Ｄの両側にｐ−型のソースエクステンション領域４５Ｄｓおよびドレインエクステンション領域４５Ｄｄを、また前記素子領域４１Ｅにおいて前記ｎ型チャネルドープ領域４１ｂ中、前記ゲート電極４４Ｅの両側にｐ−型のソースエクステンション領域４５Ｅｓおよびドレインエクステンション領域４５Ｅｄを形成する。
【００６１】
さらに図１２（Ｆ）の工程では、前記ゲート電極４４Ａ〜４４Ｅの各々に側壁絶縁膜を周知の方法で形成し、前記素子領域４１Ｂおよび４１Ｃに前記ゲート電極４４Ｂ，４４Ｃおよびその側壁絶縁膜４７をマスクにＰを例えば１５ｋｅＶの加速電圧下、１×１０１５ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ｂにおいて前記ｐ型チャネルドープ領域４１ｈ中、前記ゲート電極４４Ｂの両側にｎ＋型のソース領域４６ＢＳおよびドレイン領域４６ＢＤを、また前記素子領域４１Ｃにおいて前記ｐ型チャネルドープ領域４１ｆ中、前記ゲート電極４４Ｃの両側にｎ＋型のソース領域４６ＣＳおよびドレイン領域４６ＣＤを形成する。
【００６２】
同様に、図１２（Ｆ）の工程において前記素子領域４１Ａ，４１Ｄおよび４１Ｅに前記ゲート電極４４Ａ，４４Ｄ，４４Ｅおよびその側壁絶縁膜４７をマスクにＢを例えば１５ｋｅＶの加速電圧下、１×１０１５ｃｍ−２のドーズ量でイオン注入し、前記素子領域４１Ａにおいて前記ｎ型チャネルドープ領域４１ｋ中、前記ゲート電極４４Ａの両側にｐ＋型のソース領域４６ＡＳおよびドレイン領域４６ＡＤを、前記素子領域４１Ｄにおいて前記ｎ型チャネルドープ領域４１ｊ中、前記ゲート電極４４Ｄの両側にｐ＋型のソース領域４６ＤＳおよびドレイン領域４６ＤＤを、前記素子領域４１Ｅにおいて前記ｎ型チャネルドープ領域４１ｂ中、前記ゲート電極４４Ｅの両側にｐ＋型のソース領域４６ＥＳおよびドレイン領域４６ＥＤを形成する。
【００６３】
さらにこのようにしてイオン注入を行った構造に対して例えば１０００℃で１０秒間熱処理することにより、注入された不純物元素を活性化する。
【００６４】
さらに図１３（Ｇ）の工程において図１２（Ｆ）の構造上にＣｏＳｉ膜を例えば３０ｎｍの膜厚にスパッタし、さらにこれを例えば５００℃、３０秒間熱処理することにより、前記ゲート電極４４Ａ〜４４Ｅおよび前記ソース領域４６ＡＳ〜４６ＥＳ，前記ドレイン領域４６ＡＤ〜４ＥＤの各々に低抵抗シリサイド膜（図示せず）を形成する。
【００６５】
さらに残ったシリサイド化していないＣｏＳｉ膜を除去した後、得られた構造上にＳｉＯ２などの層間絶縁膜４８をプラズマＣＶＤ法により、例えば１μｍの厚さに形成する。
【００６６】
さらに形成された層間絶縁膜４８中に前記素子領域４１Ａ中のソース領域４１ＡＳを露出するコンタクトホールを形成し、前記コンタクトホールにビット線コンタクトを形成する。同時に他のソース領域あるいはドレイン領域に対応したコンタクトプラグ４９を各素子領域４１Ｂ〜４１Ｅについて形成し、さらに前記層間絶縁膜４８上にビットラインＢＬおよび配線パターン５０を形成することにより、所望の半導体集積回路装置が得られる。
【００６７】
このようにして得られた半導体集積回路装置は、高速論理回路部に、素子領域４１Ｂに形成されるｎＭＯＳトランジスタと素子領域４１Ｄに形成されるｐＭＯＳトランジスタとよりなるＣＭＯＳ素子を含む。
【００６８】
先にも説明したように、本実施例の半導体集積回路装置では、前記素子領域４１Ａに形成されるプレーナ型キャパシタの閾値電圧が、前記拡散領域４１ｉにＢをイオン注入することにより低減されており、所望のキャパシタ動作を得るためにセルプレート電極４４Ｆに印加する必要のある駆動電圧の選択自由度が向上する。また同時に、低電圧動作する薄いゲート絶縁膜を有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて最適な閾値制御がなされ、さらに高電圧動作する厚いゲート電極を有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて最適な閾値制御がなされる。
【００６９】
その際、本実施例による製造方法によれば、これらの閾値制御を行うのに、余計な工程を行う必要がない。
【００７０】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７１】
（付記１） 基板と、
前記基板上に形成された第１導電型を有する第１の素子領域と、
前記基板上に形成された第２導電型を有する第２の素子領域と、
前記基板上に形成された第２導電型を有する第３の素子領域と、
前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、
前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、
前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、
前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタとよりなる半導体集積回路装置において、
前記第３のＭＯＳトランジスタのチャネル領域には、第２導電型不純物元素により、第１のプロファイルでチャネルドープがなされており、
前記第２のＭＯＳトランジスタのチャネル領域には、第２導電型不純物元素により、第２の、より高濃度のプロファイルでチャネルドープがなされており、
前記第１の素子領域には、前記キャパシタ領域に、前記第２のＭＯＳトランジスタのチャネルドープから前記第３のＭＯＳトランジスタのチャネルドープを差し引いたものと実質的に同じプロファイルで、第２導電型不純物元素が導入され、キャパシタ下部電極として作用する拡散領域が形成されていることを特徴とする半導体集積回路装置。
【００７２】
（付記２） 前記拡散領域は前記第１導電型を有し、前記拡散領域のキャリア濃度は、前記第１の素子領域のキャリア濃度よりも低いことを特徴とする付記１記載の半導体集積回路装置。
【００７３】
（付記３） さらに前記第２の素子領域には、前記第１の膜厚のゲート絶縁膜を有し前記第１導電型チャネルを有する第４のＭＯＳトランジスタが形成されており、前記第３の素子領域には、前記第２の膜厚のゲート絶縁膜を有し前記第１導電型チャネルを有する第５のＭＯＳトランジスタが形成されていることを特徴とする付記１または２記載の半導体集積回路装置。
【００７４】
（付記４） 基板と、
前記基板上に形成された第１導電型を有する第１の素子領域と、
前記基板上に形成された第１導電型を有する第２の素子領域と、
前記基板上に形成された第１導電型を有する第３の素子領域と、
前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、
前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、
前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第２導電型チャネルとを備えた第２のＭＯＳトランジスタと、
前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第２導電型チャネルとを備えた第３のＭＯＳトランジスタとを備えた半導体集積回路装置において、
前記第３のＭＯＳトランジスタのチャネル領域には、第１導電型不純物元素により、第１のプロファイルでチャネルドープがなされており、
前記第２のＭＯＳトランジスタのチャネル領域には、第１導電型不純物元素により、第２の、より高濃度のプロファイルでチャネルドープがなされており、
前記第１の素子領域には、前記キャパシタ領域において、前記第３のＭＯＳトランジスタのチャネルドープと実質的に同じプロファイルで、第１導電型不純物元素が導入され、前記キャパシタの下部電極として作用する拡散領域が形成されていることを特徴とする半導体集積回路装置。
【００７５】
（付記５） 前記第１のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであることを特徴とする付記１〜４のうち、いずれか一項記載の半導体集積回路装置。
【００７６】
（付記６） 前記キャパシタは、前記第１の素子領域において、前記キャパシタ形成領域を覆うように形成された、前記第１のゲート絶縁膜と実質的に同じ膜厚のキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成されたキャパシタ電極とを備えたことを特徴とする請求項１〜５のうち、いずれか一項記載の半導体集積回路装置。
【００７７】
（付記７） 前記キャパシタ下部電極として作用する拡散領域は前記第１導電型を有し、キャリア濃度が、前記第１のＭＯＳトランジスタのチャネル領域よりも濃度低いことを特徴とする付記１〜６のうち、いずれか一項記載の半導体集積回路装置。
【００７８】
（付記８） 前記第１のＭＯＳトランジスタと前記キャパシタとは、ＤＲＡＭを構成することを特徴とする付記１〜７のうち、いずれか一項記載の半導体集積回路装置。
【００７９】
（付記９） 基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第２導電型を有する第２の素子領域と、前記基板上に形成された第２導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタとよりなる半導体集積回路装置の製造方法であって、
前記第２の素子領域と前記第３の素子領域に、第２導電型の不純物元素を選択的に導入し、前記第３のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記キャパシタ領域および前記第２の素子領域に前記第２導電型の不純物元素を導入し、前記第１の素子領域に前記キャパシタ領域に対応して、前記キャパシタの下部電極として作用する拡散領域を、また前記第２の素子領域において前記第２のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記トランジスタ領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ領域にキャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のＭＯＳトランジスタを形成する工程とよりなり、
前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第３のＭＯＳトランジスタを形成する工程は、前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第１の素子領域中、前記キャパシタ領域に前記下部電極となる拡散領域を形成する工程と、前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープを行う工程とは、同時に実行され、
前記第３のＭＯＳトランジスタのチャネルドープを行う工程では、同時に前記第２の素子領域にも前記第２導電型の不純物元素を導入することを特徴とする半導体集積回路装置の製造方法。
【００８０】
（付記１０） 前記第２のＭＯＳトランジスタのチャネルドープ工程の後、前記第１〜第３のＭＯＳトランジスタを形成する工程の前に、前記第１の素子領域に第１導電型の不純物元素を、前記キャパシタ領域を避けて導入する工程を含むことを特徴とする付記９記載の半導体集積回路装置の製造方法。
【００８１】
（付記１１） 前記基板上には、さらに前記第１導電型の第４の素子領域が形成されており、前記第１の素子領域に前記第１導電型の不純物元素を導入する工程と同時に、前記第１導電型不純物元素が、前記第４の素子領域にも導入されることを特徴とする付記１０記載の半導体集積回路装置の製造方法。
【００８２】
（付記１２） 前記基板上には、さらに前記第１導電型の第５の素子領域が形成されており、前記第３のＭＯＳトランジスタのチャネルドープ工程に先立って、前記第１の素子領域、前記第４の素子領域および前記第５の素子領域には、第１導電型の不純物元素が導入されることを特徴とする付記１１記載の半導体集積回路装置の製造方法。
【００８３】
（付記１３） 基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第１導電型を有する第２の素子領域と、前記基板上に形成された第１導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第２導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第２導電型チャネルとを備えた第３のＭＯＳトランジスタとを備えた半導体集積回路装置の製造方法であって、
前記第１の素子領域および前記第２の素子領域および前記第３の素子領域に第１導電型の不純物元素を導入し、前記第１の素子領域中、前記キャパシタ領域に、前記キャパシタの下部電極となる拡散領域を、また前記第３の素子領域に前記第３のＭＯＳトランジスタの第１導電型チャネルドープ領域を形成する工程と、前記第１の素子領域中の前記トランジスタ領域および前記第２の素子領域に第１導電型の不純物元素を導入し、前記トランジスタ領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を、また前記第２の素子領域に第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、
前記第１の素子領域中、前記トランジスタ領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ領域に前記キャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のトランジスタを形成する工程とよりなり、
前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第３のＭＯＳトランジスタは前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第１の素子領域に前記拡散領域を形成する工程と前記第３の素子領域に前記第３のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行され、
前記第１の素子領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を形成する工程と前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行されることを特徴とする半導体集積回路装置の製造方法。
【００８４】
（付記１４） 前記第１の素子領域において、前記第１のＭＯＳトランジスタはｐＭＯＳトランジスタよりなることを特徴とする付記８〜１３のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【００８５】
（付記１５） 前記第１の素子領域において、前記第１のＭＯＳトランジスタと前記キャパシタとはＤＲＡＭを形成することを特徴とする付記９〜１４のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【００８６】
（付記１６） 基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第２導電型を有する第２の素子領域と、前記基板上に形成された第２導電型を有する第３の素子領域と、前記基板上に形成された第１導電型を有する第４の素子領域と、前記基板上に形成された第１導電型を有する第５の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタと、前記第４の素子領域上に形成された、第３の膜厚を有する第４のゲート絶縁膜と第２導電型チャネルとを備えた第４のＭＯＳトランジスタと、前記第５の素子領域上に形成された、第４の、前記第３の膜厚よりも大きな膜厚を有する第５のゲート絶縁膜と第２導電型チャネルとを備えた第５のＭＯＳトランジスタとを備えた半導体集積回路装置の製造方法であって、
前記第１の素子領域と前記第４の素子領域と前記第５の素子領域に第１導電型の不純物元素を選択的に導入し、前記第１の素子領域中の前記キャパシタ領域に、前記キャパシタの下部電極となる拡散領域を、また前記第５の素子領域に前記第５のＭＯＳトランジスタの第１導電型チャネルドープ領域を形成する工程と、前記第２の素子領域と前記第３の素子領域に第２導電型の不純物元素を選択的に導入し、前記第３のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記キャパシタ領域および前記第２の素子領域に第１導電型の不純物元素を選択的に導入し、前記第１の素子領域に前記キャパシタ領域に対応して、前記キャパシタの下部電極として作用する拡散領域を、また前記第２の素子領域において前記第２のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記トランジスタ領域および前記第４の素子領域に第１導電型の不純物元素を導入し、前記トランジスタ領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を、また前記第４の素子領域に前記第４のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、
前記第１の素子領域の前記トランジスタ形成領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ形成領域にキャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、前記第３の素子領域に前記第３のＭＯＳトランジスタを、前記第４の素子領域に前記第４のＭＯＳトランジスタを、さらに前記第５の素子領域に前記第５のＭＯＳトランジスタを形成する工程とよりなり、
前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第３のＭＯＳトランジスタを形成する工程は、前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第４のＭＯＳトランジスタを形成する工程は、前記第３のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第５のＭＯＳトランジスタを形成する工程は、前記第５のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第１の素子領域中、前記キャパシタ領域に前記下部電極となる拡散領域を形成する工程と、前記第４の素子領域に前記第４のＭＯＳトランジスタのチャネルドープを行う工程とは、同時に実行されることを特徴とする半導体集積回路装置の製造方法。
【００８７】
【発明の効果】
本発明によれば、前記第１の素子領域に形成されるキャパシタの下部電極を形成する拡散領域が、前記第２のＭＯＳトランジスタのチャネルドープ工程、あるいは前記第３のＭＯＳトランジスタのチャネルドープ工程と同時に実行され、その結果、複数の電源電圧を使用する半導体集積回路装置において、工程数を増やすことなく、キャパシタを形成することが可能になる。また、本発明によれば、ゲート絶縁膜の膜厚が異なり、従って動作電圧の異なる第２および第３のＭＯＳトランジスタにおいて、前記キャパシタ領域へのイオン注入工程と同時に閾値電圧を変化させることができ、半導体集積回路装置の製造工程が簡素化される。
【００８８】
特に本発明によれば、低電圧ＭＯＳトランジスタと高電圧トランジスタのウェルドープおよびチャネルドープを組み合わせることで、工程数の増加なしにキャパシタの閾値電圧を変化させることができる。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は、従来のプレーナ型キャパシタを有する半導体集積回路装置の製造工程を説明する図（その１）である。
【図２】（Ｃ），（Ｄ）は、従来のプレーナ型キャパシタを有する半導体集積回路装置の製造工程を説明する図（その２）である。
【図３】（Ａ），（Ｂ）は、本発明の第１実施例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図４】（Ｃ），（Ｄ）は、本発明の第１実施例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図５】（Ｅ）は、本発明の第１実施例による半導体集積回路装置の製造工程を説明する図（その３）である。
【図６】図５（Ｅ）の工程で得られたプレーナ型キャパシタを有するＤＲＡＭの等価回路図である。
【図７】（Ａ），（Ｂ）は、本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図８】（Ｃ），（Ｄ）は、本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図９】（Ｅ）は、本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１０】（Ａ），（Ｂ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１１】（Ｃ），（Ｄ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１２】（Ｅ），（Ｆ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その３）である。
【図１３】（Ｇ）は、本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その４）である。
【符号の説明】
１１，２１基板
１１Ａ，１１Ｂ，２１Ａ〜２１Ｃ，３１Ａ〜３１Ｃ，４１Ａ〜４１Ｅ 素子領域
１１ａ，２１ａ，３１ａ，４１ａ ｎ型ウェル
１１ｂ，１１ｄ チャネルドープ領域
１１ｃ，２１ｆ，３１ｂ，４１ｉ ストレージノード
１２ 素子分離構造
１３Ａ，１３Ｂ，Ｒ１〜Ｒ７ レジストパターン
１４，２３Ａ〜２３Ｃ，３３Ａ〜３３Ｃ，４３Ａ〜４３Ｅ ゲート絶縁膜
１５Ｇ１，１５Ｇ２，２４Ａ〜２４Ｃ，３４Ａ〜３４Ｃ，４４Ａ〜４４Ｅ ゲート電極
１５，２４Ｄ，３４Ｄ，４４Ｆ キャパシタ電極
２１ｂ ｐ型ウェル
２１ｃ ｐ型領域
２１ｄ，２１ｅ，４１ｆ，４１ｈ ｐ型チャネルドープ領域
３１ｄ，４１ｂ，４１ｊ，４１ｋ ｎ型チャネルドープ領域
４５Ａｓ〜４５Ｅｓ ソースエクステンション領域
４５Ａｄ〜４５Ｅｄ ドレインエクステンション領域
４６ＡＳ〜４６ＥＳ ソース領域
４６ＡＤ〜４６ＥＤ ドレイン領域
４８ 層間絶縁膜
４９ＢＬ ビット線コンタクト
４９ コンタクトプラグ
５０ 配線パターン
ＢＬ ビット線
Claims (9)
- 基板と、
前記基板上に形成された第１導電型を有する第１の素子領域と、
前記基板上に形成された第２導電型を有する第２の素子領域と、
前記基板上に形成された第２導電型を有する第３の素子領域と、
前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、
前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、
前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、
前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタとよりなる半導体集積回路装置において、
前記第３のＭＯＳトランジスタのチャネル領域には、第２導電型不純物元素により、第１のプロファイルでチャネルドープがなされており、
前記第２のＭＯＳトランジスタのチャネル領域には、第２導電型不純物元素により、第２の、より高濃度のプロファイルでチャネルドープがなされており、
前記第１の素子領域には、前記キャパシタ領域に、前記第２のＭＯＳトランジスタのチャネルドープから前記第３のＭＯＳトランジスタのチャネルドープを差し引いたものと実質的に同じプロファイルで、第２導電型不純物元素が導入され、キャパシタ下部電極として作用する拡散領域が形成されていることを特徴とする半導体集積回路装置。 - 前記拡散領域は前記第１導電型を有し、前記拡散領域のキャリア濃度は、前記第１の素子領域のキャリア濃度よりも低いことを特徴とする請求項１記載の半導体集積回路装置。
- 基板と、
前記基板上に形成された第１導電型を有する第１の素子領域と、
前記基板上に形成された第１導電型を有する第２の素子領域と、
前記基板上に形成された第１導電型を有する第３の素子領域と、
前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、
前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、
前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第２導電型チャネルとを備えた第２のＭＯＳトランジスタと、
前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第２導電型チャネルとを備えた第３のＭＯＳトランジスタとを備えた半導体集積回路装置において、
前記第３のＭＯＳトランジスタのチャネル領域には、第１導電型不純物元素により、第１のプロファイルでチャネルドープがなされており、
前記第２のＭＯＳトランジスタのチャネル領域には、第１導電型不純物元素により、第２の、より高濃度のプロファイルでチャネルドープがなされており、
前記第１の素子領域には、前記キャパシタ領域において、前記第３のＭＯＳトランジスタのチャネルドープと実質的に同じプロファイルで、第１導電型不純物元素が導入され、前記キャパシタの下部電極として作用する拡散領域が形成されていることを特徴とする半導体集積回路装置。 - 前記第１のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体集積回路装置。
- 前記キャパシタ下部電極として作用する拡散領域は前記第１導電型を有し、キャリア濃度が、前記第１のＭＯＳトランジスタのチャネル領域よりも濃度低いことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体集積回路装置。
- 基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第２導電型を有する第２の素子領域と、前記基板上に形成された第２導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタとよりなる半導体集積回路装置の製造方法であって、
前記第２の素子領域と前記第３の素子領域に、第２導電型の不純物元素を選択的に導入し、前記第３のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記キャパシタ領域および前記第２の素子領域に前記第２導電型の不純物元素を導入し、前記第１の素子領域に前記キャパシタ領域に対応して、前記キャパシタの下部電極として作用する拡散領域を、また前記第２の素子領域において前記第２のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記トランジスタ領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ領域にキャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のＭＯＳトランジスタを形成する工程とよりなり、
前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第３のＭＯＳトランジスタを形成する工程は、前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第１の素子領域中、前記キャパシタ領域に前記下部電極となる拡散領域を形成する工程と、前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープを行う工程とは、同時に実行され、
前記第３のＭＯＳトランジスタのチャネルドープを行う工程では、同時に前記第２の素子領域にも前記第２導電型の不純物元素を導入することを特徴とする半導体集積回路装置の製造方法。 - さらに前記第１の素子領域に第２導電型の不純物元素を、前記キャパシタ領域を避けて導入する工程を含むことを特徴とする請求項６記載の半導体集積回路装置の製造方法。
- 基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第１導電型を有する第２の素子領域と、前記基板上に形成された第１導電型を有する第３の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第２導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第２導電型チャネルとを備えた第３のＭＯＳトランジスタとを備えた半導体集積回路装置の製造方法であって、
前記第１の素子領域および前記第２の素子領域および前記第３の素子領域に第１導電型の不純物元素を導入し、前記第１の素子領域中、前記キャパシタ領域に、前記キャパシタの下部電極となる拡散領域を、また前記第３の素子領域に前記第３のＭＯＳトランジスタの第１導電型チャネルドープ領域を形成する工程と、前記第１の素子領域中の前記トランジスタ領域および前記第２の素子領域に第１導電型の不純物元素を導入し、前記トランジスタ領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を、また前記第２の素子領域に第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、
前記第１の素子領域中、前記トランジスタ領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ領域に前記キャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、さらに前記第３の素子領域に前記第３のトランジスタを形成する工程とよりなり、
前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第３のＭＯＳトランジスタは前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第１の素子領域に前記拡散領域を形成する工程と前記第３の素子領域に前記第３のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行され、
前記第１の素子領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を形成する工程と前記第２の素子領域に前記第２のＭＯＳトランジスタのチャネルドープ領域を形成する工程とは同時に実行されることを特徴とする半導体集積回路装置の製造方法。 - 基板上に形成された第１導電型を有する第１の素子領域と、前記基板上に形成された第２導電型を有する第２の素子領域と、前記基板上に形成された第２導電型を有する第３の素子領域と、前記基板上に形成された第１導電型を有する第４の素子領域と、前記基板上に形成された第１導電型を有する第５の素子領域と、前記第１の素子領域のトランジスタ領域上に形成された第２導電型チャネルを有する第１のＭＯＳトランジスタと、前記第１の素子領域のキャパシタ領域に形成されたキャパシタと、前記第２の素子領域上に形成された、第１の膜厚を有する第１のゲート絶縁膜と第１導電型チャネルとを備えた第２のＭＯＳトランジスタと、前記第３の素子領域上に形成された、第２の、より大きな膜厚を有する第２のゲート絶縁膜と第１導電型チャネルとを備えた第３のＭＯＳトランジスタと、前記第４の素子領域上に形成された、第３の膜厚を有する第４のゲート絶縁膜と第２導電型チャネルとを備えた第４のＭＯＳトランジスタと、前記第５の素子領域上に形成された、第４の、前記第３の膜厚よりも大きな膜厚を有する第５のゲート絶縁膜と第２導電型チャネルとを備えた第５のＭＯＳトランジスタとを備えた半導体集積回路装置の製造方法であって、
前記第１の素子領域と前記第４の素子領域と前記第５の素子領域に第１導電型の不純物元素を選択的に導入し、前記第１の素子領域中の前記キャパシタ領域に、前記キャパシタの下部電極となる拡散領域を、また前記第５の素子領域に前記第５のＭＯＳトランジスタの第１導電型チャネルドープ領域を形成する工程と、前記第２の素子領域と前記第３の素子領域に第２導電型の不純物元素を選択的に導入し、前記第３のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記キャパシタ領域および前記第２の素子領域に第１導電型の不純物元素を選択的に導入し、前記第１の素子領域に前記キャパシタ領域に対応して、前記キャパシタの下部電極として作用する拡散領域を、また前記第２の素子領域において前記第２のＭＯＳトランジスタのチャネルドープを行う工程と、
前記第１の素子領域の前記トランジスタ領域および前記第４の素子領域に第１導電型の不純物元素を導入し、前記トランジスタ領域に前記第１のＭＯＳトランジスタのチャネルドープ領域を、また前記第４の素子領域に前記第４のＭＯＳトランジスタのチャネルドープ領域を形成する工程と、
前記第１の素子領域の前記トランジスタ形成領域に前記第１のＭＯＳトランジスタを、また前記キャパシタ形成領域にキャパシタを、前記第２の素子領域に前記第２のＭＯＳトランジスタを、前記第３の素子領域に前記第３のＭＯＳトランジスタを、前記第４の素子領域に前記第４のＭＯＳトランジスタを、さらに前記第５の素子領域に前記第５のＭＯＳトランジスタを形成する工程とよりなり、
前記第２のＭＯＳトランジスタを形成する工程は、前記第１のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第３のＭＯＳトランジスタを形成する工程は、前記第２のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第４のＭＯＳトランジスタを形成する工程は、前記第３のゲート絶縁膜を前記第１の膜厚に形成する工程を含み、
前記第５のＭＯＳトランジスタを形成する工程は、前記第５のゲート絶縁膜を前記第２の膜厚に形成する工程を含み、
前記第１の素子領域中、前記キャパシタ領域に前記下部電極となる拡散領域を形成する工程と、前記第４の素子領域に前記第４のＭＯＳトランジスタのチャネルドープを行う工程とは、同時に実行されることを特徴とする半導体集積回路装置の製造方法。
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