JPS60767A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000015556 catabolic process Effects 0.000 abstract description 26
- 238000010276 construction Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 235000003434 Sesamum indicum Nutrition 0.000 description 1
- 244000000231 Sesamum indicum Species 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000036772 blood pressure Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置、特に絶縁ゲート型電界効果トラ
ンジスタ(以下、MOSトランジスタ)などのM I
S(Metal−Insulator−8emicon
duc−tor )型素子における保護装置に関する。
ンジスタ(以下、MOSトランジスタ)などのM I
S(Metal−Insulator−8emicon
duc−tor )型素子における保護装置に関する。
MIS素子の保護装置の構成およびその動作を第1図な
いし第2図をもとに説明する。
いし第2図をもとに説明する。
第1図において、1は入力端子、2は抵抗で通常は拡散
層やポリシリコン層で形成される。3は、そのゲート端
子4を接地電位、5はドレインとしたいわゆる、表面ブ
レイクダウン形のMo8)ランジスタで、端子5は被保
護MO8)ランジスタフのゲート端子6に接続される。
層やポリシリコン層で形成される。3は、そのゲート端
子4を接地電位、5はドレインとしたいわゆる、表面ブ
レイクダウン形のMo8)ランジスタで、端子5は被保
護MO8)ランジスタフのゲート端子6に接続される。
8,9は、それぞれMOSトランジスタ7のドレイン、
ソース端子である。通常MO8)ランジスタ3のブレイ
クダウン重圧は15■程度である。
ソース端子である。通常MO8)ランジスタ3のブレイ
クダウン重圧は15■程度である。
第2図は、第1図における保護装置部101および保護
される内部回路MO8トランジスタ部102の断面構造
図を示したものでCMo8構造を例にとっている。同図
において、20は入力端子、21は抵抗、22は内部回
路のゲート33゜34に信号を伝達する蝿子である。第
1図における3なるMo8)ランジスタは、第2図にお
いて32をゲート、23.24をそれぞれn′形形骸散
層形成したドレイン、ソースとし、37なるN形基板上
に設けた35のP形つェルを基板として構成され、P形
拡散層28は32.24と共に接地電位に固定され、ド
レイン23は端子22に接続される。一方、内部回路1
02は、29.30なるP膨拡散層をソース、ドレイン
、33をゲートとしたPチャンネルMO8I−ランジス
タ44.26.27なるN膨拡散層をドレイン、ソース
、34をゲートとしたNチャンネルMo8)ランジスタ
45で構成され、P形つェル36はP形拡散層31を介
して27と共に接地電位に、N形基板37はN膨拡散層
25を介して29と共に電源(Vcc)電位に固定され
、30.26を接続して、いわゆるCMOSインバータ
回路を構成している。
される内部回路MO8トランジスタ部102の断面構造
図を示したものでCMo8構造を例にとっている。同図
において、20は入力端子、21は抵抗、22は内部回
路のゲート33゜34に信号を伝達する蝿子である。第
1図における3なるMo8)ランジスタは、第2図にお
いて32をゲート、23.24をそれぞれn′形形骸散
層形成したドレイン、ソースとし、37なるN形基板上
に設けた35のP形つェルを基板として構成され、P形
拡散層28は32.24と共に接地電位に固定され、ド
レイン23は端子22に接続される。一方、内部回路1
02は、29.30なるP膨拡散層をソース、ドレイン
、33をゲートとしたPチャンネルMO8I−ランジス
タ44.26.27なるN膨拡散層をドレイン、ソース
、34をゲートとしたNチャンネルMo8)ランジスタ
45で構成され、P形つェル36はP形拡散層31を介
して27と共に接地電位に、N形基板37はN膨拡散層
25を介して29と共に電源(Vcc)電位に固定され
、30.26を接続して、いわゆるCMOSインバータ
回路を構成している。
38は、該MO8)ランジスタ43のゲート絶縁膜(例
えば酸化膜)で、その形状、膜厚等は、内部Mosトラ
ンジスタのゲート絶縁膜39.40と同一であシ、また
、35なるP形つェルも、その濃度。
えば酸化膜)で、その形状、膜厚等は、内部Mosトラ
ンジスタのゲート絶縁膜39.40と同一であシ、また
、35なるP形つェルも、その濃度。
深さ等は内部MO8)ランジスタ45のP形つェル36
と同一である。
と同一である。
そこで、該ゲート酸化膜38,39.40が500人の
厚さで、その絶縁破壊電圧(以下、耐圧と称する)が2
5L 23,24.32で構成されるMo8)ランジス
タ43のブレイクダウン電圧が15■、内部MOSトラ
ンジスタ45のドレイン端子41に電源電圧5■が印加
され、該ソース端子が接地電位にらる場合について該保
護装置の動作を説明する。入力端子20に正の電圧が印
加され、内部MO8)ランジスタへの入力端子22が1
5■以上になるとMo8)ランジスク43がブレイクダ
ウンして接地端子に電流が流れる。このブレイクダウン
後のMo8トランジスタ43のオン抵抗を100Ω、抵
抗21の値を2にΩとした場合、内部MO8)ランジス
タのゲートが破壊される電圧、すなわち25Vtで端子
22が上昇するに必要な入力端子電圧の値をめてみると
、約220■となる。
厚さで、その絶縁破壊電圧(以下、耐圧と称する)が2
5L 23,24.32で構成されるMo8)ランジス
タ43のブレイクダウン電圧が15■、内部MOSトラ
ンジスタ45のドレイン端子41に電源電圧5■が印加
され、該ソース端子が接地電位にらる場合について該保
護装置の動作を説明する。入力端子20に正の電圧が印
加され、内部MO8)ランジスタへの入力端子22が1
5■以上になるとMo8)ランジスク43がブレイクダ
ウンして接地端子に電流が流れる。このブレイクダウン
後のMo8トランジスタ43のオン抵抗を100Ω、抵
抗21の値を2にΩとした場合、内部MO8)ランジス
タのゲートが破壊される電圧、すなわち25Vtで端子
22が上昇するに必要な入力端子電圧の値をめてみると
、約220■となる。
一方、入力端子20に負の電圧が印加されると、P形つ
ェル35が接地電位にあれば、35とN+形拡散層23
が順方向のダイオード接続となり、はぼ−〇、 6 V
の一定電圧以上は39.40のゲート酸化膜に印加され
ない。
ェル35が接地電位にあれば、35とN+形拡散層23
が順方向のダイオード接続となり、はぼ−〇、 6 V
の一定電圧以上は39.40のゲート酸化膜に印加され
ない。
以上に述べた如く、第1,2図の保護装置は内部MO8
)ランジスタのゲート絶縁膜破壊を防止する意味でその
効果が認められるが、実際にIC。
)ランジスタのゲート絶縁膜破壊を防止する意味でその
効果が認められるが、実際にIC。
LSIの一構成素子として用いてみると数々の欠点が見
出された。第1の欠点は以下の如くである。 ・すなわ
ち、スケール側に従ってMo8)ランジスタの寸法を小
さくしていく場合、該トランジスタの特性を十分に引き
出すためには、ゲート酸化膜厚も薄くせざるをえなくな
るが、これに伴なって内部MOSトランジスタのゲート
が破壊される電圧値も低くなってくる。ゲート酸化膜厚
を薄くしていくとMo、8)ランジスタ43のブレイク
ダウン電圧も小さくなる項向かあり、ゲート破壊耐圧を
向上させる意味で貢献するが、従来に比べて入力端子か
らみたゲート破壊電圧の値が小さくなっていることは明
らかとなっている。第2の欠点は以下の如くである。す
なわち近年、MOSトランジスタを用いたI’C,LS
Iにおいても高速の動作性能が要求される様になシ、内
部回路の高速性が追求されている。この中で、入力端子
20とトランジスタ43の間に接続されるクランプ抵抗
21と配線22に寄生する容量より成るIt、Cの遅延
時間が大きな問題となってくる。入力端子からみたゲー
ト破壊電圧の値を大きくしようとすると、該21の抵抗
値を大きくせさるをえず、このために遅延時間も大きく
なって回路の高速性がそこなわれるのである。
出された。第1の欠点は以下の如くである。 ・すなわ
ち、スケール側に従ってMo8)ランジスタの寸法を小
さくしていく場合、該トランジスタの特性を十分に引き
出すためには、ゲート酸化膜厚も薄くせざるをえなくな
るが、これに伴なって内部MOSトランジスタのゲート
が破壊される電圧値も低くなってくる。ゲート酸化膜厚
を薄くしていくとMo、8)ランジスタ43のブレイク
ダウン電圧も小さくなる項向かあり、ゲート破壊耐圧を
向上させる意味で貢献するが、従来に比べて入力端子か
らみたゲート破壊電圧の値が小さくなっていることは明
らかとなっている。第2の欠点は以下の如くである。す
なわち近年、MOSトランジスタを用いたI’C,LS
Iにおいても高速の動作性能が要求される様になシ、内
部回路の高速性が追求されている。この中で、入力端子
20とトランジスタ43の間に接続されるクランプ抵抗
21と配線22に寄生する容量より成るIt、Cの遅延
時間が大きな問題となってくる。入力端子からみたゲー
ト破壊電圧の値を大きくしようとすると、該21の抵抗
値を大きくせさるをえず、このために遅延時間も大きく
なって回路の高速性がそこなわれるのである。
本発明の目的は、上述した従来技術における問題点を克
服したMIS型素子の保護装置を提供することにある。
服したMIS型素子の保護装置を提供することにある。
本発明の基本概念は以下の如くである。すなわち、保護
装置を構成する光面ブレイクダウン形のMOSトランジ
スタ(第2図における43のMOSトランジスタ)に注
目し、そのフ゛レイクダウン電圧を小さくシ、かつブレ
イクダウン後のMOS)ランジスタのオン抵抗を小さく
することによって入力端子からみたゲート破壊電圧の値
を飛躍的に向上させるものである。
装置を構成する光面ブレイクダウン形のMOSトランジ
スタ(第2図における43のMOSトランジスタ)に注
目し、そのフ゛レイクダウン電圧を小さくシ、かつブレ
イクダウン後のMOS)ランジスタのオン抵抗を小さく
することによって入力端子からみたゲート破壊電圧の値
を飛躍的に向上させるものである。
以下、本発明を実施例を参照して詳細に説明する。なお
、本発明の目的に照らして、実施例では表面ブレイクダ
ウン形MOSトランジスタに係る半導体装置を説明する
。
、本発明の目的に照らして、実施例では表面ブレイクダ
ウン形MOSトランジスタに係る半導体装置を説明する
。
第3図は、本発明による半導体装置の第1の実施例の断
面構造図を示すものである。本発明の特徴は、第2図に
おける43なるMOSトランジスタケ第3図における5
0なるP形つェル内に形成することにある。該50なる
P形つェルは第2図もしくは第3図におけるP形つェル
35,36とは異なって、該ウェルの不純物濃度が5〜
10倍程度高くなっており、層抵抗も小さくなっている
。
面構造図を示すものである。本発明の特徴は、第2図に
おける43なるMOSトランジスタケ第3図における5
0なるP形つェル内に形成することにある。該50なる
P形つェルは第2図もしくは第3図におけるP形つェル
35,36とは異なって、該ウェルの不純物濃度が5〜
10倍程度高くなっており、層抵抗も小さくなっている
。
例えば基板37の不純物濃度を1015/c11程度と
した時、領域36の不純物濃度を1015〜1016/
dとし、領域50の不純物濃度を1017/ff1以上
とする。第4図は、35もしくは36なるP形つェルと
50なるP形つェル内に形成したMOSトランジスタ4
3のブレイクダウン特性を示したもので、同図中(4A
)が従来の35もしくは36なるP形つェル、(4B)
が本発明になるP形つェル50内に形成したMOSトラ
ンジスタの特性である。
した時、領域36の不純物濃度を1015〜1016/
dとし、領域50の不純物濃度を1017/ff1以上
とする。第4図は、35もしくは36なるP形つェルと
50なるP形つェル内に形成したMOSトランジスタ4
3のブレイクダウン特性を示したもので、同図中(4A
)が従来の35もしくは36なるP形つェル、(4B)
が本発明になるP形つェル50内に形成したMOSトラ
ンジスタの特性である。
同図から明らか/、L、様に、本発明によるMOSトラ
ンジスタのブレイクダウン電圧は従来に比べて5■以上
の低下を示し、かつ、該電流特性の立上り特性から内部
抵抗の値が極めて小さくなっている。第5図は、入力!
1h1子′亀圧と保護回路を介した内部端子(第3図に
おける51)の血圧の間係を示したものである(入力ク
ランプ抵抗付加)。
ンジスタのブレイクダウン電圧は従来に比べて5■以上
の低下を示し、かつ、該電流特性の立上り特性から内部
抵抗の値が極めて小さくなっている。第5図は、入力!
1h1子′亀圧と保護回路を介した内部端子(第3図に
おける51)の血圧の間係を示したものである(入力ク
ランプ抵抗付加)。
51の電圧は、43なるMOSトランジスタがブレイク
ダウンする前まで入力端子電圧に正比例するが、その後
は、入力クランプ抵抗とブレイクダウンの内部抵抗との
抵抗分割比で上昇する。従来技術では、ブレイクダウン
電圧の値(5A点)も高く、ブレイクダウン後の内部抵
抗1直も高いため、入力端子電圧に対する勾配も大きく
なる(5a)。
ダウンする前まで入力端子電圧に正比例するが、その後
は、入力クランプ抵抗とブレイクダウンの内部抵抗との
抵抗分割比で上昇する。従来技術では、ブレイクダウン
電圧の値(5A点)も高く、ブレイクダウン後の内部抵
抗1直も高いため、入力端子電圧に対する勾配も大きく
なる(5a)。
一方、本発明による半導体装置では、ブレイクダウン電
圧の値も小さく (5B)、内部抵抗も小さい(5b)
ため、内部回路のグー1化膜が破壊する電圧Vnに至る
入力端子電圧の値は、従来技術に比べ飛躍的に向上する
。
圧の値も小さく (5B)、内部抵抗も小さい(5b)
ため、内部回路のグー1化膜が破壊する電圧Vnに至る
入力端子電圧の値は、従来技術に比べ飛躍的に向上する
。
また、上述した本発明の効果は、以下のことも意味して
いる。すなわち、上述した様に、内部回路のゲート酸化
膜が破壊する電圧Viに至る入力端子電圧の値が大きく
、従来技術に比べ十分にマージンがあることから、入力
クランプ抵抗の値をさらに小さくすることができること
である。どのことはIC,LSIの高速化にとって大き
な利点となることは己゛うまでもない。
いる。すなわち、上述した様に、内部回路のゲート酸化
膜が破壊する電圧Viに至る入力端子電圧の値が大きく
、従来技術に比べ十分にマージンがあることから、入力
クランプ抵抗の値をさらに小さくすることができること
である。どのことはIC,LSIの高速化にとって大き
な利点となることは己゛うまでもない。
第6図は、本発明による半導体装置の第2の実施例の断
面構造図を示すものである。同図において、43なるM
OSトランジスタは、内部MOSトランジスタ45を形
成するP形つェル36よシも不純物濃度が5〜10倍程
度高く、かつ該深さが浅いP形つェル60内に形成され
ている。例えば、ウェル36は3μm以上、ウェル60
は3μm以下とする本発明では、第3図の第1の実施例
と同様の効果が得られるが、さらに以下の効果がある。
面構造図を示すものである。同図において、43なるM
OSトランジスタは、内部MOSトランジスタ45を形
成するP形つェル36よシも不純物濃度が5〜10倍程
度高く、かつ該深さが浅いP形つェル60内に形成され
ている。例えば、ウェル36は3μm以上、ウェル60
は3μm以下とする本発明では、第3図の第1の実施例
と同様の効果が得られるが、さらに以下の効果がある。
すなわち、P形つェル60の深さが浅いために、37な
るn形基板が接地電位にある場合、51すなわち23な
るN1拡散層の端子電圧が所定の電圧に達すると23下
のP形つェル領域が完全に空乏化し、いわゆるパンチス
ルーを生ずる。
るn形基板が接地電位にある場合、51すなわち23な
るN1拡散層の端子電圧が所定の電圧に達すると23下
のP形つェル領域が完全に空乏化し、いわゆるパンチス
ルーを生ずる。
こうなると23に蓄積された電荷は基板37に流れ、結
果として51の電圧上昇を抑え、入力端子からみたゲー
ト酸化膜破壊電圧の値を向上せしめる。なお、本発明に
おいては、n形基板の抵抗が低い程、保護機能が増大す
ることは明らかであシ、基板37としてN7N+エピタ
キシヤル基板ヲ用いるとよい。この場合、MOSトラン
ジスタを形成するN一層の厚さは薄い方がよシ効果的で
おシ、また、N+層も基板裏面より金属を介して所定の
電位に固定する方がよい。
果として51の電圧上昇を抑え、入力端子からみたゲー
ト酸化膜破壊電圧の値を向上せしめる。なお、本発明に
おいては、n形基板の抵抗が低い程、保護機能が増大す
ることは明らかであシ、基板37としてN7N+エピタ
キシヤル基板ヲ用いるとよい。この場合、MOSトラン
ジスタを形成するN一層の厚さは薄い方がよシ効果的で
おシ、また、N+層も基板裏面より金属を介して所定の
電位に固定する方がよい。
第7図は、本発明による半導体装置の第3の実施例の断
面構造図を示すものである。上述した第1、第2の実施
例に比べ、よシ発展させた点は、60なるP形つェルを
接地電位に固定するためのP形不純物層70を、MOS
トランジスタ43を構成する層、例えばドレイン2”3
、ソース24から十分に距離をとって設けたことである
。すなわち、70を24からはなす。本発明によれば、
MOSトランジスタ43がブレイクダウンした際、ホー
ルがP形つェル60に注入されて部分的に60の電位を
持ち上げ、23なるN形不純物層をコレクタ、60をベ
ース、24なるN形不純物層をエミッタとするNPN形
バイポーラ・トランジスタが動作する様になる。この結
果、MOSトランジスタの表面よυ下のバルク内部を通
って51より大電流を接地端子に流し込むことができ、
保護機能をよシ一層高めることができる。
面構造図を示すものである。上述した第1、第2の実施
例に比べ、よシ発展させた点は、60なるP形つェルを
接地電位に固定するためのP形不純物層70を、MOS
トランジスタ43を構成する層、例えばドレイン2”3
、ソース24から十分に距離をとって設けたことである
。すなわち、70を24からはなす。本発明によれば、
MOSトランジスタ43がブレイクダウンした際、ホー
ルがP形つェル60に注入されて部分的に60の電位を
持ち上げ、23なるN形不純物層をコレクタ、60をベ
ース、24なるN形不純物層をエミッタとするNPN形
バイポーラ・トランジスタが動作する様になる。この結
果、MOSトランジスタの表面よυ下のバルク内部を通
って51より大電流を接地端子に流し込むことができ、
保護機能をよシ一層高めることができる。
第8図は、本発明による半導体装置の第4の実施例の断
面構造図を示したものである。第7図に示した第3の実
施例に加え、本発明では、80なる、内部回路を構成す
るP形つェル36と同様のP形つェルを設けている。内
部ゲートの破壊を防止する保護機能の点では上述した第
3の実施例と同様の効果が得られるが、本発明では特に
、通常動作時で生ずるCMOS構造に特有なラッチアッ
プ現象(サイリスタ現象)に対して強い耐性を示す。今
、該保護機能を有するMOS)ランジスタの近傍に、電
源端子に接続されたP形、N形波散層がある場合を考え
ると、該Pウェル60の深さが浅いために縦型NPNバ
イポーラ・トランジスタの電流増巾率が大きく、醒流端
子に接続されたP形あるいはN形不純物層から注入され
た雑音電流、あるいは51の端子から60なるPウェル
に注入された雑音電流にょシ、容易にラッチアップが生
ずる。本実施例では、8oなる深いP形つェルで該装置
143の回りをとシ囲んでいるため、注入された雑音電
流は、80で捕獲され、ランチアンプが起こりにくくな
る。
面構造図を示したものである。第7図に示した第3の実
施例に加え、本発明では、80なる、内部回路を構成す
るP形つェル36と同様のP形つェルを設けている。内
部ゲートの破壊を防止する保護機能の点では上述した第
3の実施例と同様の効果が得られるが、本発明では特に
、通常動作時で生ずるCMOS構造に特有なラッチアッ
プ現象(サイリスタ現象)に対して強い耐性を示す。今
、該保護機能を有するMOS)ランジスタの近傍に、電
源端子に接続されたP形、N形波散層がある場合を考え
ると、該Pウェル60の深さが浅いために縦型NPNバ
イポーラ・トランジスタの電流増巾率が大きく、醒流端
子に接続されたP形あるいはN形不純物層から注入され
た雑音電流、あるいは51の端子から60なるPウェル
に注入された雑音電流にょシ、容易にラッチアップが生
ずる。本実施例では、8oなる深いP形つェルで該装置
143の回りをとシ囲んでいるため、注入された雑音電
流は、80で捕獲され、ランチアンプが起こりにくくな
る。
第9図は、本発明による半導体装置のパターンレイアウ
ト図を示したものである。同図において、107は入力
端子で第7図における51に相当するアルミニウム配線
層、106は接地端子でアルミニウム配線層、102,
103はN形拡散層形成領誠でそれぞれソース、ドレイ
ンとなる。101はMOS)ランジスタのゲートとなる
領域で、ポリシリコン層あるいはシリサイド層、金属層
、あるいはそれらの複合層で形成される。104はP膨
拡散層形成領域で、110のP形つェル領域を接地電位
に固定する。105は、拡散層もしくはゲート層を接続
するスルーホール部である。該ゲート層は多数の矩形形
状をとっているが、この理由は、小面積で大電流を流す
ためでありスルーホール部も103,102の領域内に
出来る限に数多く設け、該拡散層の抵抗が最小になるよ
うに配慮すべきである。また、第8図に示した80なる
P形つェルを用いる場合には、110の外側に所定の層
を設け、104のP形波散層領域を拡大するか、もしく
・は別途設けて接地電位にすればよい。
ト図を示したものである。同図において、107は入力
端子で第7図における51に相当するアルミニウム配線
層、106は接地端子でアルミニウム配線層、102,
103はN形拡散層形成領誠でそれぞれソース、ドレイ
ンとなる。101はMOS)ランジスタのゲートとなる
領域で、ポリシリコン層あるいはシリサイド層、金属層
、あるいはそれらの複合層で形成される。104はP膨
拡散層形成領域で、110のP形つェル領域を接地電位
に固定する。105は、拡散層もしくはゲート層を接続
するスルーホール部である。該ゲート層は多数の矩形形
状をとっているが、この理由は、小面積で大電流を流す
ためでありスルーホール部も103,102の領域内に
出来る限に数多く設け、該拡散層の抵抗が最小になるよ
うに配慮すべきである。また、第8図に示した80なる
P形つェルを用いる場合には、110の外側に所定の層
を設け、104のP形波散層領域を拡大するか、もしく
・は別途設けて接地電位にすればよい。
第10図は、本発明による半導体装置の第5の実施例の
断面構造図を示したものである。第7図に示した第3の
実施例に加え、本発明では203なる深いブイツレ−ジ
ョンで該保護回路部分を囲む構造となっている。ここで
、2o1はN形半導体層、202は、201よシ抵抗の
低いN1形半導体層である。本発明によれば第8図で説
明したCMO8構造に特有なラッチアップ現象を完全に
阻止することができ、あらゆる外部雑音に対して真に強
い保護回路かえられる。203としては、N゛又ぽP膨
拡散層、5I02等の絶縁物層、ポリシリコン層等を用
いる。
断面構造図を示したものである。第7図に示した第3の
実施例に加え、本発明では203なる深いブイツレ−ジ
ョンで該保護回路部分を囲む構造となっている。ここで
、2o1はN形半導体層、202は、201よシ抵抗の
低いN1形半導体層である。本発明によれば第8図で説
明したCMO8構造に特有なラッチアップ現象を完全に
阻止することができ、あらゆる外部雑音に対して真に強
い保護回路かえられる。203としては、N゛又ぽP膨
拡散層、5I02等の絶縁物層、ポリシリコン層等を用
いる。
上述した如く、本発明の半導体装置によれば、従来技術
の問題点を克服した保護装置を提供することができる。
の問題点を克服した保護装置を提供することができる。
なお、本発明の実施例では、入力クランプ抵抗について
は特に言及しなかったが、本半導体装置に入力クランプ
抵抗を併用することによって、さらに保護効果を高めう
ることは明らかであシ、この場合の抵抗材料は、内部回
路のMOS)ランジスタのゲートに用いる材料と同一で
あってもよく、また、別途に付着した材料であっても良
い。
は特に言及しなかったが、本半導体装置に入力クランプ
抵抗を併用することによって、さらに保護効果を高めう
ることは明らかであシ、この場合の抵抗材料は、内部回
路のMOS)ランジスタのゲートに用いる材料と同一で
あってもよく、また、別途に付着した材料であっても良
い。
上述した本発明の説明において用いた、不純物の形名、
半導体基板の形名が逆であっても、本発明の効果は同一
であることは言うまでもない。
半導体基板の形名が逆であっても、本発明の効果は同一
であることは言うまでもない。
又、本発明の以上の実施例において、保護用MOSトラ
ンジスタのゲート32が存在しなくとも、使用できる場
合があるので、ゲート32を省略した構造も有用性があ
る。
ンジスタのゲート32が存在しなくとも、使用できる場
合があるので、ゲート32を省略した構造も有用性があ
る。
第1図は従来の保護装置を示す略回路図、第2図は従来
の保護装置の構成を示す略断面図、第3図、第6図、第
7図、第8図は本発明の保護装置の実施例の構成を示す
略断面図、第4図、第5図は本発明の効果を示す特性図
、第9図は、本発明の保護装置ハ、のレイアウトを示す
平面図、第10図は本発明の保護装置の実施例の構成を
示す略断面図である。 20・・・入力端子、21・・・抵抗、22・・・配線
、23゜24.25,26.27・・・N型層、28,
29゜30.31・・・P型層、32,33.34・・
・ゲート電極、35.36・・・P型ウェル、37・・
・N型基板、38.39.40・・・ゲート絶縁膜。 第 1 図 −」 −1 ノ07 ′fI 2 図 %3 図 ドしインーソースn句立晶子肩乞亙<v)入力文杓子電
圧 (v) −56四七コ バ 第 7 図 7 猪 3 図 兄 9 図 メ lθ 図 03
の保護装置の構成を示す略断面図、第3図、第6図、第
7図、第8図は本発明の保護装置の実施例の構成を示す
略断面図、第4図、第5図は本発明の効果を示す特性図
、第9図は、本発明の保護装置ハ、のレイアウトを示す
平面図、第10図は本発明の保護装置の実施例の構成を
示す略断面図である。 20・・・入力端子、21・・・抵抗、22・・・配線
、23゜24.25,26.27・・・N型層、28,
29゜30.31・・・P型層、32,33.34・・
・ゲート電極、35.36・・・P型ウェル、37・・
・N型基板、38.39.40・・・ゲート絶縁膜。 第 1 図 −」 −1 ノ07 ′fI 2 図 %3 図 ドしインーソースn句立晶子肩乞亙<v)入力文杓子電
圧 (v) −56四七コ バ 第 7 図 7 猪 3 図 兄 9 図 メ lθ 図 03
Claims (1)
- 【特許請求の範囲】 1、第1導電型の半導体基体と、該半導体基体の表面領
域に設けられた第2導電型の第1の不純物領域と、該第
1の不純物領域に設けられた第1導電型の第1の絶縁ゲ
ート・トランジスタと、上記半導体基体の表面領域に形
成された第2導電型の第2の絶縁ゲート・トランジスタ
より成る半導体装置において、該半導体基体の表面領域
に第1の不純物領域より濃度の高い第2導電型の第2の
不純物領域を設け、該第2の不純物領域に設けられた第
1導電型の第3の不純物領域によってソース・ドレイン
が形成されてなる第3の絶縁ゲート・トランジスタとを
有し、該第2の不純物領域に設けられた第2導電型の第
一4の不純物領域と該ソースおよびゲートが電気的に接
続されて接地電位に固定され、該ドレインが該基体外部
より接続される端子、もしくは抵抗を介して接続される
端子に接続されて成ることを特徴とする半導体装置。 2、上記第2の不純物領域の深さが、上記第1の不純物
領域の深さよりも浅いことを特徴とする特許請求の範囲
第1項記載の半導体装置。 3、上記第4の不純物領域が第3の絶縁ゲート・トラン
ジスタ領域とはなれて形成され、該第3の絶縁ゲート・
トランジスタのドレイン、ソースおよび第2の不純物領
域でバイポーラ・トランジスタ動作させて成ることを特
徴とする特許請求の範囲第1項又は、第2項記載の半導
体装置。 4、上記第2の不純物領域の一部分に、上記第1の不純
物領域と同導電型で同濃度、同じ深さの第5の不純物領
域を設けたことを特徴とする特許請求の範囲第1項又は
第2項記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58107678A JPS60767A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置 |
DE8484106779T DE3479771D1 (en) | 1983-06-17 | 1984-06-14 | Complementary semiconductor integrated circuit having a protection device |
EP84106779A EP0134432B1 (en) | 1983-06-17 | 1984-06-14 | Complementary semiconductor integrated circuit having a protection device |
KR1019840003382A KR920003676B1 (ko) | 1983-06-17 | 1984-06-15 | 반도체 장치 |
US06/621,682 US4616243A (en) | 1983-06-17 | 1984-06-18 | Gate protection for a MOSFET |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58107678A JPS60767A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60767A true JPS60767A (ja) | 1985-01-05 |
Family
ID=14465201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58107678A Pending JPS60767A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4616243A (ja) |
EP (1) | EP0134432B1 (ja) |
JP (1) | JPS60767A (ja) |
KR (1) | KR920003676B1 (ja) |
DE (1) | DE3479771D1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6292357A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 半導体素子 |
JPH0298168A (ja) * | 1988-10-04 | 1990-04-10 | Nec Corp | 半導体装置 |
JPH0513698A (ja) * | 1991-06-28 | 1993-01-22 | Nec Corp | 相補型mis半導体装置 |
JPH05109990A (ja) * | 1991-10-15 | 1993-04-30 | Nec Corp | 半導体集積回路装置 |
WO2010119653A1 (ja) * | 2009-04-15 | 2010-10-21 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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DE4423733C2 (de) * | 1994-07-06 | 1999-04-01 | Siemens Ag | Integriertes Leistungs-Halbleiterbauelement mit Schutzstruktur |
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JP2000216277A (ja) * | 1999-01-20 | 2000-08-04 | Nec Corp | 半導体装置及びその製造方法 |
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GB1252361A (ja) * | 1969-01-23 | 1971-11-03 | ||
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DE3138763A1 (de) * | 1981-09-29 | 1983-06-30 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor mit steuerbaren emitter-kurzschluessen und zuendverstaerkung |
-
1983
- 1983-06-17 JP JP58107678A patent/JPS60767A/ja active Pending
-
1984
- 1984-06-14 EP EP84106779A patent/EP0134432B1/en not_active Expired
- 1984-06-14 DE DE8484106779T patent/DE3479771D1/de not_active Expired
- 1984-06-15 KR KR1019840003382A patent/KR920003676B1/ko not_active IP Right Cessation
- 1984-06-18 US US06/621,682 patent/US4616243A/en not_active Expired - Lifetime
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EP0134432A3 (en) | 1985-10-23 |
KR920003676B1 (ko) | 1992-05-06 |
KR850000804A (ko) | 1985-03-09 |
EP0134432B1 (en) | 1989-09-13 |
DE3479771D1 (en) | 1989-10-19 |
EP0134432A2 (en) | 1985-03-20 |
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