JPS60767A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置、特に絶縁ゲート型電界効果トラ
ンジスタ（以下、ＭＯＳトランジスタ）などのＭ　Ｉ　
Ｓ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−８ｅｍｉｃｏｎ
ｄｕｃ−ｔｏｒ　）型素子における保護装置に関する。

〔発明の背景〕

ＭＩＳ素子の保護装置の構成およびその動作を第１図な
いし第２図をもとに説明する。

第１図において、１は入力端子、２は抵抗で通常は拡散
層やポリシリコン層で形成される。３は、そのゲート端
子４を接地電位、５はドレインとしたいわゆる、表面ブ
レイクダウン形のＭｏ８）ランジスタで、端子５は被保
護ＭＯ８）ランジスタフのゲート端子６に接続される。

８，９は、それぞれＭＯＳトランジスタ７のドレイン、
ソース端子である。通常ＭＯ８）ランジスタ３のブレイ
クダウン重圧は１５■程度である。

第２図は、第１図における保護装置部１０１および保護
される内部回路ＭＯ８トランジスタ部１０２の断面構造
図を示したものでＣＭｏ８構造を例にとっている。同図
において、２０は入力端子、２１は抵抗、２２は内部回
路のゲート３３゜３４に信号を伝達する蝿子である。第
１図における３なるＭｏ８）ランジスタは、第２図にお
いて３２をゲート、２３．２４をそれぞれｎ′形形骸散
層形成したドレイン、ソースとし、３７なるＮ形基板上
に設けた３５のＰ形つェルを基板として構成され、Ｐ形
拡散層２８は３２．２４と共に接地電位に固定され、ド
レイン２３は端子２２に接続される。一方、内部回路１
０２は、２９．３０なるＰ膨拡散層をソース、ドレイン
、３３をゲートとしたＰチャンネルＭＯ８Ｉ−ランジス
タ４４．２６．２７なるＮ膨拡散層をドレイン、ソース
、３４をゲートとしたＮチャンネルＭｏ８）ランジスタ
４５で構成され、Ｐ形つェル３６はＰ形拡散層３１を介
して２７と共に接地電位に、Ｎ形基板３７はＮ膨拡散層
２５を介して２９と共に電源（Ｖｃｃ）電位に固定され
、３０．２６を接続して、いわゆるＣＭＯＳインバータ
回路を構成している。

３８は、該ＭＯ８）ランジスタ４３のゲート絶縁膜（例
えば酸化膜）で、その形状、膜厚等は、内部Ｍｏｓトラ
ンジスタのゲート絶縁膜３９．４０と同一であシ、また
、３５なるＰ形つェルも、その濃度。

深さ等は内部ＭＯ８）ランジスタ４５のＰ形つェル３６
と同一である。

そこで、該ゲート酸化膜３８，３９．４０が５００人の
厚さで、その絶縁破壊電圧（以下、耐圧と称する）が２
５Ｌ　２３，２４．３２で構成されるＭｏ８）ランジス
タ４３のブレイクダウン電圧が１５■、内部ＭＯＳトラ
ンジスタ４５のドレイン端子４１に電源電圧５■が印加
され、該ソース端子が接地電位にらる場合について該保
護装置の動作を説明する。入力端子２０に正の電圧が印
加され、内部ＭＯ８）ランジスタへの入力端子２２が１
５■以上になるとＭｏ８）ランジスク４３がブレイクダ
ウンして接地端子に電流が流れる。このブレイクダウン
後のＭｏ８トランジスタ４３のオン抵抗を１００Ω、抵
抗２１の値を２にΩとした場合、内部ＭＯ８）ランジス
タのゲートが破壊される電圧、すなわち２５Ｖｔで端子
２２が上昇するに必要な入力端子電圧の値をめてみると
、約２２０■となる。

一方、入力端子２０に負の電圧が印加されると、Ｐ形つ
ェル３５が接地電位にあれば、３５とＮ＋形拡散層２３
が順方向のダイオード接続となり、はぼ−〇、　６　Ｖ
の一定電圧以上は３９．４０のゲート酸化膜に印加され
ない。

以上に述べた如く、第１，２図の保護装置は内部ＭＯ８
）ランジスタのゲート絶縁膜破壊を防止する意味でその
効果が認められるが、実際にＩＣ。

ＬＳＩの一構成素子として用いてみると数々の欠点が見
出された。第１の欠点は以下の如くである。　・すなわ
ち、スケール側に従ってＭｏ８）ランジスタの寸法を小
さくしていく場合、該トランジスタの特性を十分に引き
出すためには、ゲート酸化膜厚も薄くせざるをえなくな
るが、これに伴なって内部ＭＯＳトランジスタのゲート
が破壊される電圧値も低くなってくる。ゲート酸化膜厚
を薄くしていくとＭｏ、８）ランジスタ４３のブレイク
ダウン電圧も小さくなる項向かあり、ゲート破壊耐圧を
向上させる意味で貢献するが、従来に比べて入力端子か
らみたゲート破壊電圧の値が小さくなっていることは明
らかとなっている。第２の欠点は以下の如くである。す
なわち近年、ＭＯＳトランジスタを用いたＩ’Ｃ，ＬＳ
Ｉにおいても高速の動作性能が要求される様になシ、内
部回路の高速性が追求されている。この中で、入力端子
２０とトランジスタ４３の間に接続されるクランプ抵抗
２１と配線２２に寄生する容量より成るＩｔ、Ｃの遅延
時間が大きな問題となってくる。入力端子からみたゲー
ト破壊電圧の値を大きくしようとすると、該２１の抵抗
値を大きくせさるをえず、このために遅延時間も大きく
なって回路の高速性がそこなわれるのである。

〔発明の目的〕

本発明の目的は、上述した従来技術における問題点を克
服したＭＩＳ型素子の保護装置を提供することにある。

〔発明の概要〕

本発明の基本概念は以下の如くである。すなわち、保護
装置を構成する光面ブレイクダウン形のＭＯＳトランジ
スタ（第２図における４３のＭＯＳトランジスタ）に注
目し、そのフ゛レイクダウン電圧を小さくシ、かつブレ
イクダウン後のＭＯＳ）ランジスタのオン抵抗を小さく
することによって入力端子からみたゲート破壊電圧の値
を飛躍的に向上させるものである。

〔発明の実施例〕

以下、本発明を実施例を参照して詳細に説明する。なお
、本発明の目的に照らして、実施例では表面ブレイクダ
ウン形ＭＯＳトランジスタに係る半導体装置を説明する
。

第３図は、本発明による半導体装置の第１の実施例の断
面構造図を示すものである。本発明の特徴は、第２図に
おける４３なるＭＯＳトランジスタケ第３図における５
０なるＰ形つェル内に形成することにある。該５０なる
Ｐ形つェルは第２図もしくは第３図におけるＰ形つェル
３５，３６とは異なって、該ウェルの不純物濃度が５〜
１０倍程度高くなっており、層抵抗も小さくなっている
。

例えば基板３７の不純物濃度を１０１５／ｃ１１程度と
した時、領域３６の不純物濃度を１０１５〜１０１６／
ｄとし、領域５０の不純物濃度を１０１７／ｆｆ１以上
とする。第４図は、３５もしくは３６なるＰ形つェルと
５０なるＰ形つェル内に形成したＭＯＳトランジスタ４
３のブレイクダウン特性を示したもので、同図中（４Ａ
）が従来の３５もしくは３６なるＰ形つェル、（４Ｂ）
が本発明になるＰ形つェル５０内に形成したＭＯＳトラ
ンジスタの特性である。

同図から明らか／、Ｌ、様に、本発明によるＭＯＳトラ
ンジスタのブレイクダウン電圧は従来に比べて５■以上
の低下を示し、かつ、該電流特性の立上り特性から内部
抵抗の値が極めて小さくなっている。第５図は、入力！
１ｈ１子′亀圧と保護回路を介した内部端子（第３図に
おける５１）の血圧の間係を示したものである（入力ク
ランプ抵抗付加）。

５１の電圧は、４３なるＭＯＳトランジスタがブレイク
ダウンする前まで入力端子電圧に正比例するが、その後
は、入力クランプ抵抗とブレイクダウンの内部抵抗との
抵抗分割比で上昇する。従来技術では、ブレイクダウン
電圧の値（５Ａ点）も高く、ブレイクダウン後の内部抵
抗１直も高いため、入力端子電圧に対する勾配も大きく
なる（５ａ）。

一方、本発明による半導体装置では、ブレイクダウン電
圧の値も小さく　（５Ｂ）、内部抵抗も小さい（５ｂ）
ため、内部回路のグー１化膜が破壊する電圧Ｖｎに至る
入力端子電圧の値は、従来技術に比べ飛躍的に向上する
。

また、上述した本発明の効果は、以下のことも意味して
いる。すなわち、上述した様に、内部回路のゲート酸化
膜が破壊する電圧Ｖｉに至る入力端子電圧の値が大きく
、従来技術に比べ十分にマージンがあることから、入力
クランプ抵抗の値をさらに小さくすることができること
である。どのことはＩＣ，ＬＳＩの高速化にとって大き
な利点となることは己゛うまでもない。

第６図は、本発明による半導体装置の第２の実施例の断
面構造図を示すものである。同図において、４３なるＭ
ＯＳトランジスタは、内部ＭＯＳトランジスタ４５を形
成するＰ形つェル３６よシも不純物濃度が５〜１０倍程
度高く、かつ該深さが浅いＰ形つェル６０内に形成され
ている。例えば、ウェル３６は３μｍ以上、ウェル６０
は３μｍ以下とする本発明では、第３図の第１の実施例
と同様の効果が得られるが、さらに以下の効果がある。

すなわち、Ｐ形つェル６０の深さが浅いために、３７な
るｎ形基板が接地電位にある場合、５１すなわち２３な
るＮ１拡散層の端子電圧が所定の電圧に達すると２３下
のＰ形つェル領域が完全に空乏化し、いわゆるパンチス
ルーを生ずる。

こうなると２３に蓄積された電荷は基板３７に流れ、結
果として５１の電圧上昇を抑え、入力端子からみたゲー
ト酸化膜破壊電圧の値を向上せしめる。なお、本発明に
おいては、ｎ形基板の抵抗が低い程、保護機能が増大す
ることは明らかであシ、基板３７としてＮ７Ｎ＋エピタ
キシヤル基板ヲ用いるとよい。この場合、ＭＯＳトラン
ジスタを形成するＮ一層の厚さは薄い方がよシ効果的で
おシ、また、Ｎ＋層も基板裏面より金属を介して所定の
電位に固定する方がよい。

第７図は、本発明による半導体装置の第３の実施例の断
面構造図を示すものである。上述した第１、第２の実施
例に比べ、よシ発展させた点は、６０なるＰ形つェルを
接地電位に固定するためのＰ形不純物層７０を、ＭＯＳ
トランジスタ４３を構成する層、例えばドレイン２”３
、ソース２４から十分に距離をとって設けたことである
。すなわち、７０を２４からはなす。本発明によれば、
ＭＯＳトランジスタ４３がブレイクダウンした際、ホー
ルがＰ形つェル６０に注入されて部分的に６０の電位を
持ち上げ、２３なるＮ形不純物層をコレクタ、６０をベ
ース、２４なるＮ形不純物層をエミッタとするＮＰＮ形
バイポーラ・トランジスタが動作する様になる。この結
果、ＭＯＳトランジスタの表面よυ下のバルク内部を通
って５１より大電流を接地端子に流し込むことができ、
保護機能をよシ一層高めることができる。

第８図は、本発明による半導体装置の第４の実施例の断
面構造図を示したものである。第７図に示した第３の実
施例に加え、本発明では、８０なる、内部回路を構成す
るＰ形つェル３６と同様のＰ形つェルを設けている。内
部ゲートの破壊を防止する保護機能の点では上述した第
３の実施例と同様の効果が得られるが、本発明では特に
、通常動作時で生ずるＣＭＯＳ構造に特有なラッチアッ
プ現象（サイリスタ現象）に対して強い耐性を示す。今
、該保護機能を有するＭＯＳ）ランジスタの近傍に、電
源端子に接続されたＰ形、Ｎ形波散層がある場合を考え
ると、該Ｐウェル６０の深さが浅いために縦型ＮＰＮバ
イポーラ・トランジスタの電流増巾率が大きく、醒流端
子に接続されたＰ形あるいはＮ形不純物層から注入され
た雑音電流、あるいは５１の端子から６０なるＰウェル
に注入された雑音電流にょシ、容易にラッチアップが生
ずる。本実施例では、８ｏなる深いＰ形つェルで該装置
１４３の回りをとシ囲んでいるため、注入された雑音電
流は、８０で捕獲され、ランチアンプが起こりにくくな
る。

第９図は、本発明による半導体装置のパターンレイアウ
ト図を示したものである。同図において、１０７は入力
端子で第７図における５１に相当するアルミニウム配線
層、１０６は接地端子でアルミニウム配線層、１０２，
１０３はＮ形拡散層形成領誠でそれぞれソース、ドレイ
ンとなる。１０１はＭＯＳ）ランジスタのゲートとなる
領域で、ポリシリコン層あるいはシリサイド層、金属層
、あるいはそれらの複合層で形成される。１０４はＰ膨
拡散層形成領域で、１１０のＰ形つェル領域を接地電位
に固定する。１０５は、拡散層もしくはゲート層を接続
するスルーホール部である。該ゲート層は多数の矩形形
状をとっているが、この理由は、小面積で大電流を流す
ためでありスルーホール部も１０３，１０２の領域内に
出来る限に数多く設け、該拡散層の抵抗が最小になるよ
うに配慮すべきである。また、第８図に示した８０なる
Ｐ形つェルを用いる場合には、１１０の外側に所定の層
を設け、１０４のＰ形波散層領域を拡大するか、もしく
・は別途設けて接地電位にすればよい。

第１０図は、本発明による半導体装置の第５の実施例の
断面構造図を示したものである。第７図に示した第３の
実施例に加え、本発明では２０３なる深いブイツレ−ジ
ョンで該保護回路部分を囲む構造となっている。ここで
、２ｏ１はＮ形半導体層、２０２は、２０１よシ抵抗の
低いＮ１形半導体層である。本発明によれば第８図で説
明したＣＭＯ８構造に特有なラッチアップ現象を完全に
阻止することができ、あらゆる外部雑音に対して真に強
い保護回路かえられる。２０３としては、Ｎ゛又ぽＰ膨
拡散層、５Ｉ０２等の絶縁物層、ポリシリコン層等を用
いる。

〔発明の効果〕

上述した如く、本発明の半導体装置によれば、従来技術
の問題点を克服した保護装置を提供することができる。

なお、本発明の実施例では、入力クランプ抵抗について
は特に言及しなかったが、本半導体装置に入力クランプ
抵抗を併用することによって、さらに保護効果を高めう
ることは明らかであシ、この場合の抵抗材料は、内部回
路のＭＯＳ）ランジスタのゲートに用いる材料と同一で
あってもよく、また、別途に付着した材料であっても良
い。

上述した本発明の説明において用いた、不純物の形名、
半導体基板の形名が逆であっても、本発明の効果は同一
であることは言うまでもない。

又、本発明の以上の実施例において、保護用ＭＯＳトラ
ンジスタのゲート３２が存在しなくとも、使用できる場
合があるので、ゲート３２を省略した構造も有用性があ
る。

【図面の簡単な説明】

第１図は従来の保護装置を示す略回路図、第２図は従来
の保護装置の構成を示す略断面図、第３図、第６図、第
７図、第８図は本発明の保護装置の実施例の構成を示す
略断面図、第４図、第５図は本発明の効果を示す特性図
、第９図は、本発明の保護装置ハ、のレイアウトを示す
平面図、第１０図は本発明の保護装置の実施例の構成を
示す略断面図である。 ２０・・・入力端子、２１・・・抵抗、２２・・・配線
、２３゜２４．２５，２６．２７・・・Ｎ型層、２８，
２９゜３０．３１・・・Ｐ型層、３２，３３．３４・・
・ゲート電極、３５．３６・・・Ｐ型ウェル、３７・・
・Ｎ型基板、３８．３９．４０・・・ゲート絶縁膜。 第　１　図 −」 −１ ノ０７ ′ｆＩ　２　図 ％３　図 ドしインーソースｎ句立晶子肩乞亙＜ｖ）入力文杓子電
圧　（ｖ） −５６四七コ バ 第　７　図 ７ 猪　３　図 兄　９　図 メ　ｌθ　図 ０３

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基体と、該半導体基体の表面領
   域に設けられた第２導電型の第１の不純物領域と、該第
   １の不純物領域に設けられた第１導電型の第１の絶縁ゲ
   ート・トランジスタと、上記半導体基体の表面領域に形
   成された第２導電型の第２の絶縁ゲート・トランジスタ
   より成る半導体装置において、該半導体基体の表面領域
   に第１の不純物領域より濃度の高い第２導電型の第２の
   不純物領域を設け、該第２の不純物領域に設けられた第
   １導電型の第３の不純物領域によってソース・ドレイン
   が形成されてなる第３の絶縁ゲート・トランジスタとを
   有し、該第２の不純物領域に設けられた第２導電型の第
   一４の不純物領域と該ソースおよびゲートが電気的に接
   続されて接地電位に固定され、該ドレインが該基体外部
   より接続される端子、もしくは抵抗を介して接続される
   端子に接続されて成ることを特徴とする半導体装置。 ２、上記第２の不純物領域の深さが、上記第１の不純物
   領域の深さよりも浅いことを特徴とする特許請求の範囲
   第１項記載の半導体装置。 ３、上記第４の不純物領域が第３の絶縁ゲート・トラン
   ジスタ領域とはなれて形成され、該第３の絶縁ゲート・
   トランジスタのドレイン、ソースおよび第２の不純物領
   域でバイポーラ・トランジスタ動作させて成ることを特
   徴とする特許請求の範囲第１項又は、第２項記載の半導
   体装置。 ４、上記第２の不純物領域の一部分に、上記第１の不純
   物領域と同導電型で同濃度、同じ深さの第５の不純物領
   域を設けたことを特徴とする特許請求の範囲第１項又は
   第２項記載の半導体装置。